CN102543961B - 防静电破坏及防电磁波干扰的封装件及其制法 - Google Patents

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Abstract

一种防静电破坏及防电磁波干扰的封装件及其制法，包括：基板单元，具有设于该基板单元中的接地结构及输出/输入结构；接置于该基板单元上并电性连接该接地结构及输出/输入结构的至少一半导体元件；覆盖于接置该半导体元件的该基板单元表面及半导体元件上的封装胶体；以及金属层，形成于该封装胶体外露表面及基板单元的侧表面，并与该接地结构电性隔绝。由此结构，防止该半导体元件被静电破坏，而能提高良率及避免短路的发生，并提供电磁波干扰的屏障。本发明还提供一种防静电破坏及防电磁波干扰的封装件的制法。

Description

防静电破坏及防电磁波干扰的封装件及其制法
技术领域
本发明涉及一种半导体封装件及其制法，尤其指一种防静电破坏及防电磁波干扰的封装件及其制法。
背景技术
随着科技的快速发展，各种新的产品不断推陈出新，为了满足消费者方便使用及携带容易的需求，现今各式电子产品无不朝向轻、薄、短、小发展；其中，半导体封装件(Semiconductor Package)为一种将半导体芯片(chip)电性连接在一为封装基板的承载件上，再以如环氧树脂的封装胶体包覆该半导体芯片及承载件，以通过该封装胶体保护该半导体芯片及承载件，并避免外界水气或污染物的侵害，再于该封装胶体上罩设一为金属壳的覆盖构件；或仅于该半导体芯片及承载件上罩设一为金属壳的覆盖构件，以通过该覆盖构件保护该半导体芯片免受外界影响(如静电放电(ESD)...等)而受损，并通过该覆盖构件阻挡内外部的电磁波干扰(Electro-Magnetic Interference，EMI)及电磁相容性(Electro-Magnetic Compatibility，EMC)。
而现有的封装构件或系统级封装(System in Package，SiP或SystemIntegrated Package，SIP)的接地系统，通过该设于外部的覆盖构件与其自身的接地结构电性连接，再与系统大地电性连接，藉以防止电磁波的干扰。
第5,166,772号美国专利提出一种具有网状金属罩盖的半导体封装件。如图1A及1B所示，该第5,166,772号美国专利所揭示的半导体封装件在基板10上接置一网状金属罩盖(Meshed Metallic Shield)12，将芯片11收纳其中，再以封装胶体13将该网状金属罩盖12及芯片11完全包覆。该半导体封装件通过该网状金属罩盖12的提供，以遮蔽芯片11所产生的电磁波干扰或由外部装置所产生的电磁波干扰，其中，该网状金属罩盖12电性连接该基板10的接地线路14。
请参阅图2，为第6,187,613号美国专利所揭示的另一现有半导体封装件的剖视示意图。如图所示，于基板10上通过凸块15以覆晶方式接置一芯片11，又于该基板10及芯片11上粘附盖设一金属箔16，其中，金属箔16电性连接至基板10的接地线路上(未图示)，且于该金属箔16与基板10之间填充封装胶体13。该半导体封装件通过该外设于封装胶体13上的金属箔16，以遮蔽芯片11所产生的电磁波干扰或由外部装置所产生的电磁波干扰。
但是，上述的封装件的接地方式，皆通过网状金属罩盖或金属箔电性连接至芯片及有源/无源元件的接地线路，当静电发生并接触该网状金属罩盖时，则该静电会沿该接地线路的路径朝电路板及芯片及有源/无源元件传导，静电传导至芯片及有源/无源元件时发生静电释放，就容易造成芯片及有源/无源元件损坏。
再者，该网状金属罩盖或金属箔连接到系统大地的路径过长，尤其现有基板多于六层线路时，因线路过多致使该接地线路的接地效果降低，使得电荷不易释放，而更有可能导致该芯片或其它有源/无源元件内部损坏。
因此，如何提供一种封装件，能避免内部的芯片或有源/无源元件被静电破坏，且具有良好的防电磁波干扰的功能，实为一重要课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明的主要目的是提供一种防静电破坏及防电磁波干扰的封装件及其制法，用以防止半导体元件被静电破坏，而能提高良率及避免短路的发生，并提供电磁波干扰的屏障。
为达到上述目的及其它目的，本发明提供一种防静电破坏及防电磁波干扰的封装件，包括：基板单元，具有设于该基板单元中的接地结构及输出/输入(I/O)结构；至少一半导体元件，接置于该基板单元表面上并电性连接该接地结构及输出/输入结构；封装胶体，覆盖于接置该半导体元件的该基板单元表面及该半导体元件上；以及金属层，形成于该封装胶体外露表面及基板单元的侧表面，并与该接地结构电性隔绝。
本发明还提供一种防静电破坏及防电磁波干扰的封装件的制法，包括：准备一封装件预制品，包括：封装基板，具有多个基板单元，且各该基板单元具有设于其中的接地结构及输出/输入结构；半导体元件，接置于各该基板单元上并电性连接该接地结构及输出/输入结构；封装胶体，覆盖于该接置该半导体元件的封装基板表面及半导体元件上；
沿着各该基板单元边缘切割该封装件预制品的封装胶体及封装基板以形成多个分离的封装单元；以及
于各该封装单元的封装胶体外露表面及基板单元的侧表面形成与该接地结构电性隔绝的金属层。
前述的防静电破坏及防电磁波干扰的封装件的一制法中，该封装件预制品的制法包括：提供一封装基板，具有多个基板单元，且各该基板单元具有相对的第一表面及第二表面，于该第一表面设有多个第一电性接触垫及静电放电防护垫，其中，各该第一电性接触垫分别电性连接该接地结构及输出/输入结构；于各该基板单元的第二表面上接置至少一半导体元件，以电性连接该接地结构及输出/输入结构；以及于该封装基板第二表面及所述半导体元件上覆盖封装胶体。
于另一实施例中，封装基板为增层线路，且该封装件预制品的制法包括：提供至少一嵌埋于封装胶体中的半导体元件，该半导体元件具相对的作用面及非作用面，且该半导体元件的作用面外露出该封装胶体；以及于外露该半导体元件的作用面的封装胶体表面上形成增层线路，从而使该增层线路作为封装基板。
依上所述的防静电破坏及防电磁波干扰的封装件及其制法，该基板单元具有相对的第一表面及第二表面，于该第一表面具有多个第一电性接触垫及静电放电防护垫，其中，各该第一电性接触垫分别电性连接该接地结构及输出/输入结构；又该半导体元件，接置于该基板单元的第二表面上，且该封装胶体覆盖于该基板单元的第二表面上。
优选地，该静电放电防护垫于各该基板单元的周围。于一具体实施例中，该静电放电防护垫与该金属层彼此间隔。
又依上所述的防静电破坏及防电磁波干扰的封装件及其制法，该金属层电性连接该静电放电防护垫的另一实施例中，各该静电放电防护垫是由彼此间隔的第一子静电放电防护垫和第二子静电放电防护垫所构成，且该第一子静电放电防护垫设于该基板单元的第一表面边缘，并与该基板单元侧面齐平。此外，该第一子静电放电防护垫与该接地结构电性隔绝。
或者，该至少部分的静电放电防护垫设于该第一表面边缘，并与该基板单元侧面齐平以接触该金属层。又，设于该第一表面边缘的静电放电防护垫可具有缺口，设于与该基板单元侧面齐平的静电放电防护垫边缘处。由于设于该第一表面边缘的静电放电防护垫与金属层接触，则该静电放电防护垫与该接地结构电性隔绝。此外，该封装胶体及基板单元的侧表面为齐平，且还可包括于该基板单元的第一表面上形成连接该金属层与静电放电防护垫的导电元件。
如上所述的防静电破坏及防电磁波干扰的封装件及其制法，该基板单元的第二表面还具有多个第二电性接触垫，且该半导体元件以打线或覆晶方式电性连接各该第二电性接触垫。
由上可知，本发明防静电破坏及防电磁波干扰的封装件及其制法，于各该封装单元的封装胶体外露表面及基板单元的侧表面形成金属层，最后，形成连接该金属层与静电放电防护垫的导电元件。从而通过该导电元件接地连通至金属层以防止电磁波的干扰。具体而言，当封装件接置于线路基板前，若有静电发生并接触到金属层时，静电荷不会经由封装件的接地结构传导至如芯片的有源或无源元件，使该半导体元件不会受到静电释放的影响而得到保护；且当接置于线路基板时，金属层通过导电元件与线路基板的接地系统连接从而提供该半导体元件的电磁波干扰屏障及释放静电。
附图说明
图1A及1B为第5,166,772号美国专利所揭示的半导体封装件的立体示意图。
图2为美国专利第6,187,613号所揭露的半导体封装件的剖视图。
图3A至3F为本发明的封装结构及其制法的剖视图；其中，该图3A为图3A’的底视图；该图3B’为图3B的另一实施例；该图3E’为图3E的底视图。
图4A至4C为本发明中的静电放电防护垫的第二实施例；其中，该图4A为封装基板的底视图，图4B及4C分别为进行切割步骤后的基板单元剖视图及以导电元件接置于线路基板的剖视图。
图5A及5B为本发明中的静电放电防护垫的第三实施例，其中，图5A为封装基板的底视图，图5B为基板单元的剖视图。
图6A及6B为本发明中的静电放电防护垫的第四实施例，其中，图为6A为封装基板的底视图，图6B为基板单元的底视图。
图7A至7C为本发明的封装结构及其制法的第五实施例的剖视图。
主要元件符号说明
10基板                    11芯片
12网状金属罩盖            13封装胶体
14接地线路                15凸块
16金属箔                  3封装单元
30封装基板                30’增层线路
301切割线                 302基板单元
302a第一表面              302b第二表面
303第一电性接触垫         303a接地垫
303b输出/输入垫           304静电放电防护垫
304a第一子静电放电防护垫  304b第二子静电放电防护垫
305第二电性接触垫         31半导体元件
31a作用面                 31b非作用面
31c电极垫                 311焊线
312焊球                   33封装胶体
34金属层                  35导电元件
36线路基板                37开口
37’缺口                  38硬质板
306介电层                 307第一线路层
308第一拒焊层。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“一”及“至少一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
第一实施例
请参阅图3A至3F，为本发明所揭露的一种防静电破坏及防电磁波干扰的封装件的制法。
首先，准备一封装件预制品，其制法如图3A至3C所示。如图3A及3A’所示，提供一封装基板30，其上划分有多个纵横分布的切割线301以围设出多个基板单元302，如图3A所示；且各该基板单元302具有相对的第一表面302a及第二表面302b及设于该基板单元302中的接地结构及输出/输入结构(未图式)，于该第一表面302a具有多个第一电性接触垫303及静电放电防护垫304，其中，第一电性接触垫303包括接地垫303a及输出/输入(I/O)垫303b，各该第一电性接触垫303分别电性连接该接地结构及输出/输入结构，该接地结构及输出/输入结构延伸至该基板单元302的第二表面302b以供电性连接后续接置的半导体元件；又该第二表面302b具有多个第二电性接触垫305，如图3A’所示，且各该第二电性接触垫305分别电性连接该接地结构及输出/输入结构；于此优选实施例中，该静电放电防护垫304于各该基板单元302的周围，例如靠近基板单元302边缘的位置或角落，以缩短电性连接路径，但未延伸至基板单元302边缘，举例而言，该静电放电防护垫304可与基板单元302边缘相距0.1至1.0mm。此时，该静电放电防护垫304可为虚垫(Dummy pad)或者与该接地结构电性连接，例如与接地垫303a电性连接，如图3A中S所示。
如图3B及3B’所示，于各该基板单元302的第二表面302b上接置至少一个如芯片的半导体元件31，以电性连接该接地结构及输出/输入结构，例如，该半导体元件31以打线方式，如焊线311对应电性连接各该第二电性接触垫305，如图3B所示；或该半导体元件31以覆晶方式，例如通过焊球312对应电性连接至各该第二电性接触垫305，如图3B’所示。
如图3C所示，于该封装基板30的第二表面302b及所述半导体元件31上覆盖封装胶体33，以得到封装件预制品。
如图3D所示，之后，沿着该基板单元302边缘，即该切割线301切割该封装件预制品的封装胶体33及封装基板30以形成多个分离的封装单元3，该封装胶体33及基板单元302的侧表面为齐平。
如图3E及3E’所示，于各该封装单元3的封装胶体33外露表面及基板单元302的侧表面以如溅镀(sputtering)的方式形成与该接地结构电性隔绝的金属层34，如铜(Cu)、镍(Ni)、铁(Fe)、铝(Al)、不锈钢(Sus)等金属，以通过该金属层34提供防电磁波干扰的功能，其中，该静电放电防护垫304与该金属层34彼此间隔，从而使金属层34与接地结构电性隔绝。从而当封装件接置于线路基板前，若有静电发生并接触到金属层时，静电荷不会经由封装单元3的接地结构传导至如芯片的有源或无源元件，使该半导体元件不会受到静电释放的影响而得到保护。
如图3F所示，当封装单元3要接置于一线路基板36时，可通过线路基板36上的导电元件35，如焊锡(Solder)，电性连接该金属层34与静电放电防护垫304，从而供金属层34连接至线路基板36的接地系统，从而使可能发生的静电荷经由该导电元件35传导至线路基板36的接地系统，并得以提供该半导体元件的电磁波干扰屏障(EMIShielding)。
根据前述的制法，本发明还提供一种防静电破坏及防电磁波干扰的封装件，包括：基板单元302，具有设于该基板单元302中的接地结构及输出/输入结构；至少一半导体元件31，接置于该基板单元302上并电性连接该接地结构及输出/输入结构；封装胶体33，覆盖于该接置该半导体元件31的基板单元302表面及半导体元件31上；以及金属层34，形成于该封装胶体33外露表面及基板单元302的侧表面，并与该接地结构电性隔绝。
具体而言，基板单元302具有相对的第一表面302a及第二表面302b，于该第一表面302a具有多个第一电性接触垫303及静电放电防护垫304，其中，第一电性接触垫303包括接地垫303a及输出/输入(I/O)垫303b，各该第一电性接触垫303分别电性连接该接地结构及输出/输入结构；该半导体元件31接置于该基板单元302的第二表面302b上并电性连接该接地结构及输出/输入结构；该封装胶体33覆盖于该基板单元302的第二表面302b及该半导体元件31上。
依上所述，该静电放电防护垫304以于各该基板单元302的周围为佳，例如靠近基板单元302边缘的位置或角落，并与该金属层彼此间隔，以缩短电性连接路径。举例而言，该静电放电防护垫304可与基板单元302边缘相距0.1至1.0mm。所述静电放电防护垫304的至少一者可为虚垫或者与该基板单元302的接地结构电性连接，例如与接地垫303a电性连接，如图3A中S所示。
如上所述的该基板单元302的第二表面302b还具有多个第二电性接触垫305，该半导体元件31通过打线方式，如焊线311对应电性连接至各该第二电性接触垫305，或该半导体元件31以覆晶方式的焊球312对应电性连接至各该第二电性接触垫305。
第二实施例
当如焊锡的导电元件35无法与如铝或不锈钢的金属层34产生湿润作用(wetting)时，则如图4A至4C所示，为该静电放电防护垫304的另一实施例；如图4A所示，各该静电放电防护垫304是由彼此间隔的第一子静电放电防护垫304a和第二子静电放电防护垫304b所构成，且该第一子静电放电防护垫304a设于该第一表面302a边缘，并与该基板单元302侧面齐平。此外，本实施例中，第一子静电放电防护垫304a和第二子静电放电防护垫304b彼此相间隔，如图4B所示。
如图4B及4C所示，在切割该封装胶体33及封装基板30及形成金属层34后，该第一子静电放电防护垫304a接触该金属层34，此外，该第一子静电放电防护垫304a与该接地结构电性隔绝，如第一子静电放电防护垫304a为虚垫，而该第二子静电放电防护垫304b除可为虚垫外，也可选择与基板单元中的接地结构电性连接。后续封装单元3要接置于一线路基板36时，通过导电元件35电性连接第一表面302a的第一子静电放电防护垫304a和第二子静电放电防护垫304b上，从而供金属层34连接至线路基板36的接地系统，从而使可能发生的静电荷经由该导电元件35传导至线路基板36的接地系统，并得以提供该半导体元件的电磁波干扰屏障(EMI Shielding)。
第三实施例
另请参阅图5A及5B，为该静电放电防护垫304的第二实施例的另一实施例。
该至少部分的静电放电防护垫304设于该基板单元302第一表面302a边缘，以于切割步骤之后，令该静电放电防护垫304与该基板单元302侧面齐平以接触该金属层34。如图5A所例示的形成于第一表面302a边缘角落的静电放电防护垫304，在尚未切割该封装胶体33及封装基板30时，相邻基板单元302的静电放电防护垫304彼此连接。而在形成金属层34后，该静电放电防护垫304接触该金属层34。此外，该设于第一表面302a边缘的静电放电防护垫304与该接地结构电性隔绝，例如可为虚垫。
第四实施例
另请参阅图6A及6B，为该静电放电防护垫304的第三实施例的另一实施例。
如图6A所例示的形成于第一表面302a边缘的静电放电防护垫304，在尚未切割该封装胶体33及封装基板30时，相邻基板单元302的静电放电防护垫304彼此呈不连续连接。如图所示，该两相连接的静电放电防护垫304具有开口37，外露出部分第一表面302a。
如图6B所示，在切割该封装胶体33及封装基板30及形成金属层34后，设于该第一表面302a边缘的静电放电防护垫304具有缺口37’，设于与该基板单元302侧面齐平的静电放电防护垫304边缘处。这种在相邻基板单元302彼此呈不连续连接的静电放电防护垫304，可避免在实施切割步骤时在基板单元302边缘产生毛边(burr)。此外，该设于第一表面302a边缘的静电放电防护垫304与该接地结构电性隔绝，例如可为虚垫。
第五实施例
请参阅图7A至7C，为本发明的防静电破坏及防电磁波干扰的封装件的另一制法。在本实施例中，其制法与第一实施例大致相同，其差异在于该封装件预制品的制法及封装基板。
如图7A所示，该封装件预制品的制法包括；提供至少一嵌埋于封装胶体33中的半导体元件31，该半导体元件31具相对的作用面31a及非作用面31b，且该半导体元件31的作用面31a外露出该封装胶体33。具体而言，可于一表面设有作为封装胶体33的软质层的硬质板38上，通过拾取器(pick-up head)将该半导体元件31粘设于该封装胶体33上，之后再压制嵌埋于封装胶体33中，并令该半导体元件31的作用面31a外露出该封装胶体33。
如图7B所示，于外露该半导体元件31的作用面31a的封装胶体33表面上形成增层线路30’，从而使该增层线路30’作为封装基板。具体而言，增层线路30’的制作可包括于该半导体元件31的作用面31a及封装胶体33表面上设置介电层306，并利用例如光刻(photo-lithography)工艺或镭射工艺使该介电层306形成开口以外露出该半导体元件31的电极垫31c，该介电层306用以供后续的线路层附着其上的种子层(seed layer)。接着，利用重布线(RDL)技术于该介电层306上形成第一线路层307，并使该部分第一线路层307电性连接至该电极垫31c，部分第一线路层307则可构成与电极垫31c电性隔绝的静电放电防护垫304，之后，再于该介电层306及第一线路层307上设置第一拒焊层308，并使该第一拒焊层308形成多个开口以外露该第一线路层307的预定部分，各该预定部分即作为前述的第一电性接触垫303及静电放电防护垫304。
如图7C所示，接着，再如前述制法进行切割步骤以得到多个分离的封装单元，并于各该封装单元的封装胶体33外露表面及基板单元302的侧表面形成金属层34。当然，也可先移除硬质板38再进行切割步骤及形成金属层34。
由上述实施例可知，本发明中该封装基板为一具有线路的承载板，例如，本实施例中的封装基板为增层线路(Build-up layer)。当然，封装基板的实例不限于此，第一实施例中的封装基板可为印刷电路板或双顺丁烯二酸亚氨(Bismaleimide Triacine，BT)基板。
本发明防静电破坏及防电磁波干扰的封装件及其制法，于各该封装单元的封装胶体外露表面及基板单元的侧表面形成金属层，最后，形成连接该金属层与静电放电防护垫的导电元件。从而通过该导电元件接地连通至金属层以防止电磁波的干扰。具体而言，当封装件接置于线路基板前，若有静电发生并接触到金属层时，静电荷不会经由封装件的接地结构传导至如芯片的有源或无源元件，使该半导体元件不会受到静电释放的影响而得到保护；且当接置于线路基板时，金属层通过导电元件与线路基板的接地系统连接从而提供该半导体元件的电磁波干扰屏障及释放静电。
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (27)

1.一种防静电破坏及防电磁波干扰的封装件，其特征在于，包括：
基板单元，具有相对的第一表面及第二表面，并具有设于该基板单元中的接地结构及输出/输入结构，且于该第一表面具有多个静电放电防护垫，该静电放电防护垫与该接地结构电性连接；
至少一半导体元件，接置于该基板单元上并电性连接该接地结构及输出/输入结构；
封装胶体，覆盖于接置该半导体元件的该基板单元表面及半导体元件上；以及
金属层，形成于该封装胶体外露表面及基板单元的侧表面，并与该接地结构电性隔绝。
2.根据权利要求1所述的防静电破坏及防电磁波干扰的封装件，其特征在于，于该第一表面具有多个第一电性接触垫，其中，各该第一电性接触垫分别电性连接该接地结构及输出/输入结构；
又该半导体元件接置于该基板单元的第二表面上，且该封装胶体覆盖于该基板单元的第二表面上。
3.根据权利要求1所述的防静电破坏及防电磁波干扰的封装件，其特征在于，该静电放电防护垫设于各该基板单元的周围。
4.根据权利要求3所述的防静电破坏及防电磁波干扰的封装件，其特征在于，该静电放电防护垫与该金属层彼此间隔。
5.根据权利要求3所述的防静电破坏及防电磁波干扰的封装件，其特征在于，各该静电放电防护垫是由彼此间隔的第一子静电放电防护垫和第二子静电放电防护垫所构成，且该第一子静电放电防护垫设于该第一表面边缘，并与该基板单元侧面齐平。
6.根据权利要求5所述的防静电破坏及防电磁波干扰的封装件，其特征在于，该第一子静电放电防护垫与该接地结构电性隔绝。
7.根据权利要求5所述的防静电破坏及防电磁波干扰的封装件，其特征在于，该第二子静电放电防护垫与该接地结构电性连接。
8.根据权利要求2所述的防静电破坏及防电磁波干扰的封装件，其特征在于，至少部分的该静电放电防护垫设于该第一表面边缘，并与该基板单元侧面齐平。
9.根据权利要求8所述的防静电破坏及防电磁波干扰的封装件，其特征在于，设于该第一表面边缘的静电放电防护垫具有缺口，该缺口设于与该基板单元侧面齐平的静电放电防护垫边缘处。
10.根据权利要求8所述的防静电破坏及防电磁波干扰的封装件，其特征在于，设于该第一表面边缘的静电放电防护垫与该接地结构电性隔绝。
11.根据权利要求1所述的防静电破坏及防电磁波干扰的封装件，其特征在于，该封装胶体及基板单元的侧表面为齐平。
12.根据权利要求1所述的防静电破坏及防电磁波干扰的封装件，其特征在于，该金属层选自铜、镍、铁、铝或不锈钢的材料。
13.一种防静电破坏及防电磁波干扰的封装件的制法，其特征在于，包括：
准备一封装件预制品，包括：
封装基板，具有多个基板单元，且各该基板单元具有设于其中的接地结构及输出/输入结构；
半导体元件，接置于各该基板单元上并电性连接该接地结构及输出/输入结构；以及
封装胶体，覆盖于接置该半导体元件的该封装基板表面及半导体元件上；
沿着各该基板单元边缘切割该封装件预制品的封装胶体及封装基板以形成多个分离的封装单元；以及
于各该封装单元的封装胶体外露表面及基板单元的侧表面形成与该接地结构电性隔绝的金属层。
14.根据权利要求13所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该封装件预制品的制法包括：
提供一封装基板，具有多个基板单元，且各该基板单元具有相对的第一表面及第二表面，于该第一表面设有多个第一电性接触垫及静电放电防护垫，其中，各该第一电性接触垫分别电性连接该接地结构及输出/输入结构；
于各该基板单元的第二表面上接置至少一半导体元件，以电性连接该接地结构及输出/输入结构；以及
于该封装基板第二表面及所述半导体元件上覆盖封装胶体。
15.根据权利要求13所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，封装基板为增层线路，且该封装件预制品的制法包括：
提供至少一嵌埋于封装胶体中的半导体元件，该半导体元件具相对的作用面及非作用面，且该半导体元件的作用面外露出该封装胶体；以及
于外露该半导体元件的作用面的封装胶体表面上形成增层线路，从而使该增层线路作为封装基板。
16.根据权利要求13所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该基板单元具有相对的第一表面及第二表面，于该第一表面具有多个第一电性接触垫及静电放电防护垫，其中，各该第一电性接触垫分别电性连接该接地结构及输出/输入结构；
又该半导体元件接置于该基板单元的第二表面上，且该封装胶体覆盖于该基板单元的第二表面上。
17.根据权利要求16所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该静电放电防护垫设于各该基板单元的周围。
18.根据权利要求17所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该静电放电防护垫与该金属层彼此间隔。
19.根据权利要求17所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，各该静电放电防护垫是由彼此间隔的第一子静电放电防护垫和第二子静电放电防护垫所构成，且该第一子静电放电防护垫设于该基板单元的第一表面边缘，并与该基板单元侧面齐平。
20.根据权利要求19所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该第二子静电放电防护垫与该接地结构电性连接。
21.根据权利要求19所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该第一子静电放电防护垫与该接地结构电性隔绝。
22.根据权利要求16所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该静电放电防护垫与该接地结构电性连接。
23.根据权利要求16所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，至少部分的该静电放电防护垫设于该第一表面边缘，并与该基板单元侧面齐平。
24.根据权利要求23所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该设于该第一表面边缘的静电放电防护垫具有缺口，该缺口设于与该基板单元侧面齐平的静电放电防护垫边缘处。
25.根据权利要求23所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，设于该第一表面边缘的静电放电防护垫与该接地结构电性隔绝。
26.根据权利要求13所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该封装胶体及基板单元的侧表面为齐平。
27.根据权利要求13所述的防静电破坏及防电磁波干扰的封装件的制法，其特征在于，该金属层选自铜、镍、铁、铝或不锈钢的材料。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000539B (zh) * 2012-11-16 2016-05-18 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
US9230926B2 (en) * 2013-08-31 2016-01-05 Infineon Technologies Ag Functionalised redistribution layer
CN108807294B (zh) * 2017-04-28 2020-02-21 矽品精密工业股份有限公司 封装结构及其制法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
US7928538B2 (en) * 2006-10-04 2011-04-19 Texas Instruments Incorporated Package-level electromagnetic interference shielding
US7829981B2 (en) * 2008-07-21 2010-11-09 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1856878A (zh) * 2003-09-25 2006-11-01 飞思卡尔半导体公司 形成半导体封装的方法及其结构

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