CN106449602A - 具有emi屏蔽部分的半导体封装及其制造方法 - Google Patents

具有emi屏蔽部分的半导体封装及其制造方法 Download PDF

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Abstract

具有EMI屏蔽部分的半导体封装及其制造方法。一种半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在所述半导体器件上方；多个导电壁，其被设置在所述封装基板上并且被排列在包围所述半导体器件的闭合回路线中。导电柱可被设置在所述封装基板上的导电壁之间的区域中并且接合到所述导电顶。所述半导体封装可包括填充所述封装基板与所述导电顶之间的空间的第一介电层。

Description

具有EMI屏蔽部分的半导体封装及其制造方法
技术领域
本公开的实施方式总体上涉及半导体封装，更具体地讲，涉及具有电磁干扰(EMI)屏蔽部分的半导体封装及其制造方法。
背景技术
必须保护包括集成电路的半导体芯片(也将称作“半导体晶片”)免受会影响集成电路的操作的电磁波影响。另外，在半导体芯片操作的同时，集成电路可生成电磁波。所述电磁波也可能影响人体。即，从半导体芯片的集成电路生成的电磁波可能影响其它半导体芯片、其它电子系统或者人体，从而导致其它半导体芯片或其它电子系统的故障，或者导致人生病。因此，可能有必要屏蔽半导体芯片(或电子系统)，使得从半导体芯片(或电子系统)生成的电磁波或高频噪声不向外传播。
近来，随着更轻、更小、更快、多功能和更高性能的电子系统的发展，对可穿戴电子装置和移动装置的需求日益增加。因此，屏蔽诸如半导体封装的电子产品免受电磁干扰(以下称作“EMI”)影响变得越来越重要。
发明内容
各种实施方式可涉及具有EMI屏蔽部分的半导体封装、该半导体封装的制造方法、包括该半导体封装的电子系统以及包括该半导体封装的存储卡。
根据实施方式，一种半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；以及多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线。导电柱可被设置在封装基板上并接合到导电顶。所述多个导电柱可被设置在导电壁之间的区域中以提供与导电壁和导电柱之间的空间对应的互连隧道。第一介电层可填充封装基板与导电顶之间的空间。
根据实施方式，一种半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；以及多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线。导电柱可被设置在封装基板上的导电壁之间的区域中并且接合到导电顶。各个导电柱的侧壁的第一部分可通过桥部分与多个导电壁中的一个结合，各个导电柱的侧壁的第二部分可与多个导电壁中的一个间隔开以提供与空间对应的互连隧道。第一介电层可填充封装基板与导电顶之间的空间。
根据实施方式，一种半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线；导电柱，其被设置在封装基板上的导电壁之间的区域中并且接合到导电顶；以及第一介电层，其填充封装基板与导电顶之间的空间。
根据实施方式，一种制造半导体封装的方法可包括以下步骤：在封装基板上形成导电壁以限定被导电壁包围的安装区域；在导电壁之间的区域中形成导电柱；将半导体器件安装在安装区域上；以及将层叠片设置在导电壁和导电柱上方以覆盖半导体器件。所述层叠片可包括第一介电层和导电顶。可利用层压工艺使导电柱渗透到第一介电层中以将导电柱的顶部与导电顶结合。
根据实施方式，一种存储卡可包括半导体封装。该半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；以及多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线。导电柱可被设置在封装基板上并接合到导电顶。所述多个导电柱可被设置在导电壁之间的区域中以提供与导电壁和导电柱之间的空间对应的互连隧道。第一介电层可填充封装基板与导电顶之间的空间。
根据实施方式，一种存储卡可包括半导体封装。该半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；以及多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线。导电柱可被设置在封装基板上的导电壁之间的区域中并且接合到导电顶。各个导电柱的侧壁的第一部分可通过桥部分与多个导电壁中的一个结合，各个导电柱的侧壁的第二部分与多个导电壁中的一个间隔开以提供与空间对应的互连隧道。第一介电层可填充封装基板与导电顶之间的空间。
根据实施方式，一种存储卡可包括半导体封装。该半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线；导电柱，其被设置在封装基板上的导电壁之间的区域中并且接合到导电顶；以及第一介电层，其填充封装基板与导电顶之间的空间。
根据实施方式，一种电子系统可包括半导体封装。该半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；以及多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线。导电柱可被设置在封装基板上并接合到导电顶。所述多个导电柱可被设置在导电壁之间的区域中以提供与导电壁和导电柱之间的空间对应的互连隧道。第一介电层可填充封装基板与导电顶之间的空间。
根据实施方式，一种电子系统可包括半导体封装。该半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；以及多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线。导电柱可被设置在封装基板上的导电壁之间的区域中并且接合到导电顶。各个导电柱的侧壁的第一部分可通过桥部分与多个导电壁中的一个结合，各个导电柱的侧壁的第二部分可与多个导电壁中的一个间隔开以提供与空间对应的互连隧道。第一介电层可填充封装基板与导电顶之间的空间。
根据实施方式，一种电子系统可包括半导体封装。该半导体封装可包括：半导体器件，其被安装在封装基板上；导电顶，其被设置在半导体器件上方；多个导电壁，其被设置在封装基板上并且被排列成包围半导体器件的闭合回路线；导电柱，其被设置在封装基板上的导电壁之间的区域中并且接合到导电顶；以及第一介电层，其填充封装基板与导电顶之间的空间。
根据实施方式，一种电磁干扰(EMI)屏蔽部分可被包括在半导体封装中，安装在封装基板上并且包围半导体器件。该EMI屏蔽部分可包括具有回路形状的边界以限定该边界内的内区域和该边界外的外区域。EMI可包括设置在所述边界和内区域上方的顶。所述边界可包括允许内区域与外区域连接的区域。
附图说明
图1、图2、图3、图4、图5和图6示出根据实施方式的半导体封装的示例的表示。
图7、图8、图9、图10和图11示出根据实施方式的半导体封装的示例的表示。
图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22和图23示出根据实施方式的制造半导体封装的方法的示例的表示。
图24、图25、图26、图27、图28、图29和图30示出根据实施方式的制造半导体封装的方法的示例的表示。
图31和图32示出根据实施方式的半导体封装的示例的表示。
图33是示出根据实施方式的采用包括封装的存储卡的电子系统的示例的表示的框图。
图34是示出根据实施方式的包括封装的电子系统的示例的表示的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词，术语的含义可根据实施方式所属领域的普通技术人员而不同地解释。如果被详细定义，则术语可根据所述定义来解释。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。
将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离发明构思的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
半导体封装可包括半导体器件。半导体器件可包括单个半导体芯片或者层叠的多个半导体芯片。可通过利用划片工艺将诸如晶圆的半导体基板分离成多片来获得半导体芯片。半导体芯片可对应于存储芯片或逻辑芯片。存储芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁随机存取存储器(MRAM)电路、电阻随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或者相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或者可穿戴电子系统中。
贯穿说明书，相同的标号表示相同的元件。因此，即使没有参照附图提及或描述标号，也可参照另一附图提及或描述该标号。另外，即使附图中未示出标号，也可参照另一附图提及或描述它。
图1是示出根据实施方式的半导体封装10的示例的表示的平面图。图2、图3和图4分别是沿图1的线A-A’、B-B’和C-C’截取的横截面图。图5示出半导体封装10的顶表面，图6是示出图4所示的半导体封装10的修改实施方式的横截面图。
参照图1和图2，半导体封装10可包括封装基板1100和安装在封装基板1100上的半导体器件1200。另外，半导体封装10可被配置为包括由导电壁1310、导电柱1350和导电顶1430组成的EMI屏蔽部分。构成EMI屏蔽部分的导电壁1310、导电柱1350和导电顶1430可包封半导体器件1200以屏蔽半导体器件1200免受EMI影响。
如图2所示，第一介电层1410可被设置为覆盖安装在封装基板1100上的半导体器件1200并且用作保护半导体器件1200的保护层。第一介电层1410可包括环氧树脂、硅树脂或聚合物。第一介电层1410可将半导体器件1200相对于设置在半导体器件1200上方的导电顶1430电绝缘或隔离。导电壁1310可被嵌入第一介电层1410中。例如，导电壁1310的侧壁可被第一介电层1410包围。因此，第一介电层1410可防止导电壁1310被暴露于半导体封装10的外部环境。
第一介电层1410的第一部分1412可设置在被导电壁1310包围的内侧区域中以覆盖半导体器件1200，第一介电层1410的第二部分1414可设置在导电壁1310的外侧区域中以覆盖封装基板1100的边缘。因此，第一介电层1410的各个侧壁1409可被暴露以对应于半导体封装10的侧壁当中的任一个的一部分。第一介电层1410的侧壁1409可分别与封装基板1100的侧壁1109垂直地对齐。
由于通过第一介电层1410将导电壁1310相对于半导体封装10的外部环境隔离，所以第一介电层1410可防止导电壁1310被半导体封装10的外部环境氧化或污染。另外，第一介电层1410可防止导电壁1310的材料迁移到半导体封装10的外侧区域中。因此，即使导电壁1310被形成为包括能够易于迁移或污染的金属材料(例如，铜材料)，由于第一介电层1410的存在，导电壁1310的金属材料也无法迁移或污染。如果各个导电壁1310由诸如铜的金属构成，则导电壁1310的EMI屏蔽效果可改进。
参照图2，导电顶1430的底表面1431可与第一介电层1410接触，导电顶1430的顶表面1433可与第二介电层1450接触。第一介电层1410、导电顶1430和第二介电层1450可构成层叠片1400，层叠片1400可被配置为保护半导体器件1200。第二介电层1450可包括不同于第一介电层1410的介电材料。第二介电层1450的侧壁1459可分别与第一介电层1410的侧壁1409垂直地对齐。
第二介电层1450可包含可见染料。例如，第二介电层1450可包括环氧模塑料(EMC)材料，其包含充当可见染料的碳黑材料。第二介电层1450中的EMC材料的环氧组分可被固化以使得第二介电层1450成为硬质层。第二介电层1450可由于可见染料的存在而具有特定颜色(例如，黑色)。因此，可清楚地阅读刻在第二介电层1450的顶表面1451上的识别标记(图5的1457)。识别标记1457可利用激光束来雕刻，导电顶1430可充当在利用激光束形成识别标记1457的同时防止第一介电层1410和半导体器件1200被损坏的保护物。当利用具有适当波长的激光束在第二介电层1450中雕刻识别标记1457时，即使第二介电层1450被过度蚀刻以使导电顶1430的顶表面1433暴露，导电顶1430也可充当蚀刻阻挡物。即，导电顶1430可防止第一介电层1410和半导体器件1200被形成识别标记1457时所使用的激光束损坏。因此，即使用于将半导体1200电连接到封装基板1100的互连结构(未示出)被设置在第一介电层1410中，导电顶1430也可防止所述互连结构被形成识别标记1457时所使用的激光束损坏。
在层叠片1400中，第一介电层1410可被设置为基本上覆盖导电顶1430的底表面1431，第二介电层1450可被设置为基本上覆盖导电顶1430的顶表面1433。因此，导电顶1430可被夹在第一介电层1410和第二介电层1450之间，并且可与半导体封装10的外部环境隔离。即，可分别通过第一介电层1410和第二介电层1450使导电顶1430的底表面1431和顶表面1433基本上与半导体封装10的外部环境隔离。因此，第一介电层1410和第二介电层1450可防止导电顶1430被半导体封装10的外部环境氧化或污染。由于导电顶1430基本上没有暴露于半导体封装10的外部环境，所以第一介电层1410和第二介电层1450可防止导电顶1430的材料迁移到半导体封装10的外侧区域中。因此，即使导电顶1430被形成为包括能够易于迁移或污染的金属材料(例如，铜材料)，由于第一介电层1410和第二介电层1450的存在，导电顶1430的金属材料也无法迁移或污染。即，导电顶1430可包括金属(例如，铜或铜合金)。在这种情况下，由于铜或铜合金具有优异的导电性，所以导电顶1430的EMI屏蔽效果可改进。
再参照图1，在平面图中，半导体器件1200可具有矩形形状。导电壁1310可被设置和排列成包围半导体器件1200。各个导电壁1310可在一个方向上延伸以具有条形形状并且具有两个相对的末端侧壁1311。在一些实施方式中，各个导电壁1310可包括金属条以及涂覆在金属条的整个表面上的扩散阻挡层。导电壁1310可被排列为使得导电壁1310的末端侧壁1311面向彼此。导电壁1310可被设置为彼此间隔开，导电柱1350可被分别设置在介于导电壁1310之间的区域1105中。导电壁1310可被接连地排列在封装基板1100上以提供设置半导体器件1200的安装区域1102。导电壁1310可被排列成具有包围半导体器件1200的侧壁的框架的形状。
如图2所示，导电壁1310可被设置在封装基板1100的第一表面1101上以具有特定高度。半导体器件1200也可被安装在封装基板1100的第一表面1101上并且可被导电壁1310包围。导电壁1310距封装基板1100的第一表面1101的高度H1可大于半导体器件1200距封装基板1100的第一表面1101的高度H2。导电壁1310的高度H1也可根据半导体器件1200的高度H2来不同地设定。导电壁1310的宽度可根据半导体封装10或封装基板1100的设计方案来不同地设定。在一些实施方式中，导电壁1310可具有约几十微米的宽度。导电壁1310可被设置为使得半导体器件1200的各个侧壁面向至少两个导电壁1310。介于导电壁1310之间的四个区域1105可被设置为分别与半导体器件1200的四个拐角相邻。因此，四个导电柱1350可被分别设置在位于由导电壁1310组成的矩形闭合回路的四个拐角处的区域1105中。另外，导电柱1350可被设置为使得半导体器件1200的各个侧壁面向导电柱1350中的至少一个。
参照图1、图3和图4，导电柱1350可被分别设置在介于导电壁1310之间的区域1105中。导电柱1350可被设置在封装基板1100的第一表面1101上，使得导电柱1350的侧壁1353与导电壁1310的末端侧壁1311间隔开。导电柱1350与导电壁1310之间的空间可对应于互连隧道1301。导电壁1310和导电柱1350可构成具有矩形闭合回路形状的边界，其限定内区域1107和外区域1108，互连隧道1301可充当空间上将内区域1107连接到外区域1108的路径。第一介电层1410的位于内区域1107中的第一部分1412和第一介电层1410的位于外区域1108中的第二部分1414可通过填充互连隧道1301的第一介电层1410的延伸部分(图4的1411)来彼此连接。在制造半导体封装10的同时，第一介电层1410的材料可通过互连隧道1301从内区域1107流到外区域1108中或者从外区域1108流到内区域1107中。
如图4所示，各个导电柱1350的底部1352可与封装基板1100结合，各个导电柱1350的顶部1351可与导电顶1430的底表面1431结合或者接合到底表面1431。因此，导电柱1350可将封装基板1100电连接到导电顶1430。导电柱1350可利用焊接工艺与封装基板1100和导电顶1430结合。
导电顶1430可通过导电柱1350和封装基板1100来接地。为了导电顶1430的可靠和成功的接地，导电顶1430可利用焊接材料而非仅利用机械接触来与导电柱1350结合。即，如果导电顶1430利用焊接材料来与导电柱1350结合，则可在导电顶1430与导电柱1350之间的界面处生成金属间化合物以提供导电顶1430与导电柱1350之间的可靠接触。在一些实施方式中，各个导电柱1350可包括焊接材料。在这种情况下，可在各个导电柱1350的顶部1351与导电顶1430的底表面1431之间提供焊接界面1350A。即，导电顶1430可通过焊接材料来与导电柱1350结合。
为了在各个导电柱1350的顶部1351与导电顶1430的底表面1431之间提供焊接界面1350A，各个导电柱1350的顶部1351可包括焊接材料或者各个导电柱1350可包括焊接材料。例如，各个导电柱1350可对应于焊球。图3和图4示出各个导电柱1350由单个焊球构成的示例。在一些其它实施方式中，各个导电柱1350可包括多个焊球，这些焊球垂直地层叠以具有柱形形状。
参照图3和图4，各个导电壁1310的顶部1315可仅与导电顶1430的底表面1431机械接触。在这种情况下，与各个导电壁1310的顶部1315利用焊接材料与导电顶1430的底表面1431结合的情况相比，各个导电壁1310的顶部1315与导电顶1430的底表面1431之间的接触电阻值可相对较高。由于导电顶1430通过导电柱1350和封装基板1100接地，所以即使各个导电壁1310与导电顶1430之间的接触电阻值相对高，半导体封装10可仍表现出优异的EMI屏蔽效果。
在导电顶1430仅通过机械表面至表面接触而不使用焊接结合来连接到导电壁1310的情况下，导电顶1430或者各个导电壁1310可包括导电性高于焊接材料的金属材料(例如，铜材料或铜合金材料)。因此，导电顶1430或导电壁1310的EMI屏蔽效果可改进。由于导电壁1310以及导电柱1350被配置为接触导电顶1430，所以导电壁1310的顶表面可基本上与导电柱1350的顶表面共面。
参照图6，导电壁1310D可被设置为不接触导电顶1430。如果导电柱1350D的顶部1351D的高度大于导电壁1310D的顶部1315D的高度，使得导电壁1310的顶表面位于比导电柱1350D的顶表面低的水平面处，则可在导电顶1430与导电壁1310D之间提供间隙1316D。第一介电层1410的部分1413可延伸到间隙1316D中。因此，由于间隙1316D的存在，导电顶1430可不通过导电壁1310D而通过导电柱1350D来接地。即，由于导电柱1350D被设置为将导电顶1430电连接到封装基板1100，所以导电顶1430可仍通过导电柱1350D接地。图6示出图4所示的导电壁1310和导电柱1350的修改示例。因此，在图6中，与图4中所使用的标号相同的标号指代相同的元件。
再参照图4，导电柱1350的底部1352可与被设置为与封装基板1100的第一表面1101相邻的电路轨迹结合并连接。电路轨迹可由互连结构构成并且可被设置在封装基板1100的上部中。各个电路轨迹可包括诸如铜材料的导电材料。导电柱1350可被设置在第一着陆焊盘(landing pad)1135上并且连接到第一着陆焊盘1135，第一着陆焊盘1135被设置在封装基板1100的第一表面1101上并且是任一个电路轨迹。第一着陆焊盘1135可以是设置有导电柱1350的导电焊盘。导电柱1350的具有焊球形状的底部1352可利用焊接材料来与第一着陆焊盘1135结合。与任一个电路轨迹对应的第一接地图案1115可被设置在封装基板1100的与导电柱1350相对的第二表面1103上。第一接地图案1115可具有焊盘形状，用于将第一接地图案1115电连接到外部装置的诸如焊球的第一接地连接器1505可被设置在第一接地图案1115上。第一接地图案1115可通过第一内部连接器1120和1125电连接到第一着陆焊盘1135，第一内部连接器1120和1125可被设置在封装基板1100中。第一内部连接器1120和1125可包括在水平方向上延伸的第一内部延伸1125以及在垂直方向上基本上穿透封装基板1100以具有通孔形状的第一内部过孔1120。
第二着陆焊盘1131可被设置在封装基板1100的第一表面1101上并且可与第一着陆焊盘1135相邻。第二着陆焊盘1131可以是与导电壁1310的底部1314结合的焊盘。第二着陆焊盘1131可与第一着陆焊盘1135间隔开，并且第一内部延伸1125可延伸以将第二着陆焊盘1131电连接到第一着陆焊盘1135。即使导电壁1310没有直接连接到导电柱1350，由于第二着陆焊盘1131通过第一内部延伸1125电连接到第一着陆焊盘1135，所以导电壁1310可电连接到导电柱1350。导电壁1310可通过包括第二着陆焊盘1131、第一内部延伸1125、第一内部过孔1120和第一接地图案1115的路径来电连接到第一接地连接器1505。因此，包括导电壁1310、导电柱1350和导电顶1430的EMI屏蔽结构可通过第一接地连接器1505接地。
再参照图2，导电壁1310的底部1314可与设置在封装基板1100的第一表面1101上和封装基板1100的主体中的电路轨迹结合并连接。导电壁1310之一可被设置在位于封装基板1100的第一表面1101上以充当一个电路轨迹的第三着陆焊盘1131A上并与第三着陆焊盘1131A连接。第三着陆焊盘1131A可以是设置有导电壁1310的导电焊盘。导电壁1310可通过电镀工艺来形成在第三着陆焊盘1131A上。因此，导电壁1310可与第三着陆焊盘1131A结合。
与一个电路轨迹对应的第二接地图案1115A可被设置在封装基板1100的与半导体器件1200相对的第二表面1103上。第二接地图案1115A可具有焊盘形状，并且用于将第二接地图案1115A电连接到外部装置的诸如焊球的第二接地连接器1505A可被设置在第二接地图案1115A上。第二内部连接器1120A可被设置在封装基板1100中以将第二接地图案1115A连接到第三着陆焊盘1131A。第二内部连接器1120A可基本上穿透封装基板1100以具有通孔形状。
再参照图1和图2，安装在封装基板1100的第一表面1101上的半导体器件1200可通过接合线(未示出)或凸点(未示出)来电连接到封装基板1100。导电焊盘1132可被设置在封装基板1100的第一表面1101上，并且可通过凸点(未示出)电连接到半导体器件1200。具有焊盘形状的外部连接器1111可被设置在封装基板1100的第二表面1103上并且可电连接到导电焊盘1132。第三内部连接器1122可被设置在封装基板1100中以将外部连接器1111电连接到导电焊盘1132。连接器1500(例如，焊球)可附接到外部连接器1111以将外部连接器1111电连接到外部装置。
半导体器件1200可包括半导体芯片或半导体晶片。尽管图中未示出，半导体器件1200可包括层叠的多个半导体芯片或多个半导体晶片。多个层叠的半导体芯片或者多个层叠的半导体晶片可利用接合线或凸点(未示出)电连接到封装基板1100。多个层叠的半导体芯片或者多个层叠的半导体晶片可经由贯通电极(例如，硅通孔(TSV))(未示出)彼此电连接。封装基板1100可以是印刷电路板(PCB)。在一些实施方式中，封装基板1100可以是可翘曲或弯曲的柔性基板。
图7是示出根据实施方式的半导体封装20的示例的表示的平面图。图8、图9和图10分别是示出沿图7的线A-A’、B-B’和C-C’截取的横截面图。图11是示出图10所示的半导体封装20的修改实施方式的示例的表示的横截面图。
参照图7和图8，半导体封装20可包括封装基板2100以及安装在封装基板2100上的半导体器件2200。另外，半导体封装20可被配置为包括由导电壁2310、导电柱2350和导电顶2430构成的EMI屏蔽部分。构成EMI屏蔽部分的导电壁2310、导电柱2350和导电顶2430可包封半导体器件2200以屏蔽半导体器件2200免受EMI影响。
如图8所示，第一介电层2410可被设置为覆盖安装在封装基板2100上的半导体器件2200并且用作保护半导体器件2200的保护层。第一介电层2410可将半导体器件2200相对于设置在半导体器件2200上方的导电顶2430电绝缘或隔离。导电壁2310可被嵌入第一介电层2410中。例如，导电壁2310的侧壁可被第一介电层2410包围。因此，第一介电层2410可防止导电壁2310被暴露于半导体封装20的外部环境。
第一介电层2410的第一部分2412可设置在被导电壁2310包围的内侧区域中以覆盖半导体器件2200，第一介电层2410的第二部分2414可设置在导电壁2310的外侧区域中以覆盖封装基板2100的边缘。因此，第一介电层2410的各个侧壁2409可被暴露以对应于半导体封装20的侧壁当中的任一个的一部分。第一介电层2410的侧壁2409可分别与封装基板2100的侧壁2109垂直地对齐。
由于通过第一介电层2410将导电壁2310相对于半导体封装20的外部环境隔离，所以第一介电层2410可防止导电壁2310被半导体封装20的外部环境氧化或污染。另外，由于第一介电层2410的存在，导电壁2310未暴露于半导体封装20的外侧区域。因此，第一介电层2410可防止导电壁2310的材料迁移到半导体封装20的外侧区域中。
参照图8，导电顶2430的底表面2431可与第一介电层2410接触，导电顶2430的顶表面2433可与第二介电层2450接触。第二介电层2450的侧壁2459可分别与第一介电层2410的侧壁2409垂直地对齐。第一介电层2410、导电顶2430和第二介电层2450可构成层叠片2400，该层叠片2400可被配置为保护半导体器件2200。第二介电层2450可包含可见染料。例如，第二介电层2450可包括EMC材料，EMC材料包含充当可见染料的碳黑材料。导电顶2430可阻挡照射到第二介电层2450上以在第二介电层2450上雕刻识别标记的激光束。因此，导电顶2430可充当防止第一介电层2410和半导体器件2200被形成识别标记时所使用的激光束损坏的保护物。在层叠片2400中，第一介电层2410可被设置为基本上覆盖导电顶2430的底表面2431，第二介电层2450可被设置为基本上覆盖导电顶2430的顶表面2433。因此，导电顶2430可被夹在第一介电层2410和第二介电层2450之间，并且可与半导体封装20的外部环境隔离。即，可分别通过第一介电层2410和第二介电层2450使导电顶2430的底表面2431和顶表面2433基本上与半导体封装20的外部环境隔离。因此，第一介电层2410和第二介电层2450可防止导电顶2430被半导体封装20的外部环境氧化或污染。由于导电顶2430基本上没有暴露于半导体封装20的外侧区域，所以第一介电层2410和第二介电层2450可防止导电顶2430的材料迁移到半导体封装20的外侧区域中。导电顶2430可包括具有优异导电性的金属(例如，铜或铜合金)。
再参照图7，在平面图中，半导体器件2200可具有矩形形状。导电壁2310可被设置和排列成包围半导体器件2200。各个导电壁2310可在一个方向上延伸以具有条形形状并且具有两个相对的末端侧壁2311。导电壁2310可被排列为使得导电壁2310的末端侧壁2311面向彼此。导电壁2310可被设置为彼此间隔开，导电柱2350可被分别设置在介于导电壁2310之间的区域2105中。
如图8所示，导电壁2310可被设置在封装基板2100的第一表面2101上以具有特定高度。半导体器件2200也可被安装在封装基板2100的第一表面2101上并且可被导电壁2310包围。导电壁2310距封装基板2100的第一表面2101的高度H21可大于半导体器件2200距封装基板2100的第一表面2101的高度H22。
参照图7和图10，导电柱2350可被分别设置在介于导电壁2310之间的区域2105中。参照图10，导电柱2350可被设置在一对相邻的导电壁2310之间，使得导电柱2350的两个相对的侧壁2353面向这一对相邻的导电壁2310的末端侧壁2311。导电柱2350的各个侧壁2353可包括与所相邻的导电壁2310的末端侧壁2311间隔开的第一侧壁部分2353A以及与所相邻的导电壁2310的末端侧壁2311接触并且基本上结合的第二侧壁部分2353B。导电柱2350可被设置在封装基板2100的第一表面2101上以具有特定高度。
参照图10，导电壁2310的末端侧壁2311与所相邻的导电柱2350的第一侧壁部分2353A之间的空间可对应于互连隧道2301。导电壁2310的末端侧壁2311和导电柱2350的第二侧壁部分2353B可彼此接触以提供与桥部分2350B对应的焊接界面。导电柱2350的整个部分或侧壁部分可包括焊接材料。在一些实施方式中，导电柱2350可以是焊球。桥部分2350B可通过利用焊接工艺将导电壁2310与导电柱2350结合来形成。在这种情况下，导电壁2310和导电柱2350可彼此化学联接和物理联接，以提供它们之间的可靠接触。桥部分2350B可对应于导电壁2310和导电柱2350的焊接部分。桥部分2350B可位于导电柱2350的侧壁2353的中间水平面处。在一些实施方式中，可在导电柱2350与一对相邻的导电壁2310之间的四个空间中分别提供四个互连隧道2301。互连隧道2301中的两个可分别位于桥部分2350B的上面和下面。
导电壁2310和导电柱2350可构成具有矩形闭合回路形状的边界，其限定内区域(图7的2107)和外区域(图7的2108)，互连隧道2301可充当空间上将内区域2107连接到外区域2108的路径。第一介电层2410的位于内区域2107中的第一部分2412和第一介电层2410的位于外区域2108中的第二部分2414可通过第一介电层2410的填充互连隧道2301的延伸部分(图10的2411)彼此连接。在制造半导体封装20的同时，第一介电层2410的材料可通过互连隧道2301从内区域2107流到外区域2108中或者从外区域2108流到内区域2107中。
参照图10，各个导电柱2350的底部2352可与封装基板2100结合，各个导电柱2350的顶部2351可与导电顶2430的底表面2431结合。因此，导电柱2350可将封装基板2100电连接到导电顶2430。导电柱2350可利用焊接工艺与封装基板2100和导电顶2430结合。
导电柱2350可充当将导电顶2430电连接到封装基板2100并接地的主要路径之一。另外，导电柱2350可以是将通过桥部分2350B与导电柱2350结合的导电壁2310电连接到封装基板2100并接地的主要路径之一。为了导电顶2430的可靠和成功的接地，导电顶2430可利用焊接材料而非仅利用机械接触来与导电柱2350结合。在这种情况下，可在各个导电柱2350的顶部2351与导电顶2430的底表面2431之间提供焊接界面2350A。即，导电顶2430可通过焊接界面2350A来与导电柱2350结合。
为了在各个导电柱2350的顶部1351与导电顶2430的底表面2431之间提供焊接界面2350A，导电柱2350的顶部2351可包括焊接材料或者导电柱2350的整个部分可包括焊接材料。例如，导电柱2350可对应于焊球。图9和图10示出各个导电柱2350由单个焊球构成的示例。然而，本公开不限于此。在一些其它实施方式中，各个导电柱2350可包括多个焊球，这些焊球垂直地层叠以具有柱形形状。
参照图9和图10，各个导电壁2310的顶部2315可仅与导电顶2430的底表面2431机械接触。在这种情况下，与各个导电壁2310的顶部2315利用焊接材料与导电顶2430的底表面2431结合的情况相比，各个导电壁2310的顶部2315与导电顶2430的底表面2431之间的接触电阻值可相对较高。由于导电顶2430通过导电柱2350和封装基板2100来接地，所以即使各个导电壁2310与导电顶2430之间的接触电阻值相对高，半导体封装20可仍表现出优异的EMI屏蔽效果。
在导电顶2430仅通过机械表面至表面接触而不使用焊接结合来连接到导电壁2310的情况下，导电顶2430或者各个导电壁2310可包括导电性高于焊接材料的金属材料(例如，铜材料或铜合金材料)。因此，导电顶2430或导电壁2310的EMI屏蔽效果可改进。由于导电壁2310以及导电柱2350被配置为接触导电顶2430，所以导电壁2310的顶表面可基本上与导电柱2350的顶表面共面。
参照图11，导电壁2310D可被设置为不接触导电顶2430。如果导电柱2350D的顶部2351D的高度大于导电壁2310D的顶部2315D的高度，使得导电壁2310的顶表面位于比导电柱2350D的顶表面低的水平面处，则可在导电顶2430与导电壁2310D之间提供间隙2316D。第一介电层2410的部分2413可延伸到间隙2316D中。图11示出图10所示的导电壁2310和导电柱2350的修改示例。因此，在图11中，与图4中所使用的标号相同的标号指代相同的元件。
再参照图10，导电柱2350的底部2352可连接到第一着陆焊盘2135，第一着陆焊盘2135被设置在封装基板2100的第一表面2101上并且是任一个电路轨迹。第一着陆焊盘2135可以是设置有导电柱2350的导电焊盘。与任一个电路轨迹对应的第一接地图案2115可被设置在封装基板2100的与导电柱2350相对的第二表面2103上。第一接地图案2115可具有焊盘形状，用于将第一接地图案2115电连接到外部装置的诸如焊球的第一接地连接器2505可被设置在第一接地图案2115上。第一接地图案2115可通过第一内部连接器2120和2125电连接到第一着陆焊盘2135，第一内部连接器2120和2125可被设置在封装基板2100中。第一内部连接器2120和2125可包括在水平方向上延伸的第一内部延伸2125以及在垂直方向上基本上穿透封装基板2100以具有通孔形状的第一内部过孔2120。
第二着陆焊盘2131可被设置在封装基板2100的第一表面2101上并且可与第一着陆焊盘2135相邻。第二着陆焊盘2131可以是与导电壁2310的底部2314结合的焊盘。第二着陆焊盘2131可与第一着陆焊盘2135间隔开，并且第一内部延伸2125可延伸以将第二着陆焊盘2131电连接到第一着陆焊盘2135。因此，由于第二着陆焊盘2131通过第一内部延伸2125电连接到第一着陆焊盘2135，所以导电壁2310也可通过第一内部延伸2125电连接到导电柱2350。因此，导电壁2310可通过包括第二着陆焊盘2131、第一内部延伸2125、第一内部过孔2120和第一接地图案2115的路径来电连接到第一接地连接器2505。另外，导电壁2310也可通过桥部分2350B和导电柱2350来接地。
再参照图8，导电壁2310的底部2314可连接到位于封装基板2100的第一表面2101上以充当一个电路轨迹的第三着陆焊盘2131A。第三着陆焊盘2131A可以是设置有导电壁2310的导电焊盘。导电壁2310可通过电镀工艺来形成在第三着陆焊盘2131A上。因此，导电壁2310可与第三着陆焊盘2131A结合。
与电路轨迹中的一个对应的第二接地图案2115A可被设置在封装基板2100的与半导体器件2200相对的第二表面2103上。第二接地图案2115A可具有焊盘形状，并且用于将第二接地图案2115A电连接到外部装置的诸如焊球的第二接地连接器2505A可被设置在第二接地图案2115A上。第二内部连接器2120A可被设置在封装基板2100中以将第二接地图案2115A连接到第三着陆焊盘2131A。第二内部连接器2120A可基本上穿透封装基板2100以具有通孔形状。
再参照图7和图8，安装在封装基板2100的第一表面2101上的半导体器件2200可通过凸点(未示出)来电连接到封装基板2100上的导电焊盘2132。导电焊盘2132可被设置在封装基板2100的第一表面2101上。具有焊盘形状的外部连接器2111可被设置在封装基板2100的第二表面2103上并且可电连接到导电焊盘2132。第三内部连接器2122可被设置在封装基板2100中以将外部连接器2111电连接到导电焊盘2132。连接器2500(例如，焊球)可附接到外部连接器2111以将外部连接器2111电连接到外部装置。
图12至图23示出根据实施方式的半导体封装的制造方法的示例的表示。
图12至图14示出在封装基板3100上形成导电壁3310的阵列的步骤。图12是示出导电壁3310的阵列的平面图。图13和图14分别是沿图12的线A-A’和线C-C’截取的横截面图。参照图12，导电壁3310可形成在封装基板3100上以限定安装半导体器件的区域3102。导电壁3310可被形成为包围区域3102。各个导电壁3310可被形成为具有两个相对的末端侧壁3311，导电壁3310可被形成为使得导电壁3310的末端侧壁3311彼此面对。导电壁3310可彼此间隔开以在它们之间提供区域3105，导电柱可在后续工艺中分别形成在所述区域3105中。导电壁3310可被排列以在内区域3107与外区域3108之间提供边界。各个导电壁3310可被形成为具有在一个方向上延伸的条形形状，并且导电壁3310可排列在闭合回路线上。
参照图13，导电壁3310可形成在封装基板3100的第一表面3101上以具有特定高度。导电壁3310的底部3314可分别与设置在封装基板3100的第一表面3101上的第三着陆焊盘3131A接触。第三着陆焊盘3131A可以是设置在封装基板3100上和封装基板3100中的电路轨迹的部分。导电壁3310可利用电镀工艺形成在第三着陆焊盘3131A上。导电壁3310可由包括铜或铜合金的导电材料形成。
与电路轨迹的多个部分对应的第二接地图案3115A可设置在封装基板3100的与第三着陆焊盘3131A相对的第二表面3103上。各个第二接地图案3115A可被形成为具有附接有诸如焊球的第二接地连接器(未示出)的焊盘的形状。第二接地连接器可将第二接地图案3115A电连接到外部装置。第二内部连接器3120A可被设置在封装基板3100中以将第二接地图案3115A连接到第三着陆焊盘3131A。各个第二内部连接器3120A可基本上穿透封装基板3100以具有通孔形状。导电焊盘3132可形成在封装基板3100的第一表面3101上，导电焊盘3132可电连接到在后续工艺中安装在区域3102上的半导体器件。外部连接器3111可形成在封装基板3100的第二表面3103上以具有焊盘形状。外部连接器3111可通过形成在封装基板3100中的第三内部连接器3122电连接到导电焊盘3132。
参照图14，第一着陆焊盘3135可形成在封装基板3100的第一表面3101上以充当电路轨迹的部分。第一着陆焊盘3135可由导电焊盘形成，导电柱可在后续工艺中形成在第一着陆焊盘3135上。第一着陆焊盘3135可暴露于导电壁3310之间的区域3105。第一接地图案3115可形成在封装基板3100的第二表面3103上以充当电路轨迹的部分。第一接地图案3115可被形成为具有焊盘形状，诸如焊球的第一接地连接器可在后续工艺中被附接到第一接地图案3115以将第一接地图案3115电连接到外部装置。第一接地图案3115可通过形成在封装基板3100中的第一内部连接器3120和3125来连接到第一着陆焊盘3135。第一内部连接器3120和3125可被形成为包括在水平方向上延伸的第一内部延伸3125以及在垂直方向上基本上穿透封装基板3100以具有通孔形状的第一内部过孔3120。
第二着陆焊盘3131可形成在封装基板3100的第一表面3101上以与第一着陆焊盘3135相邻。第二着陆焊盘3131可连接到第三着陆焊盘3131A或者可以是与第三着陆焊盘3131A相同的焊盘。第二着陆焊盘3131可与导电壁3310的底部3314结合。第一内部延伸3125可被形成为将第二着陆焊盘3131电连接到第一着陆焊盘3135。设置在封装基板3100上和封装基板3100中的电路轨迹可由包括铜或铜合金的金属材料形成。
图15和图16示出在封装基板3100上形成导电柱3350的步骤。图15是示出导电柱3350的平面图，图16是沿图15的线C-C’截取的横截面图。参照图15和图16，导电柱3350可分别附接到第一着陆焊盘3135。各个导电柱3350可由焊球形成。另选地，各个导电柱3350可由涂覆有焊接材料的导电材料形成。导电柱3350可分别形成在导电壁3310之间的区域3105中。导电柱3350可形成在第一着陆焊盘3135上，使得导电柱3350的侧壁3353与导电壁3310的末端侧壁3311间隔开。导电柱3350与导电壁3310之间的空间可充当互连隧道3301。导电壁3310和导电柱3350可构成内区域3107与外区域3108之间的边界，互连隧道3301可充当空间上将内区域3107连接到外区域3108的路径。
参照图16，导电柱3350可被设置在第一着陆焊盘3135上，使得导电柱3350的顶部3351位于比导电壁3310的顶部3315的水平面高的水平面。结果，导电柱3350与导电壁3310之间可存在高度差ΔH1。导电柱3350(例如，焊球)可利用焊接工艺与第一着陆焊盘3135结合。
图17和图18示出将半导体器件3200安装在封装基板3100上的步骤。图17是示出安装在封装基板3100上的半导体器件3200的平面图，图18是沿图17的线A-A’截取的横截面图。参照图17和图18，半导体器件3200可被安装在封装基板3100的区域3102上并且可电连接到封装基板3100。半导体器件3200可包括单个半导体芯片或者单个半导体晶片。另选地，尽管图中未示出，半导体器件3200可包括层叠的多个半导体芯片或者多个半导体晶片。多个层叠的半导体芯片或者多个层叠的半导体晶片可利用接合线或凸点来电连接到封装基板3100。多个层叠的半导体芯片或者多个层叠的半导体晶片可经由贯通电极(例如，硅通孔(TSV))来彼此电连接。
图19示出将层叠片3400设置在半导体器件3200上的步骤。参照图19，层叠片3400可被设置为包括依次层叠的第一介电层3410、导电顶3430和第二介电层3450，并且层叠片3400可被放在安装有半导体器件3200的封装基板3100上方。第一介电层3410可包括不同于第二介电层3450的介电材料。导电顶3430可被夹在第一介电层3410和第二介电层3450之间。
图20示出将封装基板3100与层叠片3400层压的步骤。参照图20，可利用层压工艺将层叠片3400向下压，使得包括半导体器件3200的封装基板3100与第一介电层3410层压。用于压制层叠片3400的层压工艺可利用轧制层压技术、压缩层压技术或者冲压层压技术来执行。层压工艺可在真空中在高于室温的温度下执行。第一介电层3410在高于室温的温度下可具有流动性。因此，在层压工艺期间，导电壁3310和导电柱3350可渗透到第一介电层3410中。
图21、图22和图23示出利用层压工艺将导电柱3350与导电顶3430结合的步骤。参照图21和图22，在执行层压工艺的同时，导电柱3350可被渗透到第一介电层3410中，使得导电柱3350的顶部3351接触导电顶3430的位于第一介电层3410上的底表面3431。在层压工艺期间，可对层叠片3400和导电柱3350施加热和压力。因此，包含在导电柱3350中的焊接材料可在层压工艺期间回流。结果，在导电顶3430接触导电柱3350的顶部3351之后，导电柱3350可变形，并且导电柱3350的高度可减小，直至导电顶3430接触导电壁3310的顶部3315。在一些情况下，在层压工艺终止之后，如图6所示，导电顶3430可不接触导电壁3310的顶部3315以在导电顶3430与导电壁3310之间提供间隙(图6的1316D)。在任何情况下，包含在导电柱3350中的焊接材料可由于从层压工艺供应的热和压力而流动，以生成导电顶3430与导电柱3350之间的焊接结合。即，可在导电顶3430与导电柱3350之间提供焊接界面3350A以形成可靠接触。
参照图22和图23，可在导电柱3350的两个相对侧壁3353与导电柱3350所相邻的导电壁3310的末端侧壁3311之间提供与间隙空间对应的互连隧道3301。互连隧道3301可充当在执行层压工艺的同时将第一介电层3410的介电材料从内区域3107排出到外区域3108中的路径。如果第一介电层3410的位于内区域3107中的第一部分3412由于从层压工艺供应的压力而溢出，则第一介电层3410的第一部分3412可通过互连隧道3301流到外区域3108中以融入第一介电层3410的位于外区域3108中的第二部分3414中。由于可通过互连隧道3301排出第一介电层3410，所以即使在层压工艺期间对第一介电层3410施加压力，也可防止导电壁3310倒下。即，在层压工艺期间，通过第一介电层3410对导电壁3310施加的压力可由于互连隧道3301的存在而被显著地减轻或缓解。因此，互连隧道3301可抑制在层压工艺期间导电壁3310倒下的工艺故障。如果导电壁3310倒下，则导电顶3430可与导电壁3310断开电连接。在这种情况下，导电顶3430可能无法稳定接地，从而使导电顶3430的EMI屏蔽效果变差。然而，如上所述，在层压工艺期间由于互连隧道3301的存在，可抑制导电壁3310的倒下。因此，导电顶3430的EMI屏蔽效果可改进。
随后，如参照图5所述，可利用激光束执行用于在第二介电层3450上形成识别标记(图5的1457)的雕刻工艺。
图24至图30示出根据实施方式的半导体封装的制造方法的示例的表示。
图24至图26示出在封装基板4100上形成导电壁4310和导电柱4350的步骤。图24是示出导电壁4310和导电柱4350的平面图。图25和图26分别是沿图24的线A-A’和线C-C’截取的横截面图。
参照图25，导电壁4310可形成在封装基板4100上以限定安装半导体器件4200的区域4102。导电壁4310可被排列以包围区域4102。各个导电壁4310可被形成为具有两个相对的末端侧壁4311，并且导电壁4310可被排列以使得导电壁4310的末端侧壁4311面向彼此。导电壁4310可彼此间隔开以在它们之间提供区域4105，并且所述区域4105可提供设置导电柱4350的位置。导电壁4310可被排列以在内区域4107与外区域4108之间提供边界。各个导电壁4310可被形成为具有在一个方向上延伸的条形形状，并且导电壁4310可排列在闭合回路线上。
再参照图25，导电壁3310可形成在封装基板4100的第一表面4101上以具有特定高度。导电壁4310的底部4314可分别与设置在封装基板4100的第一表面4101上的第三着陆焊盘4131A接触。第三着陆焊盘4131A可以是设置在封装基板4100上和封装基板4100中的电路轨迹的部分。导电壁4310可利用电镀工艺形成在第三着陆焊盘4131A上。导电壁4310可由包括铜或铜合金的导电材料形成。
与电路轨迹的多个部分对应的第二接地图案4115A可设置在封装基板4100的与第三着陆焊盘4131A相对的第二表面4103上。各个第二接地图案4115A可被形成为具有附接有诸如焊球的第二接地连接器(未示出)的焊盘的形状。第二接地连接器可将第二接地图案4115A电连接到外部装置。第二内部连接器4120A可被设置在封装基板4100中以将第二接地图案4115A连接到第三着陆焊盘4131A。各个第二内部连接器4120A可基本上穿透封装基板4100以具有通孔形状。导电焊盘4132可形成在封装基板4100的第一表面4101上，导电焊盘4132可电连接到安装在区域4102上的半导体器件4200。外部连接器4111可形成在封装基板4100的第二表面4103上以具有焊盘形状。外部连接器4111可通过形成在封装基板4100中的第三内部连接器4122电连接到导电焊盘4132。
参照图26，第一着陆焊盘4135可形成在封装基板4100的第一表面4101上以充当电路轨迹的部分。第一着陆焊盘4135可由导电焊盘形成，导电柱4350可分别形成在第一着陆焊盘4135上。第一着陆焊盘4135可被形成为暴露于导电壁4310之间的区域4105。第一接地图案4115可形成在封装基板4100的第二表面4103上以充当电路轨迹的部分。第一接地图案4115可被形成为具有焊盘形状，诸如焊球的第一接地连接器可在后续工艺中被附接到第一接地图案4115以将第一接地图案4115电连接到外部装置。第一接地图案4115可通过形成在封装基板4100中的第一内部连接器4120和4125来连接到第一着陆焊盘4135。第一内部连接器4120和4125可被形成为包括在水平方向上延伸的第一内部延伸4125以及在垂直方向上基本上穿透封装基板4100以具有通孔形状的第一内部过孔4120。
第二着陆焊盘4131可形成在封装基板4100的第一表面4101上以与第一着陆焊盘4135相邻。第二着陆焊盘4131可连接到第三着陆焊盘4131A或者可以是与第三着陆焊盘4131A相同的焊盘。第二着陆焊盘4131可与导电壁4310的底部4314结合。第一内部延伸4125可被形成为将第二着陆焊盘4131电连接到第一着陆焊盘4135。设置在封装基板4100上和封装基板4100中的电路轨迹可由包括铜或铜合金的金属材料形成。
参照图24和图26，导电柱4350可形成在封装基板4100上。具体地讲，导电柱4350可分别附接到第一着陆焊盘4135。各个导电柱4350可由焊球形成。另选地，各个导电柱4350可由涂覆有焊接材料的导电材料形成。导电柱4350可分别形成在导电壁4310之间的区域4105中。导电柱4350可形成在第一着陆焊盘4135上，使得导电柱4350的侧壁4353与导电壁4310的末端侧壁4311间隔开。导电柱4350与导电壁4310之间的间隙空间G可充当互连隧道4301。
参照图26，导电柱4350可被设置在第一着陆焊盘4135上，使得导电柱4350的顶部4351位于比导电壁4310的顶部4315的水平面高的水平面。结果，导电柱4350与导电壁4310之间可存在高度差ΔH2。导电柱4350(例如，焊球)可利用焊接工艺与第一着陆焊盘4135结合。
参照图24和图25，半导体器件4200可被安装在封装基板4100的区域4102上并且可电连接到封装基板4100。
图27示出将层叠片4400设置在半导体器件4200上的步骤。参照图27，层叠片4400可被设置为包括依次层叠的第一介电层4410、导电顶4430和第二介电层4450，并且层叠片4400可被放在安装有半导体器件4200的封装基板4100上方。第一介电层4410可包括不同于第二介电层4450的介电材料。
图28、图29和图30示出将封装基板4100与层叠片4400层压的步骤。图28是示出与层叠片4400层压的封装基板4100的横截面图，图29是示出沿图28的线D-D’截取的平面图。图30是沿图29的线C-C’截取的横截面图。参照图29和图30，可利用层压工艺将层叠片4400向下压，使得包括半导体器件4200的封装基板4100与第一介电层4410层压。用于压制层叠片4400的层压工艺可在真空中在高于室温的温度下执行。第一介电层4410在高于室温的温度下可具有流动性。因此，在层压工艺期间，导电壁4310和导电柱4350可渗透到第一介电层4410中。
在执行层压工艺的同时，导电柱4350可被渗透到第一介电层4410中，使得导电柱4350的顶部4351接触导电顶4430的位于第一介电层4410上的底表面4431。在层压工艺期间，可对层叠片4400和导电柱4350施加热和压力。因此，包含在导电柱4350中的焊接材料可在层压工艺期间回流。结果，在导电顶4430接触导电柱4350的顶部4351之后，导电柱4350可变形并且导电柱4350的高度可减小。因此，可在导电顶4430与导电柱4350之间提供焊接结合。即，可在导电顶4430与导电柱4350之间提供焊接界面4350A以形成可靠接触。
由于在层压工艺期间将导电柱4350向下压，所以导电柱4350可在水平方向上扩张。结果，尽管导电柱4350的各个侧壁4353的第一侧壁部分4353A仍与导电柱4310的末端侧壁4311间隔开，导电柱4350的各个侧壁4353的第二侧壁部分4353B可与导电柱4310的末端侧壁4311接触并结合。导电壁4310的末端侧壁4311与所相邻的导电柱4350的第一侧壁部分4353A之间的空间可对应于互连隧道4301。导电壁4310的末端侧壁4311与导电柱4350的第二侧壁部分4353B可彼此接触以提供与桥部分4350B对应的焊接界面。导电柱4350的整个部分或侧壁部分可包括焊接材料。因此，可通过利用焊接工艺将导电壁4310与导电柱4350结合来形成桥部分4350B。桥部分4350B可位于导电柱4350的侧壁4353的中间水平面处。在这种情况下，可在导电柱4350与一对相邻的导电壁4310之间的四个空间中分别提供四个互连隧道4301。互连隧道4301中的两个可分别位于桥部分4350B的上面和下面。
导电壁4310和导电柱4350可构成内区域(图24的4107)和外区域(图24的4108)之间的边界，互连隧道4301可充当空间上将内区域4107连接到外区域4108的路径。第一介电层4410的位于内区域4107中的第一部分4412和第一介电层4410的位于外区域4108中的第二部分4414可通过第一介电层4410的填充互连隧道4301的延伸部分来彼此连接。即，在层压工艺期间，互连隧道4301可充当第一介电层4410的材料从内区域4107流到外区域4108中或者从外区域4108流到内区域4107中的排出路径。
在执行层压工艺的同时，导电顶4430的底表面4431可与导电壁4310的顶部4315接触。在一些情况下，如参照图11所述，可在导电顶4430与导电壁4310之间提供间隙(图11的2316D)。
随后，如参照图5所述，可利用激光束执行用于在第二介电层4450上形成识别标记(图5的1457)的雕刻工艺。
图31和图32示出根据实施方式的半导体封装50。图31是示出半导体封装50的平面图，图32是沿图31的线A-A’截取的横截面图。图31和图32示出半导体封装50采用接合线互连结构的示例。
参照图31和图32，半导体封装50可包括封装基板5100以及安装在封装基板5100上的半导体器件5200。另外，半导体封装50可被配置为包括由导电壁5310、导电柱5350和导电顶5430构成的EMI屏蔽部分。构成EMI屏蔽部分的导电壁5310、导电柱5350和导电顶5430可包封半导体器件5200以屏蔽半导体器件5200免受EMI影响。
第一介电层5410可覆盖安装在封装基板5100上的半导体器件5200以充当半导体器件5200的保护层。导电壁5310可被嵌入第一介电层5410中。例如，导电壁5310的侧壁可被第一介电层5410包围。因此，第一介电层5410可防止导电壁5310被暴露于半导体封装50的外部环境。第一介电层5410、导电顶5430和第二介电层5450可依次层叠以构成层叠片5400，层叠片5400可被配置为保护半导体器件5200。
参照图32，导电壁5310可连接到设置在第一表面5101上和封装基板5100的主体中的电路轨迹。导电壁5310可与设置在封装基板5100的第一表面5101上以与电路轨迹的多个部分对应的第三着陆焊盘5131A接触。与电路轨迹的多个部分对应的第二接地图案5115A可被设置在封装基板5100的与第三着陆焊盘5131A相对的第二表面5103上。第二接地图案5115A可具有焊盘形状，诸如焊球的第二接地连接器5505A可被设置在第二接地图案5115A上以将第二接地图案5115A电连接到外部装置。第二内部连接器5120A可被设置在封装基板5100中以将第二接地图案5115A连接到第三着陆焊盘5131A。第二内部连接器5120A可基本上穿透封装基板5100。
再参照图31和图32，安装在封装基板5100的第一表面5101上的半导体器件5200可利用引线接合工艺电连接到封装基板5100。导电着陆焊盘5132可被设置在封装基板5100的第一表面5101上并且可连接到接合线5900。着陆焊盘5132可被设置在封装基板5100的周边区域上以不与半导体器件5200交叠。导电接触焊盘5201可被设置在半导体器件5200的顶表面上。接触焊盘5201可按照边缘焊盘阵列形式被布置在半导体器件5200的边缘上。
接合线5900可被设置为将半导体器件5200的接触焊盘5201电连接到封装基板5100的着陆焊盘5132。着陆焊盘5132可电连接到设置在封装基板5100的第二表面5103上的外部连接器5111。第三内部连接器5122可被设置在封装基板5100中以将外部连接器5111电连接到着陆焊盘5132。连接器5500(例如，焊球)可附接到外部连接器5111以将外部连接器5111电连接到外部装置。
半导体器件5200可包括半导体芯片或半导体晶片。尽管图中未示出，半导体器件5200可包括层叠的多个半导体芯片或多个半导体晶片。多个层叠的半导体芯片或多个层叠的半导体晶片可利用接合线电连接到封装基板5100。封装基板5100可以是印刷电路板(PCB)。在一些实施方式中，封装基板5100可以是可翘曲或弯曲的柔性基板。
图33是示出根据实施方式的包括存储卡7800的电子系统的示例的表示的框图，存储卡7800包括至少一个半导体封装。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储器控制器7820。存储器7810和存储器控制器7820可存储数据或读取存储的数据。存储器7810和/或存储器控制器7820包括设置在根据实施方式的半导体封装中的一个或更多个半导体芯片。
存储器7810可包括本公开的实施方式的技术所应用于的非易失性存储器装置。存储器控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求读出所存储的数据或者存储数据。
图34是示出包括根据实施方式的至少一个封装的电子系统8710的示例的表示的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑装置。控制器8711或存储器8713可包括根据本公开的实施方式的一个或更多个半导体封装。输入/输出装置8712可包括从键区、键盘、显示装置、触摸屏等中选择出的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711等执行的数据和/或命令。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括接口8714，接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线型或无线型的。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。
为了例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和附图的范围和精神的情况下，可进行各种修改、添加和替代。
相关申请的交叉引用
本申请要求2015年8月10日提交于韩国知识产权局的韩国专利申请No.10-2015-0112607的优先权，其整体以引用方式并入本文，如同在此充分阐述一样。

Claims (39)

1.一种半导体封装，该半导体封装包括：
半导体器件，该半导体器件被安装在封装基板上；
导电顶，该导电顶被设置在所述半导体器件上方；
多个导电壁，所述多个导电壁被设置在所述封装基板上并且被排列以包围所述半导体器件；
导电柱，所述导电柱被设置在所述封装基板上并接合到所述导电顶，所述多个导电柱被设置在所述导电壁之间的区域中以提供与所述导电壁和所述导电柱之间的空间对应的互连隧道；以及
第一介电层，该第一介电层填充所述封装基板与所述导电顶之间的空间。
2.根据权利要求1所述的半导体封装，其中，所述导电顶、所述导电壁和所述导电柱构成基本上包封所述半导体器件的电磁干扰EMI屏蔽部分。
3.根据权利要求1所述的半导体封装，该半导体封装还包括第二介电层，该第二介电层覆盖所述导电顶的与所述第一介电层相对的表面并且包括可见染料。
4.根据权利要求3所述的半导体封装，其中，所述第二介电层包括包含碳黑材料的环氧模塑料EMC。
5.根据权利要求3所述的半导体封装，其中，所述第二介电层的侧壁分别与所述第一介电层的侧壁垂直地对齐。
6.根据权利要求1所述的半导体封装，其中，所述导电顶包含铜或铜合金。
7.根据权利要求1所述的半导体封装，其中，各个所述导电壁是在一个方向上延伸的金属条，并且被设置为距所述封装基板具有特定高度。
8.根据权利要求7所述的半导体封装，其中，所述金属条包含铜或铜合金。
9.根据权利要求8所述的半导体封装，其中，各个所述导电壁包括所述金属条以及涂覆在所述金属条的整个表面上的扩散阻挡层。
10.根据权利要求1所述的半导体封装，其中，所述导电柱的顶部通过焊接界面来与所述导电顶的底表面结合。
11.根据权利要求10所述的半导体封装，其中，所述导电柱是焊球。
12.根据权利要求1所述的半导体封装，其中，所述导电柱的顶表面基本上与所述导电壁的顶表面共面。
13.根据权利要求12所述的半导体封装，其中，所述导电壁的顶部通过机械接触来与所述导电顶的底表面结合。
14.根据权利要求1所述的半导体封装，其中，所述导电柱的顶表面位于比所述导电壁的顶表面的水平面高的水平面处。
15.根据权利要求14所述的半导体封装，其中，所述第一介电层延伸到所述导电顶的底表面与所述导电柱的顶部之间的空间中。
16.根据权利要求1所述的半导体封装，其中，所述第一介电层包括填充所述互连隧道的延伸部分。
17.根据权利要求1所述的半导体封装，其中，所述导电壁和所述导电柱被接地。
18.根据权利要求1所述的半导体封装，该半导体封装还包括：
第一着陆图案，所述第一着陆图案被设置在所述封装基板的第一表面上并且与所述导电柱的底部结合；
第一接地图案，所述第一接地图案被设置在所述封装基板的与所述第一着陆图案相对的第二表面上；以及
第一内部连接器，所述第一内部连接器将所述第一着陆图案电连接到所述第一接地图案。
19.根据权利要求18所述的半导体封装，该半导体封装还包括：
第二着陆图案，所述第二着陆图案被设置在所述封装基板的所述第一表面上并且与所述导电壁的底部结合；以及
第一内部延伸，所述第一内部延伸将所述第二着陆图案电连接到所述第一着陆图案。
20.根据权利要求18所述的半导体封装，该半导体封装还包括：
第三着陆图案，所述第三着陆图案被设置在所述封装基板的所述第一表面上并且与所述导电壁的底部结合；
第二接地图案，所述第二接地图案被设置在所述封装基板的所述第二表面上；以及
第二内部连接器，所述第二内部连接器将所述第三着陆图案电连接到所述第二接地图案。
21.一种半导体封装，该半导体封装包括：
半导体器件，该半导体器件被安装在封装基板上；
导电顶，该导电顶被设置在所述半导体器件上方；
多个导电壁，所述多个导电壁被设置在所述封装基板上并且被排列以包围所述半导体器件；
导电柱，所述导电柱被设置在所述封装基板上的所述导电壁之间的区域中并且接合到所述导电顶，各个导电柱的侧壁的第一部分通过桥部分与所述多个导电壁中的一个结合，各个导电柱的侧壁的第二部分与所述多个导电壁中的一个间隔开以提供与空间对应的互连隧道；以及
第一介电层，该第一介电层填充所述封装基板和所述导电顶之间的空间。
22.根据权利要求21所述的半导体封装，其中，所述桥部分对应于焊接界面。
23.根据权利要求22所述的半导体封装，
其中，所述互连隧道包括上互连隧道和下互连隧道；并且
其中，所述桥部分位于所述导电柱的所述侧壁的中间水平面处，以提供位于所述桥部分的上面的所述上互连隧道以及位于所述桥部分的下面的所述下互连隧道。
24.根据权利要求21所述的半导体封装，其中，所述导电柱的顶表面位于比所述导电壁的顶表面的水平面高的水平面处。
25.根据权利要求24所述的半导体封装，其中，所述第一介电层延伸到所述导电顶的底表面与所述导电柱的顶部之间的空间中。
26.根据权利要求21所述的半导体封装，其中，所述第一介电层包括填充所述互连隧道的延伸部分。
27.一种半导体封装，该半导体封装包括：
半导体器件，该半导体器件被安装在封装基板上；
导电顶，该导电顶被设置在所述半导体器件上方；
多个导电壁，所述多个导电壁被设置在所述封装基板上并且被排列在包围所述半导体器件的闭合回路线中；
导电柱，所述导电柱被设置在所述封装基板上的所述导电壁之间的区域中并且接合到所述导电顶；以及
第一介电层，该第一介电层填充所述封装基板与所述导电顶之间的空间。
28.一种制造半导体封装的方法，该方法包括以下步骤：
在封装基板上形成导电壁以限定被所述导电壁包围的安装区域；
在所述导电壁之间的区域中形成导电柱；
将半导体器件安装在所述安装区域上；
将层叠片设置在所述导电壁和所述导电柱上方以覆盖所述半导体器件，所述层叠片包括第一介电层和导电顶；以及
利用层压工艺使所述导电柱渗透到所述第一介电层中，以将所述导电柱的顶部与所述导电顶结合。
29.根据权利要求28所述的方法，
其中，所述层叠片被设置为进一步包括第二介电层，该第二介电层覆盖所述导电顶的与所述第一介电层相对的表面；并且
其中，所述第二介电层包括可见染料。
30.根据权利要求29所述的方法，其中，所述第二介电层包括包含碳黑材料的环氧模塑料EMC。
31.根据权利要求29所述的方法，该方法还包括以下步骤：利用激光束在所述第二介电层上形成识别标记。
32.根据权利要求28所述的方法，
其中，所述导电壁由金属材料形成；
其中，各个所述导电壁被形成为在平面图中具有条形形状；并且
其中，所述导电壁被形成为距所述封装基板具有特定高度。
33.根据权利要求28所述的方法，其中，各个所述导电柱被形成为包括焊球。
34.根据权利要求33所述的方法，其中，所述导电柱被形成为使得所述导电柱的顶表面位于比所述导电壁的顶表面的水平面高的水平面处。
35.根据权利要求34所述的方法，其中，在所述层压工艺期间，通过所述导电顶将所述导电柱向下压以使得所述导电柱变形并且所述导电柱的高度减小，并且在所述层压工艺终止之后，变形的导电柱的顶表面基本上与所述导电壁的顶表面共面。
36.根据权利要求34所述的方法，其中，在执行所述层压工艺的同时，通过所述导电顶将所述导电柱向下压以形成桥部分并且提供互连隧道，所述桥部分与所述导电柱的侧壁的第一部分和所述导电壁的侧壁之间的焊接结合对应，所述互连隧道与所述导电柱的侧壁的第二部分和所述导电壁的侧壁之间的间隙空间对应。
37.根据权利要求36所述的方法，其中，在执行所述层压工艺的同时，所述第一介电层的位于被所述导电壁包围的内区域中的部分通过所述互连隧道流到所述导电壁的外区域中。
38.根据权利要求37所述的方法，其中，各个所述桥部分位于所述导电柱中的一个的侧壁的中间水平面处，以提供位于所述桥部分的上面的上互连隧道以及位于所述桥部分的下面的下互连隧道。
39.根据权利要求28所述的方法，其中，所述导电柱被形成为与所述导电壁间隔开并且提供与所述导电壁和所述导电柱之间的空间对应的互连隧道。
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