CN102074552B - 半导体元件封装及其制作方法 - Google Patents

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Abstract

本发明公开了具有电磁干扰屏蔽的半导体元件封装及其制作方法。在一实施例中，一种半导体元件封装包括一线路基板、一电子元件、一封装胶体以及一导电层。线路基板包括一承载面、一底面、一延伸于承载面与底面之间的侧面、一导电层以及一接地环。接地环实质上为一沿着线路基板的边缘延伸的连续图案，且接地环暴露于线路基板的侧面，导电层包括接地环。电子元件邻近承载面并电性连接线路基板的导电层。封装胶体邻近承载面并包覆电子元件。导电层位于封装胶体与接地环上。

Description

半导体元件封装及其制作方法
技术领域
本发明涉及一种半导体元件封装，且特别是涉及一种具有电磁干扰屏蔽(electromagnetic interference shielding)的半导体元件封装。
背景技术
半导体元件日益复杂，而至少部分的原因是源于使用者对于增加处理速度(processing speed)与缩小元件尺寸的需求。虽然增加处理速度与缩小元件尺寸的好处相当显著，但是这些半导体元件的特性亦会产生问题。特别是，较高的时脉速度(clock speed)会使信号准位(signal level)转换的频率增加，以致于频率较高或波长较短的电磁发射(electromagnetic emission)强度增加。电磁发射可从一源半导体元件(source semiconductor device)辐射而出并入射邻近的半导体元件。若是对邻近的半导体元件的电磁发射强度够高，则电磁发射会不利于(邻近的)半导体元件的运作。此现象有时被称为电磁干扰(electromagnetic interference，EMI)。尺寸较小的半导体元件会使电磁干扰的问题更加严重，因为这些(尺寸较小的)半导体元件会以较高的密度配置于一电子系统中，以致于邻近的半导体元件接收到较强且不希望得到的电磁发射。
减少电磁干扰的一种方法是在半导体元件封装中屏蔽一组半导体元件。特别是，可通过在封装体外部加装接地的导电罩体(casing)或是导电壳体(housing)来达到屏蔽的效果。当由封装体内部辐射出的电磁发射照射到罩体的内表面时，至少部分的电磁发射可被电性短路，以降低可穿透罩体且不利于邻近的半导体元件的电磁发射强度。相同地，当由邻近的半导体元件辐射出的电磁发射照射到罩体的外表面时，会发生相似的电性短路以降低封装体中的半导体元件所受到的电磁干扰。
虽然导电罩体可减少电磁干扰，但是使用导电罩体会有许多缺点。特别是，罩体一般是通过粘着剂而固定在半导体元件封装的外部。不幸的是，由于粘着剂的接合性会受到温度、湿度以及其他环境因素的影响而降低，因此，罩体容易剥离或脱落。而且，当将罩体固定至封装体时，罩体的尺寸与形状以及封装体的尺寸与形状需相互配合，且二者的配合度需在一较小的容忍范围内。使尺寸与形状能够相互配合，以及使罩体与封装体的相对位置具有一定的准确度会导致制作成本提高并耗费工艺时间。由于需要使尺寸与形状能相互配合，因此，不同尺寸与形状的半导体元件封装需要搭配不同的罩体，以容纳不同的封装体，而这会进一步地增加制作成本与时间。
克服前述背景中所提及的问题的半导体元件封装及其制作方法如下所述。
发明内容
本发明提供一种具有电磁干扰屏蔽的半导体元件封装及其制作方法。
本发明提出一种半导体元件封装，包括一线路基板、一电子元件、一封装胶体以及一导电层。线路基板包括一承载面、一底面、一侧面、一导电层以及一接地环，其中侧面延伸于承载面与底面之间，接地环为一实质上连续的图案，且接地环沿着线路基板的边缘延伸，接地环暴露于线路基板的侧面，且导电层包括接地环。电子元件邻近承载面，并电性连接线路基板的导电层。封装胶体邻近承载面，并包覆电子元件。导电层配置于封装胶体与接地环上。
在本发明的一实施例中，承载面的一周边部向下凹陷以形成一凹陷部，凹陷部沿着线路基板的边缘延伸，且线路基板的侧面包括凹陷部，接地环暴露于凹陷部中。
在本发明的一实施例中，线路基板为一多层线路基板，凹陷部向下凹陷至线路基板的一内层，且导电层位于内层上。
在本发明的一实施例中，凹陷部的一底部呈弧状。接地环暴露于凹陷部的弧状的底部。
在本发明的一实施例中，部分接地环暴露于围绕整个线路基板的边缘延伸的侧面。导电层实质上配置于接地环的暴露于侧面的整个部分上。
本发明提出一种半导体元件封装，包括一线路基板、一电子元件、一封装胶体以及一电磁干扰屏蔽。线路基板包括一第一表面、一第二相对面以及一第一接地环，第一接地环包括一第一外露连接面，第一外露连接面配置于线路基板的第一表面与第二相对面之间，且第一接地环在实质上平行于第一表面与第二相对面的一第一平面上绕着线路基板延伸至少50％。电子元件邻近第一表面，并电性连接线路基板。封装胶体邻近第一表面，并包覆电子元件。电磁干扰屏蔽邻近封装胶体以及第一接地环的第一外露连接面。
在本发明的一实施例中，电磁干扰屏蔽包括一共形的覆盖层，共形的覆盖层实质上全面覆盖第一接地环的第一外露连接面。第一接地环的第一外露连接面在第一平面上围绕整个线路基板。
在本发明的一实施例中，电磁干扰屏蔽包括一共形的覆盖层，共形的覆盖层的材料包括铝、铜、铬、金、银、镍、锡以及不锈钢至少其中之一。
在本发明的一实施例中，线路基板还包括一第二接地环，第二接地环包括一第二外露连接面，第二外露连接面位于线路基板的第一表面与第二相对面之间，第二接地环在实质上平行于第一平面的一第二平面上绕着线路基板延伸至少50％。电磁干扰屏蔽实质上全面覆盖第二接地环的第二外露连接面。
在本发明的一实施例中，线路基板包括一侧面，侧面延伸于线路基板的第一表面与第二相对面之间，侧面包括一凹陷部。第一接地环的第一外露连接面暴露于凹陷部。
在本发明的一实施例中，凹陷部呈弧状。
本发明提出一种半导体元件封装的制作方法如下所述。提供一基板，基板包括一承载面、一底面与一接地环。将一半导体元件电性连接至基板的承载面。提供一封胶材料至基板的承载面，以形成一覆盖半导体元件的封胶结构。形成一第一组切割狭缝，第一组切割狭缝贯穿封胶结构并部分穿过基板，以(a)使封胶结构的一部分覆盖半导体元件，(b)暴露出基板的一侧面的一部分，以及(c)使接地环的一部分暴露于侧面。形成一导电层，导电层邻近覆盖半导体元件的封胶结构的部分、第一组切割狭缝所暴露出的侧面的部分、以及第一组切割狭缝所暴露出的接地环的部分。形成一第二组切割狭缝，第二组切割狭缝贯穿导电层以及基板，以(a)次分割导电层以形成一电磁干扰屏蔽，电磁干扰屏蔽邻近半导体元件、侧面的暴露于第一组切割狭缝的部分以及接地环的暴露于第一组切割狭缝的部分，(b)次分割基板以形成一基板单元，基板单元包括一承载面，且半导体元件邻近基板单元的承载面，以及(c)使基板单元包括接地环，其中接地环为一实质上连续的图案，连续的图案沿着基板单元的边缘延伸。
在本发明的一实施例中，第一组切割狭缝的至少其中之一的宽度为300微米至500微米。
在本发明的一实施例中，第二组切割狭缝的至少其中之一的宽度为250微米至350微米。
在本发明的一实施例中，第二组切割狭缝与第一组切割狭缝对齐，且第二组切割狭缝的至少其中之一的宽度小于第一组切割狭缝的至少其中之一的宽度。
在本发明的一实施例中，第一组切割狭缝的至少其中之一呈弧状。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A～图1F绘示本发明一实施例的半导体元件封装的工艺示意图。
图2绘示图1A～图1F的线路基板条的第一内导电层的图案的俯视图。
图3绘示图1D的结构的透视图。
图4绘示本发明一实施例的四层线路板的各导电层的图案。
图5绘示本发明一实施例的半导体元件封装结构的剖面图。
图6绘示本发明另一实施例的半导体元件封装结构的剖面图。
图7绘示本发明又一实施例的半导体元件封装结构的剖面图。
图8绘示本发明再一实施例的半导体元件封装结构的剖面图。
图9绘示本发明另一实施例的半导体元件封装结构的剖面图。
附图标记说明
100、500、600、700、800、900：封装结构(半导体元件封装)
102：线路基板条
106：导电凸块
110：线路基板(基板单元)
110a：承载面
110b：底面
110c：侧面
112：顶导电层
112a、114a、116a、118a：接地环
114：第一内导电层
116：第二内导电层
117：周边部(凹陷部)
117a：底部
118：底导电层
120：电子元件(半导体元件或芯片)
130：封装胶体(封胶结构)
130a：顶面
130b、170a：侧壁
140：导电层
170：开口(第一组切割狭缝)
170b：底面
182：第一介电层
184：第二介电层
186：第三介电层
190：切割线(第二组切割狭缝)
D1：切割深度
S1、S2、S3：侧壁(连接面)
T1：厚度
W1、W2：宽度
具体实施方式
定义
下列的定义可应用在关于本发明的某些实施例的某些方面。在此将详述这些定义。
在此所使用的单词“一”与“该”可代表多个，除非上下文明显指出“一”与“该”代表单数个。因此，举例来说，当提到一接地元件时，可包括多个接地元件的情况，除非上下文明显指出“一”代表单数个。
在此所使用的词“组”代表一或多个元件的群体。因此，举例来说，一组膜层可包括单一膜层或多个膜层。一组的元件亦可代表该组的构件。一组的元件可以是彼此相同或彼此不同。在一些例子中，一组的元件可共有一或多个相同的特性。
在此所使用的词“邻近”代表接近或是邻接。邻近的元件可以是彼此分离或是彼此实质上接触或直接接触。在一些例子中，邻近的元件可彼此相连或是彼此为一体成型。
在此所使用的词例如“内”、“顶”、“底”、“上”、“下”、“向下”以及“横向”代表一组元件的相对方向(方位)，例如依照图所示，但是毋须以特定的方向制作或是使用这些元件。
在此所使用的词“连接”代表操作上的耦接(coupling)或是连接(linking)。连接元件可以是彼此直接耦接或是彼此间接耦接，例如通过另一组元件。
在此所使用的词“实质上”、“基本上”代表一可以考虑的程度或范围。当其与一事件或情况并用时，该词可代表该事件或情况准确发生的例子以及该事件或情况发生在一近似值的例子，例如计算此处所描述的工艺操作的一般容忍度。
在此所使用的词“导电的”代表一种传导电流的能力。导电材料一般是相当于表现出轻微或是无反抗电流流动的材料。导电率的单位为S·m-1(Siemens per meter)。通常，导电材料是一导电率约大于104S·m-1的材料，例如至少约105S·m-1或是至少约106S·m-1。材料的导电率有时会随温度而变。除非有特别说明，否则都是指室温下的材料导电率。
本发明可用来制作多种封装结构，例如堆叠式封装(tacked typepackage)、多芯片封装(multiple-chip package)或高频率元件封装(highfrequency device package)。
图1A～图1F绘示本发明一实施例的半导体元件封装的工艺示意图。
请参照图1A，一线路基板条102具有多个线路基板110(或基板单元110)，线路基板110是由多条后续的切割线190(图1A中的虚线)所定义出来的，其中各线路基板110具有一承载面110a与一底面110b。线路基板条102可为一积层板(laminated substrate)，例如是双层积层板、四层积层板或是其他的多层积层板，本实施例是以四层积层板为例。各线路基板110亦具有一侧面，该侧面延伸于承载面110a与底面110b之间，如图1D所示(下文中将会介绍)。各线路基板110具有四层导电层，该四层导电层包括一顶导电层112、一第一内导电层114、一第二内导电层116以及一底导电层118。导电层112、114、116、118皆为图案化导电层且彼此电性连接。
图2绘示图1A～图1F的线路基板条102的第一内导电层114的图案的俯视图。关于各线路基板110，第一内导电层114具有一接地环114a。在一实施例中，接地环114a为一实质上连续的图案，且该图案沿着线路基板110的边缘延伸。或者是，接地环是不连续的图案。举例来说，接地环可包括一条接地条或是多条不连续的接地条，各条或是全部的接地条在一实质上平行于承载面110a以及底面110b的第一平面上绕着线路基板110延伸至少约50％，例如至少约60％或是至少约70％，以及高达约100％。在线路基板条102中，相邻的多个接地环114a可为一体成型，并为一沿着切割线190延伸的框体。此外，本发明的实施例并未限制接地环的位置或是数量。在其他实施例中，接地环可配置于顶导电层、内导电层与底导电层的任一层中。
请参照图1B，电子元件120(或半导体元件120)配置于承载面110a上并通过多个导电凸块106电性连接至线路基板110，其中导电凸块106配置于电子元件120与线路基板110之间。在此，电子元件120可为芯片。各电子元件120优选地配置于对应的线路基板110的一中心部中。虽然在此是描述倒装接合技术，但本发明还包括引线接合或是其他可行的接合技术。
请参照图1C，进行一封胶工艺(molding process)，以于线路基板条102上形成一封装胶体130(或一封胶结构130)，封装胶体130包覆芯片120、凸块106与各线路基板110的至少部分。前述封装工艺例如为一覆盖成型工艺(over-molding process)。封装胶体130的材料例如为环氧树脂或硅胶。
请参照图1D与图3，其中图3绘示图1D的结构的透视图，沿着各线路基板110的边缘对封装胶体130进行一半切切割工艺(例如沿着切割线190)，以移除部分的封装胶体130与线路基板条102。特别是，半切切割工艺是利用一切割工具(未绘示)进行切割，且切割深度D1大于封装胶体130的厚度T1，以完全地切穿封装胶体130并部分地切入各线路基板110的一周边部117(或凹陷部117)。如此一来，可形成一开口170(或是一第一组切割狭缝170)，以暴露各线路基板110的边缘上的接地环114a的一侧壁S2(或是一连接面S2)，例如接地环114a暴露于各线路基板110的位于凹陷部117中的侧面110c。在本实施例中，侧面110c可包括线路基板110的位于凹陷部117中的实质上垂直与实质上水平的表面。线路基板110的侧面可包括位于凹陷部117中的侧面110c，以及沿着切割线190延伸所定义出的线路基板110的侧面。
请参照图1E，在半切切割工艺之后，形成一导电层140，以共形地覆盖封装胶体130以及线路基板条102。导电层140可作为电磁干扰屏蔽，其直接配置于封装胶体130与线路基板110上，而毋须使用外加的金属壳体，故可降低制作成本与时间。特别是，导电层140共形地覆盖封装胶体130的顶面130a、封装胶体130的侧壁130b、各开口170的侧壁170a以及各开口170的底面170b。导电层140可与开口170所暴露出的各接地环114a的侧壁S2接触。导电层140的形成方式例如为喷涂印刷(spray coating)、电镀(或无电镀)或溅镀(sputtering method)。金属材料例如为铝、铜、铬、金、银、镍、锡、不锈钢、焊料及前述的组合。导电层140的优选厚度是介于1微米与20微米之间。
在另一实施例中，电磁干扰屏蔽为一预形成壳体(pre-formed casing)，且预形成壳体邻近封装胶体130以及线路基板条102。
请参照图1F，进行一切单工艺(singulation process)，其沿各线路基板110的边缘(例如后续的切割线190，或是一第二组切割狭缝190，如图1F中的虚线所示)全切割(full-cutting)周边部117，以使多个线路基板110彼此分离，从而得到多个独立的封装结构100。全切割工艺(full-cutting process)例如是刀具切割工艺(blade sawing process)或是激光切割工艺。
由于在线路基板条102上进行的半切切割工艺可使接地环114a暴露于各线路基板110的侧面110c，因此，之后形成的导电层140可通过接触接地环114a的侧壁S2而接地。由于接地环114a沿着线路基板110的边缘延伸，因此，在线路基板110的四个边皆可建立接地的连结，以增加与导电层140的接触面积。因此，可提升封装结构的可靠度以及电磁干扰屏蔽的效果，并且可扩大切割工艺的容错视窗(sawing tolerance window)。
一般而言，前述的半切切割工艺或是前述的全切割工艺的切割道(cuttingpath)的宽度或深度可依遮蔽需求、封装体的其他电子特性、或是工艺参数而作改变。优选的是，请参照图1F，半切切割工艺的切割道的宽度W1介于300微米与500微米之间，全切割工艺的切割道的宽度W2介于250微米与350微米之间。
在本发明的某些实施例中，半切切割工艺的切割深度可依据接地环的排列而作改变，故可改变线路基板的周边部的深度。图4绘示本发明一实施例的四层线路基板的各导电层的图案。如图4所示，顶导电层112具有一接地环112a，第一内导电层114具有一接地环114a，第二内导电层116具有一接地环116a，以及底导电层118具有一接地环118a。在线路基板的任一导电层中，接地环可任意排列，且本发明包括前述排列的组合。以下将介绍本发明的多种不同的封装结构的实施例。
在图1A～图1F的工艺步骤之后，如图5所示，可获得半导体元件封装500。半导体元件封装500包括线路基板110、电子元件120、封装胶体130以及导电层140。电子元件120配置于承载面110a上，并电性连接线路基板110。封装胶体130配置于承载面110a上，并包覆配置于承载面110a上的电子元件120。一凹陷部117(例如周边部)沿着线路基板110的边缘延伸并向下延伸至一第二介电层184，且形成凹陷部117的方法包括进行一半切切割工艺以使第一内导电层114的接地环114a暴露于线路基板110的侧面110c。导电层140形成在封装胶体130上以及接地环114a的侧壁S2上，其中侧壁S2暴露于线路基板110的侧面110c。在本实施例中，线路基板110的位于第一内导电层114之上的顶导电层112可不具有接地环，而在第一内导电层114之下的第二内导电层116或底导电层118可具有(或不具有)接地环116a或118a(如图4所示)。虽然凹陷部117并未向下凹陷至第二内导电层116或底导电层118，接地环116a、118a仍可经由线路基板110中的接地通道而电性连接接地环114a以及导电层140。
以下叙述皆包含在本发明的范围内，前述的凹陷部可向下凹陷至线路基板的任一内层，以暴露位于内层上的导电层所具有的接地环。前述内层可为一介电层或是另一导电层。
图6绘示本发明另一实施例的半导体元件封装结构的剖面图。请参照图6，封装结构600相似于图5的封装结构500，两者的差异之处在于顶导电层112具有如图4所示的一接地环112a，且凹陷部117向下凹陷至线路基板110的一第一介电层182。导电层140配置于封装胶体130上以及接地环112a的侧壁S1(或连接面S1)上，侧壁S1暴露于线路基板110的侧面110c。在顶导电层112之下的第一内导电层114、第二内导电层116以及底导电层118可选择性地分别包括接地环114a、116a、118a，如图4所示。
图7绘示本发明又一实施例的半导体元件封装结构的剖面图。请参照图7，封装结构700相似于图5的封装结构500，两者的差异之处在于顶导电层112以及第一内导电层114分别具有接地环112a、114a(如图4所示)。凹陷部117向下凹陷至线路基板110的第二介电层184并暴露出第二内导电层116的接地环116a。导电层140配置于封装胶体130、接地环112a的侧壁S1以及接地环114a的侧壁S2上，侧壁S1、S2暴露于线路基板110的侧面110c。换言之，在第二介电层184之上的接地环112a、114a经由侧壁S1、S2而连接导电层140。此外，导电层140可形成在暴露于凹陷部117的接地环116a上。位于第二内导电层116之下的底导电层118可具有(或不具有)如图4所示的接地环118a。
图8绘示本发明再一实施例的半导体元件封装结构的剖面图。请参照图8，封装结构800相似于图5的封装结构500，两者的差异之处在于顶导电层112、第一内导电层114、第二内导电层116以及底导电层118分别具有如图4所示的接地环112a、114a、116a、118a。凹陷部117向下凹陷至线路基板110的一第三介电层186，且可暴露出(或未暴露出)底导电层118的接地环118a。导电层140形成在封装胶体130、接地环112a的侧壁S1、接地环114a的侧壁S2以及接地环116a的侧壁S3(或是连接面S3)，其中侧壁S1、S2、S3暴露于线路基板110的侧面110c。换言之，位于第三介电层186之上的接地环112a、114a、116a经由侧壁S1、S2、S3而连接至导电层140。此外，导电层140可形成在凹陷部117所暴露出的接地环118a上。
因此，导电层可通过接触线路基板中的接地环的侧壁而电性连接至接地平面或是线路基板的其他参考平面。举例来说，可在封装结构中建立一电性接地途径以作为电磁干扰屏蔽，而毋须使用额外的接地平面。此外，由于接地环是沿着线路基板的边缘延伸，因此，可增加接地环与导电层的接触面积。此外，可提升封装结构的可靠度以及电磁干扰屏蔽的效果，并且可扩大切割工艺的容错视窗。
此外，本发明的实施例并不限制凹陷部的外形，凹陷部的外形可依切割工具的形状、遮蔽需求、或是封装体的其他电子特性、或是工艺参数而作改变。
图9绘示本发明另一实施例的半导体元件封装结构的剖面图。请参照图9，封装结构900相似于图5的封装结构500，两者的差异之处在于凹陷部117的一底部117a呈弧状，且接地环114a暴露于或是接近凹陷部117的弧状底部117a。使线路基板110的凹陷部117呈弧状可增加接地环114a的连接面(例如侧壁S2)的面积，以提升电性连接的可靠度与效率，从而降低电磁干扰。
简而言之，进行半切切割工艺以降低线路基板的周边部的厚度，并可使导电层与线路基板中的接地环电性连接，因此，导电层优选地是连接至接地环的侧壁。在本发明的多个实施例的半导体封装结构中，导电层共形地覆盖封装胶体与线路基板，以作为电磁干扰屏蔽层，其可保护封装结构免于受到周围辐射源所发出的辐射的影响。导电层可电性连接接地平面或是线路基板的其他参考平面。举例来说，可在封装结构中建立一电性接地途径以作为电磁干扰屏蔽，而毋须使用额外的接地平面。实质上完全覆盖的导电层可有效地增加封装结构屏蔽电磁干扰的能力。此外，线路基板的周边部可向下凹陷以暴露出接地环的侧壁。使线路基板的凹陷部呈弧状可增加接地环的连接面的面积，以提升作为电磁干扰屏蔽的电性连接的可靠度与效率。此外，此种设计可相容于高频元件的封装结构，特别是射频元件(radio frequencydevice)。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定为准。

Claims (19)

1.一种半导体元件封装，包括：
一线路基板，包括：
一承载面；
一底面；
一侧面，延伸于该承载面与该底面之间；
一第一接地环，其为一连续的图案，且该第一接地环沿着该线路基板的边缘延伸，该第一接地环暴露于该线路基板的该侧面；
一第二接地环，该第二接地环暴露于该线路基板的该侧面，且该第一接地环配置于该第二接地环之上方；以及
一介电层，配置于该第一接地环与该第二接地环之间；
一电子元件，配置于该承载面上，并电性连接该线路基板；
一封装胶体，配置于该承载面上，并包覆该电子元件；以及
一导电层，配置于该封装胶体上，并电性连接该第一接地环以及该第二接地环。
2.如权利要求1所述的半导体元件封装，其中该承载面的一周边部向下凹陷以形成一凹陷部，该凹陷部沿着该线路基板的边缘延伸，且该线路基板的该侧面包括该凹陷部，该第一接地环以及该第二接地环暴露于该凹陷部中。
3.如权利要求2所述的半导体元件封装，其中该凹陷部的一底部呈弧状。
4.如权利要求3所述的半导体元件封装，其中该第二接地环暴露于该凹陷部的呈弧状的该底部。
5.如权利要求1所述的半导体元件封装，其中部分该第一接地环暴露于绕着整个线路基板的边缘延伸的该侧面。
6.如权利要求5所述的半导体元件封装，其中该导电层配置于该第一接地环的暴露于该侧面的整个部分上。
7.一种半导体元件封装，包括：
一线路基板，包括：
一第一表面；
一第二相对面；以及
一第一接地环，包括一第一外露连接面，该第一外露连接面位于该线路基板的该第一表面与该第二相对面之间，且该第一接地环在平行于该第一表面与该第二相对面的一第一平面上绕着该线路基板延伸至少50％；
一电子元件，配置于该第一表面上，并电性连接该线路基板；
一封装胶体，配置于该第一表面上，并包覆该电子元件；以及
一电磁干扰屏蔽，配置于该封装胶体以及该第一接地环的该第一外露连接面。
8.如权利要求7所述的半导体元件封装，其中该电磁干扰屏蔽包括一共形的覆盖层，该共形的覆盖层全面覆盖该第一接地环的该第一外露连接面。
9.如权利要求8所述的半导体元件封装，其中该第一接地环的该第一外露连接面在该第一平面上围绕整个线路基板。
10.如权利要求7所述的半导体元件封装，其中该电磁干扰屏蔽包括一共形的覆盖层，该共形的覆盖层的材料包括铝、铜、铬、金、银、镍、锡以及不锈钢至少其中之一。
11.如权利要求7所述的半导体元件封装，其中该线路基板还包括一第二接地环，该第二接地环包括一第二外露连接面，该第二外露连接面位于该线路基板的该第一表面与该第二相对面之间，该第二接地环在平行于该第一平面的一第二平面上绕着该线路基板延伸至少50％。
12.如权利要求11所述的半导体元件封装，其中该电磁干扰屏蔽全面覆盖该第二接地环的该第二外露连接面。
13.如权利要求7所述的半导体元件封装，其中该线路基板包括一侧面，该侧面延伸于该线路基板的该第一表面与该第二相对面之间，该侧面包括一凹陷部；以及
该第一接地环的该第一外露连接面暴露于该凹陷部。
14.如权利要求13所述的半导体元件封装，其中该凹陷部呈弧状。
15.一种半导体元件封装的制作方法，包括：
提供一基板，该基板包括：
一承载面；
一底面；以及
一接地环；
将一半导体元件电性连接至该基板的该承载面；
提供一封胶材料至该基板的该承载面，以形成一覆盖该半导体元件的封胶结构；
形成一第一组切割狭缝，该第一组切割狭缝贯穿该封胶结构并部分穿过该基板，以使该封胶结构的一部分覆盖该半导体元件，暴露出该基板的一侧面的一部分，以及使该接地环的一部分暴露于该侧面；
形成一导电层，该导电层覆盖该半导体元件的该封胶结构的该部分、该第一组切割狭缝所暴露出的该侧面的该部分、以及该第一组切割狭缝所暴露出的该接地环的该部分；以及
形成一第二组切割狭缝，该第二组切割狭缝贯穿该导电层以及该基板，以次分割该导电层以形成一电磁干扰屏蔽，该电磁干扰屏蔽配置于该半导体元件、该侧面的暴露于该第一组切割狭缝的部分以及该接地环的暴露于该第一组切割狭缝的部分，次分割该基板以形成一基板单元，该基板单元包括一承载面，且该半导体元件配置于该基板单元的该承载面，以及使该基板单元包括该接地环，其中该接地环为一连续的图案，该连续的图案沿着该基板单元的边缘延伸。
16.如权利要求15所述的半导体元件封装的制作方法，其中该第一组切割狭缝的至少其中之一的宽度为300微米至500微米。
17.如权利要求15所述的半导体元件封装的制作方法，其中该第二组切割狭缝的至少其中之一的宽度为250微米至350微米。
18.如权利要求15所述的半导体元件封装的制作方法，其中该第二组切割狭缝与该第一组切割狭缝对齐，且该第二组切割狭缝的至少其中之一的宽度小于该第一组切割狭缝的至少其中之一的宽度。
19.如权利要求15所述的半导体元件封装的制作方法，其中该第一组切割狭缝的至少其中之一呈弧状。
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