CN101286488A - 导线架与以导线架为芯片承载件的覆晶型半导体封装件 - Google Patents

Abstract

本发明公开了一种以导线架为芯片承载件的覆晶型半导体封装件，包括一以覆晶方式通过焊锡凸块(Solder Bumps)电性连接至一导线架上的芯片，以及包覆该芯片、焊锡凸块及导线架的封装胶体，其中，该导线架是由多个导脚(Leads)及位于该导脚间的接地平面(Ground Plane)所构成，该接地平面并形成有一切缝(Slit)，从而供用以形成该封装胶体的封装化合物(Molding Compound)得能填入该切缝，而提升该接地平面与封装胶体间的结合性，故能避免接地平面与封装胶体间的结合面于后续的温度循环中发生脱层(Relamination)，而提高制成品的信赖性。

Description

导线架与以导线架为芯片承载件的覆晶型半导体封装件

技术领域

本发明涉及一种覆晶型半导体封装技术，特别是涉及一种以导线架作为芯片承载件的覆晶型半导体封装件与所应用的导线架。

背景技术

传统的FCQFN(Flip Chip Quad Flat Non-Leaded)半导体封装件，是如图1所示的结构，其以覆晶方式通过多个焊锡凸块10将芯片11接置于一导线架12上，而使该芯片11与导线架12形成电性连接关系；该芯片11、导线架12及焊锡凸块10并以一封装胶体13予以包覆，且令该封装胶体13形成后，该导线架12的各导脚120的侧面(SideSurface)120a及底面(Bottom Surface)120b均外露出该封装胶体13，并使各该导脚120的底面120b与该封装胶体13的及底面13b齐平，令完成封装的半导体封装件1的导脚120无外伸出封装胶体13的部分，而减少该半导体封装件1设置于一印刷电路板(未图标)时所占用的面积。上述的半导体封装件1已揭示于第6,507,120、6,590,281及6,700,187号美国专利中。

然而，随着芯片的积体化程度的提升，电性的要求随之提高，芯片于运行时产生的热量亦随之增加，使上述的FCQFN半导体封装件的部分导脚作为接地及散热用途的方式往往无法满足需求，遂有将导线架中的接地导脚相连结或于导线架中形成一具较大面积的接地平面的设计提出，从而使经连结的接地导脚或接地平面通过布设于芯片上的伪凸块(Dummy Bumps)或接地凸块(Ground Bumps)与芯片连接，以令芯片产生的热量经由伪凸块或接地凸块传递至该经连结的接地导脚或接地平面，由于该经连结的接地导脚或接地平面具有较大的接地及散热面积，故能有效提升电性与散热效率。

第6,597,059号美国专利即揭示上述的半导体封装件，如图2A及图2B所示，该半导体封装件2的导线架22即由多个的导脚220及位于该导脚220间的接地平面221所构成，供芯片21通过多个焊锡凸块20a及多个的接地凸块20b分别焊接至导脚220及接地平面221上，而使该芯片21电性连接至该导线架22，并形成有一封装胶体23包覆该芯片21、导线架22、焊锡凸块20a及接地凸块20b。该半导体封装件2虽因有较大面积的接地平面221而能提升电性与散热效率，但是接地平面221仅有其侧面221a及部分顶面221b与封装胶体23结合，使接地平面221与封装胶体23间的结合性不足，易在后续的热循环(Thermal Cycling)中，因接地平面221与封装胶体23的材料间的热膨胀系数差异(CTE Mismatch)而使接地平面221与封装胶体23间的接合面发生脱层现象，如图2C中的D所示；一旦有脱层现象发生，会导致水气的入侵及气爆效应(Popcorn Effect)，而影响至半导体封装件2的信赖性。此外，该接地平面221由于面积较大，在热循环中会产生较大的热应力，而更易导致接地平面221与封装胶体23的脱层。

是以，如何解决上述问题而仍符合电性与散热效率的要求乃成为业界所面对的一大问题。

发明内容

本发明的目的是提供一种接地平面与封装胶体间不致发生脱层的导线架与以导线架为芯片承载件的覆晶型半导体封装件。

本发明的另一目的是提供一种接地平面能与封装胶体有效结合的导线架与以导线架为芯片承载件的覆晶型半导体封装件。

为达成上述及其它目的，本发明提供的以导线架为芯片承载件的覆晶型半导体封装件包括：于其一表面上布设有多个的焊锡凸块及接地凸块的芯片；一具有多个导脚与位于该导脚间的接地平面的导线架，其中，该接地平面形成有一切缝，且该焊锡凸块焊接至对应的该导脚而该接地凸块焊接至该接地平面；以及用以包覆该芯片、焊锡凸块、接地凸块及导线架的封装胶体，但使该导线架的导脚及接地平面的外侧面及底面均外露出该封装胶体并使该接地平面的底面与该封装胶体的底面齐平。

为达成上述及其它目的，本发明提供的导线架，供应用于通过封装胶体部份包覆所构成的覆晶型半导体封装件中，该导线架包括：多个导脚；以及位于该多个导脚间的接地平面，其具有供用以形成该封装胶体的封装化合物充填的切缝。

该切缝的宽度以足能让形成封装胶体的封装化合物填入为原则，并无特定限制。该切缝可以以直线或曲折线方式形成，亦无特定限制，但当该切缝为曲折形状时，能增加封装胶体与接地平面间的结合面积，故能进一步提升两者间的结合性。该切缝的形成位置也无特定限制，但以形成于接地平面的中间处为较佳，从而使接地平面与热循环中产生的热应力降至最低。

该多个接地凸块并有一部分是跨接于该切缝处，以电性连接该接地平面为切缝所分割开的两个部分，而使接地平面所提供的电性与散热效率的提升不致为切缝所影响。

因而，通过该切缝的形成，能使该接地平面有效地与封装胶体结合，而不致于热循环中造成两者间的脱层，故能提高本发明的半导体封装件的信赖性。

附图说明

图1是现有FCQFN半导体封装件的剖视图；

图2A是另一现有FCQFN半导体封装件的俯视图；

图2B是图2A沿所示的2B-2B线剖开的剖视图；

图2C是表示图2B的接地平面与封装胶体间发生脱层现象的示意图；

图3A是本发明第一实施例的覆晶型半导体封装件的俯视图；

图3B是图3A沿3B-3B线剖开的剖视图；

图4A是本发明第二实施例的覆晶型半导体封装件的俯视图；以及

图4B是图4A沿4B-4B线剖开的剖视图。

元件符号说明

1         半导体封装件

10        焊锡凸块

11        芯片

12        导线架

120       导脚

120a      侧面

120b      底面

13        封装胶体

13a       侧面

13b       底面

2         半导体封装件

20a       焊锡凸块

20b       接地凸块

21        芯片

22        导线架

220       导脚

221       接地平面

221a      侧面

221b      顶面

23        封装胶体

3         半导体封装件

30a       焊锡凸块

30b       接地凸块

31        芯片

310       主动面

311       非主动面

32        导线架

320       导脚

320a      外侧面

320b      底面

321       接地平面

321a      直线切缝

321b      两半部

321c      两半部

321d      外侧面

321e      底面

33        封装胶体

4         半导体封装件

40b       接地凸块

421       接地平面

421a      切缝

421f、421g凹部

43        封装胶体

具体实施方式

以下兹通过特定的具体实例并配合附图详细说明本发明的导线架与以导线架为芯片承载件的覆晶型半导体封装件的结构，从而供本领域技术人员由本说明书所揭示的技术内容了解本发明的特点及功效。

第一实施例

参照图3A及图3B所示，为本发明第一实施例的覆晶型半导体封装件的俯视图及沿图3A所示的3B-3B线剖开的剖视图。

如图所示，该半导体封装件3是由芯片31、承载该芯片31用的导线架32、多个用以电性连接该芯片31至导线架32的焊锡凸块30a及接地凸块30b、以及用以包覆该芯片31、部分的导线架32、以及该焊锡凸块30a与接地凸块30b的封装胶体33所构成。

该芯片31是以覆晶方式接置于该导线架32上，亦即，该芯片31的主动面(Active Surface)310朝向该导线架32而相对于该主动面310的非主动面(Non-active Surface)311则背向该导线架32。

该导线架32则包括多个导脚320及形成于该多个导脚320间的接地平面321，且该接地平面321位于中间处形成有一与该接地平面321纵长方向垂直的直线切缝321a，而将该接地平面321分割成相对且对称的两半部321b、321c。该直线切缝321a的宽度须足以让形成该封装胶体33的封装化合物填入，而不致有气泡(Void)形成于该直线切缝321a中，以避免于热循环中发生气爆而影响制成品的信赖性。该直线切缝321a的形成得以如冲压裁切的现有方式为的，并无特定限制。

该多个焊锡凸块30a及接地凸块30b是于芯片31接置于导线架32前即分别焊设至芯片31的主动面310的预设位置上，从而在该芯片31以覆晶方式通过该多个焊锡凸块30a及接地凸块30b接置于导线架32上后，令该多个的焊锡凸块30a焊接至对应的导脚320而该多个的接地凸块30b则焊接至对应的接地平面321，使芯片31与导脚320间的电子信号(Electrical Signals)及电源信号(Power Signals)通过该多个焊锡凸块30a传递，并使芯片31产生的热量及接地信号(GroundingSignal)能经由该多个接地凸块30b而传递至该接地平面321，再由该接地平面321将热量及接地信号传递至外界。为使该接地平面321仍能提供整体的电性及散热功效，一部分的接地凸块30b跨接于该切缝321a处而电性连接为该切缝321a分割开的二半部321b、321c，遂使该接地平面321所提供的电性及散热功效不为该切缝321a的形成而受影响。

该封装胶体33形成后，由于形成该封装胶体33的封装化合物能顺利充填于该切缝321a中，遂能提升该接地平面321与封装胶体33间的结合力，加以该切缝321a的形成于该接地平面321会降低接地平面321于热循环中产生的热应力，故能有效避免接地平面321与封装胶体33间的结合面发生脱层的问题，而确保本发明的半导体封装件的信赖性。

该封装胶体33形成后，各该导脚320的外侧面320a与底面320b以及接地平面321的外侧面321d与底面321e外露出该封装胶体33，此与前述的现有装置无异，故在此不予赘述。但须知，虽未予图示，然本领域技术人员均能了解该芯片31的非主动面311亦能外露出该封装胶体33，以增加散热效率。

第二实施例

如图4A及图4B所示为本发明第二实施例的半导体封装件的俯视图及沿图4A的4B-4B线剖开的剖视图。

如图所示，该第二实施例的半导体封装件4大致同于第一实施例中所述者，其不同处在于导线架的接地平面421所形成的切缝421a为呈曲折状，亦即，该切缝421a为非直线状，从而由曲折切缝421a的形成，提供该接地平面421与封装胶体43间的结合面积，而能进一步提高该接地平面421与封装胶体43间的结合性；且该曲折切缝421a的形成位置非位于该接地平面421的中间处，以示该切缝的形成位置并无限制。

而为进一步增强该接地平面421与封装件胶体43间的结合性，复能在该接地平面421沿纵长方面的两侧朝内形成凹部421f、421g，其深度无特定限制，但以不致影响接地凸块40b的植设为限，且该凹部421f、421g的形状亦无限制。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应以权利要求书的范围为依据。

Claims (11)

1.一种以导线架为芯片承载件的覆晶型半导体封装件，包括：

芯片；

导线架，具有多个导脚及位于该多个导脚间的接地平面，其中，该接地平面形成有一切缝；

多个焊锡凸块，用以电性连接该芯片与多个导脚；

多个接地凸块，用以电性连接该芯片与接地平面；以及

封装胶体，用以包覆该芯片，多个焊锡凸块、多个接地凸块，以及部分的导线架，且令用以形成该封装胶体的封装化合物充填于该接地平面的切缝中。

2.根据权利要求1所述的覆晶型半导体封装件，其中，该切缝形成于该接地平面的中间位置。

3.根据权利要求1所述的覆晶型半导体封装件，其中，该切缝形成于该接地平面的非中间位置。

4.根据权利要求1所述的覆晶型半导体封装件，其中，该切缝为直线状。

5.根据权利要求1所述的覆晶型半导体封装件，其中，该切缝为非直线状。

6.根据权利要求1所述的覆晶型半导体封装件，其中，该多个接地凸块有一部分跨接于该接地平面的切缝处，以电性连接由该切缝所分割开的两半部。

7.一种导线架，是供应用于通过封装胶体部份包覆所构成的覆晶型半导体封装件中，该导线架包括：

多个导脚；以及

位于该多个导脚间的接地平面，其具有供用以形成该封装胶体的封装化合物充填的切缝。

8.根据权利要求7所述的导线架，其中，该切缝形成于该接地平面之中间位置。

9.根据权利要求7所述的导线架，其中，该切缝形成于该接地平面的非中间位置。

10.根据权利要求7所述的导线架，其中，该切缝为直线状。

11.根据权利要求7所述的导线架，其中，该切缝为非直线状。

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