CN103137608A - 系统级封装模块件及其制造方法 - Google Patents

系统级封装模块件及其制造方法 Download PDF

Info

Publication number
CN103137608A
CN103137608A CN2011103801741A CN201110380174A CN103137608A CN 103137608 A CN103137608 A CN 103137608A CN 2011103801741 A CN2011103801741 A CN 2011103801741A CN 201110380174 A CN201110380174 A CN 201110380174A CN 103137608 A CN103137608 A CN 103137608A
Authority
CN
China
Prior art keywords
substrate
package module
ground connection
module spare
ground
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011103801741A
Other languages
English (en)
Inventor
陈基生
谢青峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Askey Technology Jiangsu Ltd
Askey Computer Corp
Original Assignee
Askey Technology Jiangsu Ltd
Askey Computer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Askey Technology Jiangsu Ltd, Askey Computer Corp filed Critical Askey Technology Jiangsu Ltd
Priority to CN2011103801741A priority Critical patent/CN103137608A/zh
Publication of CN103137608A publication Critical patent/CN103137608A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

一种系统级封装模块件及其制造方法，其在基板上形成有切割道且于该切割道上设置接地垫与接地贯孔，将至少一电子组件设于该基板上，接着在该基板上形成包覆该电子组件的封装胶体，之后再沿着切割道切割该基板以露出该接地贯孔，最后在封装胶体及接地贯孔表面形成屏蔽层，以得各系统级封装模块件，使可防止电磁辐射的干扰，且减少设计复杂度与制造成本。

Description

系统级封装模块件及其制造方法
技术领域
本发明系关于一种封装模块件的技术，特别是关于一种系统级封装(System in Package；简称SiP)模块件及其制造方法。
背景技术
在现今的科技产业中，电磁兼容性(Electromagnetic Compatibility；简称EMC)一直都是电磁领域中相当重要的研究议题，而如何避免电磁干扰也是封装模块件的制造业者所面对的重要议题之一。
在现有封装模块件的制造技术上，通常是在封装模块件制造完成后，在封装模块件外围加装屏蔽盖(Shielding Lid)，以防止电磁辐射的干扰而对封装模块件造成影响，但该具有屏蔽盖的封装模块件所需的空间较大，减少线路图案化的空间。
此外，在系统级封装模块件的制造过程中，有些制造业者会要求在封装模块件中封胶 (Molding)，使封装模块件具有集成电路(Integrated Circuit；简称IC)的外形。但是，当封装模块件封胶后，就无法在封装模块件上装设屏蔽盖，因此也无法防止电磁辐射的干扰。
因此，为了解决上述问题，有些制造业者会在该封装模块件制造完成后的系统上设计一可对应于封装模块件的凹槽，其中，该凹槽对应于封装模块件的所在位置，由此防止封装模块件受到电磁辐射的干扰。
上述的方式虽然解决了封装模块件的电磁辐射干扰的问题，然而在系统上却需要设计额外的构件，因此增加了设计复杂度与制造成本。此外，由于凹槽对应于封装模块件的所在位置，因此凹槽与封装模块件的位置彼此受限，在整体的设计上较不弹性。
发明内容
本发明的目的是提供一种系统级封装模块件及其制造方法，其可避免封装模块件受到电磁辐射的干扰。
本发明的另一目的在于提供一种系统级封装模块件及其制造方法，其需要较小的空间，也减少了设计复杂度与制造成本，且在整体设计上较有弹性。
为了达到上述目的及其它目的，本发明遂提供一种系统级封装模块件，包括基板、接地垫、电子组件、封装胶体与屏蔽层。基板于切割制程前形成有切割道，且于该切割道设有接地贯孔；接地垫、电子组件、封装胶体系形成于基板上，其中，该接地垫邻近该接地贯孔，且该封装胶体包覆该电子组件；屏蔽层包覆该封装胶体以及接地贯孔。
再者，本发明还提供一种系统级封装模块件的制造方法，其包括以下步骤：(1)提供基板，且该基板上形成有切割道；(2)于切割道上设置有接地垫；(3)于切割道且对应各接地垫所围成的区域范围内形成接地贯孔；(4)提供电子组件，并将电子组件设置于基板上；(5)于基板上形成包覆该电子组件的封装胶体(6)沿着切割道切割该基板，以供露出该接地贯孔；(7)于封装胶体及接地贯孔的表面形成屏蔽层，以得各系统级封装模块件。因此，由将屏蔽层形成在接地贯孔表面，以使电磁辐射通过屏蔽层而接地，以避免电磁辐射干扰的问题，因而完全取代现有技术所使用的屏蔽盖。而且，本发明的系统级封装模块件的结构所需的空间较小，也减少了设计复杂度与制造成本，且在整体设计上较有弹性。
  
附图说明
图1为本发明的系统级封装模块件的示意剖面图；
图2为图1中其中一层线路层与介质层的示意剖面图；以及
图3为本发明的系统级封装模块件的制造方法的步骤S1示意图；
图4为本发明的系统级封装模块件的制造方法的步骤S2示意图；
图5为本发明的系统级封装模块件的制造方法的步骤S3示意图；
图6为本发明的系统级封装模块件的制造方法的步骤S4示意图；
图7为本发明的系统级封装模块件的制造方法的步骤S5示意图；
图8为本发明的系统级封装模块件的制造方法的步骤S6示意图；
图9为本发明的系统级封装模块件的制造方法的步骤S7示意图；
图中：
1，系统级封装模块件；
11，基板；
111，介质层；
112，线路层；
1121，上表面；
1123，切割区域；
113，绝缘层；
114，顶面；
115，底面；
116，承载区；
117，切割道；
12，电子组件；
13、1122，接地垫；
14，屏蔽层；
15，封装胶体；
16，接地贯孔。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
需说明的是，于本发明中，图式上各个组件所显示的比例略微夸大，其目的是为了叙述上的方便，也为了使图式易于阅读及辨识，并非用以限制本发明。
请参阅图1，其为本发明的系统级封装模块件的示意剖面图。本发明的系统级封装模块件1包括基板11、电子组件12、多个接地垫13、屏蔽层14、封装胶体15与多个贯穿该基板11的接地贯孔16。要特别说明的是，本发明的系统级封装模块件1也可应用于其他种类的封装模块件，而本发明所述的电子组件12以芯片为例，但是并不以此为限。由于本案所述的芯片其详细的结构与现有的芯片相同，因此在图式中仅以示意的方式呈现，并且不再针对芯片的结构加以赘述。
该基板11包含至少一层线路层112、至少一个形成于该线路层112上的接地垫以及至少一层形成于该线路层112及该接地垫上的介质层111，其中，该线路层112用以布设线路(即由图案化蚀刻形成线路)，各该接地垫13设置于该线路层112上，且设置于该基板11的切割道上，此外，每一个接地贯孔16也设置于该基板11的顶面114的切割道，以供各该接地垫13邻近对应于各该接地贯孔16，其中，该接地垫13所围成区域的表面积略大于该接地贯孔16所围成区域的表面积。另外，在一实施例中，该接地贯孔16中电镀有金属导体，且该金属导体与该接地垫13电性连接。该介质层111用以防止相邻线路层112彼此接触而造成短路。
此外，基板11的顶面114与底面115分别形成有绝缘层113，其中，位于基板11的顶面与底面的绝缘层113以涂布方式形成，而由于该线路层112是由图案化蚀刻形成线路，故绝缘层113部份会形成在线路层112的表面上，而将有一部份流入被蚀刻而未形成有线路层112的介质层111的表面上。另外，在一实施例中，该绝缘层113为绿漆层。
需说明的是，虽然在图式中呈现出奇数层线路层112，但是这样的呈现方式仅用于说明。实际上实施时，线路层112以偶数层为较佳，尤其以四层以上为最佳。
该封装胶体15形成于该基板11上并包覆于电子组件12的所有侧面与顶面，而该屏蔽层14进一步包覆于封装胶体15及接地贯孔16的表面，其中，屏蔽层14为金属层，可以喷溅或镀膜的方式包覆于该封装胶体15及该接地贯孔16，由此可防止受到外部电子组件电磁辐射的干扰(可称为电磁耐受性，EMS)，同时，防止该电子组件12在执行应有功能的过程中所产生不利于其他系统的电磁噪声﹝可称为电磁干扰，EMI﹞。
由以上说明可知，本发明是由屏蔽层14的金属特性，使该系统级封装模块件1具有良好的电磁兼容性(ElectroMagnetic Compatibility，EMC)。需说明的是，凡是具有金属特性的物质，例如银或铜，皆可作为屏蔽层14，并包覆于该封装胶体15及该接地贯孔16表面，但是并不以此为限。
请同时参阅图1至图2与图3至图9，其中，图3至图9为本发明的系统级封装模块件的制造方法的步骤示意图。
如图3所示，在步骤S1中，提供一基板11。基板11由至少一介质层111与至少一线路层112交互堆栈而成，并且在最顶层与最底层分别设置有绝缘层113以形成该基板11，其中，各线路层112分别具有至少一个接地垫1122，且基板11的顶面具有复数承载区116，且相邻的承载区116之间形成有切割道117。在一实施例中，该绝缘层113为绿漆层。接着进至步骤S2。
更进一步而言，请一并参阅图2与图4，图2是图1中其中一层线路层112与介质层111的示意剖面图。由于图2中线路层112的上表面布设的线路过于复杂，而且并非本发明重点，因此为了使图式清晰易于辨识以及说明的方便将其省略。
该线路层112的上表面1121还设有至少一个接地垫1122，该接地垫1122设置于该线路层112的上表面1121中预留的切割区域，其中，该切割区域位于该上表面1121的周围，且每一个该接地垫1122邻近对应于各接地贯孔16而设置，其中，该接地垫1122所围成区域的表面积略大于该接地贯孔16所围成区域的表面积。
由上述的内容可知，每一层线路层112的上表面1121均设有至少一个接地垫1122，而每一层线路层112的上表面1121的至少一个接地垫1122对齐设置，且每一个接地垫1122邻近对应于各该接地贯孔16而设置，因此基板11的顶面114的接地垫13与每一层线路层112的上表面1121的接地垫1122可同时邻近对应于接地贯孔16而设置。
此外，由于基板11由介质层111与线路层112堆栈而成，因此在图4中单独取出一线路层112的制程作为说明。
具体地说，线路层112于形成的过程中预留有切割区域1123，而至少一个接地垫1122位于线路层112预留的切割区域1123中，该切割区域1123位于该上表面1121的周围。
需说明的是，在实际上，切割区域1123在线路层112的制程中预留在线路层112上，并非由任何标志绘制出该切割区域1123，在图4中为了叙述上需要并且使图式易于辨识与说明而特别择一切割区域1123绘制于图式中。
另需说明的是，由于每一线路层112的制造过程相同，因此，在本发明中仅以一线路层112作为实施方式说明，而且各线路层112预留的切割区域1123的位置相同，因此，各线路层112所设置的接地垫1122会相互对齐，而且位于基板11的顶面的切割道117也会对应于各线路层112的切割区域1123。
请参阅图5，在步骤S2中，在形成基板11之后，于基板11的顶面的切割道117上设置至少一个接地垫13，其中，由于切割道117所在位置对应于各线路层112所预留的切割区域1123，因此，切割道117所设置的接地垫13均会对齐于各线路层112的至少一个接地垫1122，接着进入步骤S3。
请再参阅图5，在步骤S3中，其在该基板11的切割道117且对应各个接地垫13所围成的区域范围内形成接地贯孔16，且该接地贯孔16必须将基板11贯穿，其中，可以用机械钻孔，或是以雷射热熔方式等钻孔方式形成该接地贯孔16。接着进至步骤S4。
请参阅图6，在步骤S4中，当形成接地贯孔16后，接着以至少一电子组件12设置于基板11的顶面上，且位于承载区116中，接着进入步骤S5。
请参阅图7，在步骤S5中，进行封装制程，也就是在形成接地贯孔16后，接着对基板11所承载的多个电子组件12分别进行封胶，其中，封胶时所形成的封装胶体15包覆电子组件12的所有侧面与顶面。接着进至步骤S6。
请参阅图8，在步骤S6中，进行切割制程，也就是在封装完毕后，接着沿着基板11的切割道117进行切割，使基板11被切割成多个基板，而被切割后形成的多个基板各自承载有电子组件12与封装胶体15，且露出该接地贯孔16。接着进至步骤S7。
请参阅图9，在步骤S7中，在切割完毕后，接着于封装胶体15与接地贯孔16表面形成屏蔽层14，以得各系统级封装模块件。另外，在一实施例中，该接地贯孔16中系电镀有金属导体，且该金属导体系接触该接地垫13。
要说明的是，屏蔽层14为金属层，而且可以喷溅或镀膜的方式包覆于该封装胶体15与接地贯孔16的表面，以由屏蔽层14的金属特性，以使电磁辐射通过屏蔽层14而接地。
综上所述，除了防止电子组件受到电磁辐射的干扰，本发明的系统级封装模块件的结构所需的空间较小，也减少了设计复杂度与制造成本，且在整体设计上较有弹性。
然而，上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如后述的申请专利范围所列。

Claims (13)

1.一种系统级封装模块件，其特征在于，包括：
基板，其于切割制程前形成有多个切割道，且于该切割道设有多个接地贯孔；  
至少一接地垫，其形成于该基板上，且该些接地垫邻近该接地贯孔；   
电子组件，其设置于该基板上；
封装胶体，其形成于该基板上并包覆该电子组件；以及
屏蔽层，其包覆该封装胶体及该接地贯孔。
2.根据权利要求1所述的系统级封装模块件，其特征在于，其中，所述接地垫所围成区域的表面积大于该接地贯孔所围成区域的表面积。
3.根据权利要求1所述的系统级封装模块件，其特征在于，其中，所述基板包含至少一线路层、至少一形成于该线路层上的接地垫以及至少一形成于该线路层及该接地垫上的介质层，且该些接地垫邻近该接地贯孔。
4.根据权利要求3所述的系统级封装模块件，其特征在于，其中，所述基板包含有至少一绝缘层，其形成于该基板之顶面及底面上。
5.根据权利要求1所述的系统级封装模块件，其特征在于，其中，所述接地贯孔中电镀有金属导体。
6.根据权利要求1所述的系统级封装模块件，其特征在于，其中，所述屏蔽层为金属层。
7.根据权利要求1所述的系统级封装模块件，其特征在于，其中，该屏蔽层系以喷溅或镀膜的方式包覆于该封装胶体及该接地贯孔。
8.一种系统级封装模块件的制造方法，其特征在于，包括下列步骤：
(1) 提供一基板，且该基板上形成有切割道；
(2) 于该切割道上设置至少一接地垫；
(3) 于该切割道且对应各接地垫所围成的区域范围内形成接地贯孔；
(4) 提供至少一电子组件，将各该电子组件设置于该基板上；
(5) 进行封装制程，以于该基板上形成包覆该电子组件的封装胶体； 
(6) 沿着该切割道切割该基板，以供露出该接地贯孔；
(7) 于该封装胶体及该接地贯孔的表面形成屏蔽层，以得各系统级封装模块件。
9.根据权利要求8所述的系统级封装模块件的制造方法，其特征在于，其中，在所述步骤(1)中，该基板包含至少一线路层、至少一形成于该线路层上的接地垫以及至少一形成于该线路层及该接地垫上的介质层，且该些接地垫邻近该接地贯孔。
10.   根据权利要求9所述的系统级封装模块件的制造方法，其特征在于，其中，所述基板包含至少一绝缘层，该绝缘层形成于该基板的顶面及底面上。
11.根据权利要求8所述的系统级封装模块件的制造方法，其特征在于，其中，在该步骤(3)中，该接地贯孔以机械钻孔或雷射热熔方式所形成。
12.   根据权利要求8所述的系统级封装模块件的制造方法，其特征在于，其中，在所述步骤(7)中，将该屏蔽层以喷溅或镀膜的方式包覆于该封装胶体及该接地贯孔的表面。
13. 根据权利要求8所述的系统级封装模块件的制造方法，其特征在于，其中，在所述步骤(3)中，该接地贯孔中进一步电镀有金属导体。
CN2011103801741A 2011-11-25 2011-11-25 系统级封装模块件及其制造方法 Pending CN103137608A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011103801741A CN103137608A (zh) 2011-11-25 2011-11-25 系统级封装模块件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011103801741A CN103137608A (zh) 2011-11-25 2011-11-25 系统级封装模块件及其制造方法

Publications (1)

Publication Number Publication Date
CN103137608A true CN103137608A (zh) 2013-06-05

Family

ID=48497215

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011103801741A Pending CN103137608A (zh) 2011-11-25 2011-11-25 系统级封装模块件及其制造方法

Country Status (1)

Country Link
CN (1) CN103137608A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105489600A (zh) * 2015-12-25 2016-04-13 苏州东山精密制造股份有限公司 Led发光模组及显示设备
CN109755236A (zh) * 2019-01-15 2019-05-14 江苏长电科技股份有限公司 封装结构及其成型方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003512716A (ja) * 1999-02-03 2003-04-02 スリーエム イノベイティブ プロパティズ カンパニー ワイヤボンドテープボールグリッドアレイパッケージ用の多金属層組立体
CN102064141A (zh) * 2010-04-29 2011-05-18 日月光半导体制造股份有限公司 具有遮蔽电磁干扰的半导体装置封装件
CN102074552A (zh) * 2009-11-19 2011-05-25 日月光半导体制造股份有限公司 半导体元件封装及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003512716A (ja) * 1999-02-03 2003-04-02 スリーエム イノベイティブ プロパティズ カンパニー ワイヤボンドテープボールグリッドアレイパッケージ用の多金属層組立体
CN102074552A (zh) * 2009-11-19 2011-05-25 日月光半导体制造股份有限公司 半导体元件封装及其制作方法
CN102064141A (zh) * 2010-04-29 2011-05-18 日月光半导体制造股份有限公司 具有遮蔽电磁干扰的半导体装置封装件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105489600A (zh) * 2015-12-25 2016-04-13 苏州东山精密制造股份有限公司 Led发光模组及显示设备
CN109755236A (zh) * 2019-01-15 2019-05-14 江苏长电科技股份有限公司 封装结构及其成型方法

Similar Documents

Publication Publication Date Title
US8829667B2 (en) Electronic devices including EMI shield structures for semiconductor packages and methods of fabricating the same
CN105304582B (zh) 封装结构及其制法
CN108305868A (zh) 具有电磁干扰屏蔽的半导体封装及其制造方法
CN102054821B (zh) 具有内屏蔽体的封装结构及其制造方法
KR101535223B1 (ko) 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
CN105321915A (zh) 嵌入式板及其制造方法
US8766416B2 (en) Semiconductor package and fabrication method thereof
CN106856195B (zh) 包括侧屏蔽部件的半导体封装
CN104952828A (zh) 覆晶堆叠封装结构及其制作方法
CN102610591A (zh) 半导体模块
CN104067389A (zh) 包括电磁吸收和屏蔽的半导体装置
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
CN102176438A (zh) 双面封装结构及应用其的无线通信系统
JP2010528482A (ja) 干渉シールド電子機器モジュール及び同モジュールを提供する方法
US20130133940A1 (en) System in package module and method of fabricating the same
CN204696098U (zh) 多芯片模块及半导体封装件
CN109216335A (zh) 扇出型半导体封装模块
CN109727930A (zh) 扇出型半导体封装模块
CN104602446A (zh) 基板结构及其制作方法
CN113643990A (zh) 一种提高器件强度的板级封装方法及结构
CN104854966A (zh) 布线基板及其制造方法
CN103796451A (zh) 印刷布线板及印刷布线板的制造方法
CN104112716B (zh) 屏蔽罩、半导体封装件的制法暨具有该屏蔽罩的封装结构
CN107305848A (zh) 封装基板、封装结构及其制作方法
CN107452696A (zh) 电磁屏蔽封装体以及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130605