CN109216335A - 扇出型半导体封装模块 - Google Patents

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孔正喆
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Abstract

本发明提供一种扇出型半导体封装模块。所述扇出型半导体封装模块包括：芯构件，具有第一通孔和第二通孔；半导体芯片，设置在所述第一通孔中，并且具有有效表面和与所述有效表面背对的无效表面，在所述有效表面上设置有连接焊盘；至少一个第一无源组件，设置在所述第二通孔中；第一包封剂，包封所述芯构件和所述至少一个第一无源组件中的每个的至少一部分；第二包封剂，包封所述半导体芯片的所述无效表面的至少一部分；及连接构件，设置在所述芯构件、所述半导体芯片的所述有效表面和所述至少一个第一无源组件上，并且包括电连接到所述连接焊盘和所述至少一个第一无源组件的重新分布层。

Description

扇出型半导体封装模块
本申请要求于2017年7月7日在韩国知识产权局提交的第10-2017-0086350号韩国专利申请和于2017年10月20日在韩国知识产权局提交的第10-2017-0136769号韩国专利申请的优先权的权益，所述韩国专利申请的全部内容通过引用被包含于此。
技术领域
本公开涉及一种半导体封装模块，半导体封装模块通过将半导体芯片与多个无源组件一起安装在单个封装件内而模块化。
背景技术
随着用于移动装置的显示器的尺寸增大，电池容量需要增大。由于电池的安装面积已随着电池容量增大而增大，因此需要减小印刷电路板(PCB)的尺寸。组件的安装面积减小的结果可能会使得对模块化的关注持续增加。
同时，用于安装多个组件的传统技术中的一个示例是板上芯片(COB)技术。COB是使用表面安装技术(SMT)将独立的无源元件和半导体封装件安装在PCB上的方法。这种方法可具有成本方面的优势，但是，由于组件之间保留最小间距的要求使得可能需要大的安装面积，导致组件之间的电磁干扰(EMI)显著增加，并且由于半导体芯片和无源组件之间的距离非常长使得电噪声可能增加。
发明内容
本公开的一方面可提供一种具有新型结构的扇出型半导体封装模块，该扇出型半导体封装模块可显著减小半导体芯片和多个无源组件的安装面积，可显著减小半导体芯片和无源组件之间的电路径的长度，不仅可解决产品良率的问题，并且可使用镀覆等获得改善的电磁干扰(EMI)屏蔽和散热效果。
本公开中提出的各个方案中的一个是将多个无源组件和半导体芯片安装在单个封装件中以形成模块，并且在封装工艺中按照两个步骤包封无源组件和半导体芯片。此外，可通过对具有这样的结构的封装模块应用镀覆等获得电磁干扰(EMI)屏蔽和散热效果。
根据本公开的一方面，一种扇出型半导体封装模块可包括：芯构件，具有彼此分开的第一通孔和第二通孔；半导体芯片，设置在所述第一通孔中，所述半导体芯片具有有效表面和与所述有效表面背对的无效表面，在所述有效表面上设置有连接焊盘；至少一个第一无源组件，设置在所述第二通孔中；第一包封剂，包封所述芯构件和所述至少一个第一无源组件中的每个的至少一部分，所述第一包封剂填充所述第二通孔的至少一部分；第二包封剂，包封所述半导体芯片的所述无效表面的至少一部分，所述第二包封剂填充所述第一通孔的至少一部分；及连接构件，设置在所述芯构件、所述半导体芯片的所述有效表面和所述至少一个第一无源组件上，所述连接构件包括电连接到所述连接焊盘和所述至少一个第一无源组件的重新分布层。
根据本公开的另一方面，一种半导体封装模块可包括：芯构件，具有第二通孔，第一无源组件设置在所述第二通孔中；第一包封剂，包封所述芯构件和所述第一无源组件中的每个的至少一部分，所述第一包封剂填充所述第二通孔的至少一部分；第一通孔，贯穿所述芯构件和所述第一包封剂；半导体芯片，设置在所述第一通孔中，所述半导体芯片具有有效表面和与所述有效表面背对的无效表面，在所述有效表面上设置有连接焊盘；第二包封剂，包封所述半导体芯片的所述无效表面的至少一部分，所述第二包封剂填充所述第一通孔的至少一部分；及连接构件，设置在所述芯构件、所述半导体芯片的所述有效表面和所述第一无源组件上，所述连接构件包括电连接到所述连接焊盘和所述第一无源组件的重新分布层。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在扇入型半导体封装件封装之前和之后的状态的示意性截面图；
图4示出了封装扇入型半导体封装件的工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板(PCB)上并最终被安装在电子装置的主板上的示意性截面图；
图6是示出扇入型半导体封装件嵌在PCB中并最终被安装在电子装置的主板上的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；
图9是示出扇出型半导体封装模块的示例的示意性截面图；
图10是图9的扇出型半导体封装模块的沿着I-I′线截取的示意性剖切平面图；
图11是示出用于制造图9的扇出型半导体封装模块的面板的示例的示意性截面图；
图12A、图12B、图12C和图12D是示出制造图9的扇出型半导体封装模块的工艺的示例的示意性截面图；
图13是示出扇出型半导体封装模块的另一示例的示意性截面图；
图14是示出扇出型半导体封装模块的另一示例的示意性截面图；
图15是示出扇出型半导体封装模块的另一示例的示意性截面图；
图16是示出扇出型半导体封装模块的另一示例的示意性截面图；
图17是示出扇出型半导体封装模块的另一示例的示意性截面图；
图18是示出扇出型半导体封装模块的另一示例的示意性截面图；
图19是示出扇出型半导体封装模块的另一示例的示意性截面图；
图20示出了示出在电子装置中通过使用根据示例性实施例的扇出型半导体封装模块获得的效果的示意性平面图；及
图21是示出扇出型半导体封装模块的另一示例的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开的实施例。
然而，本公开可按照多种不同的形式来例证，并且将不被解释为局限于在此描述的具体实施例。更确切地说，提供这些实施例，以使本公开将是彻底的和完整的，并且将要将本公开的范围完全传达给本领域的技术人员。
在整个说明书中，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于它们之间的其他元件。相比之下，当元件被称为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可不存在介于它们之间的其他元件或层。相同的标号始终指示相同的元件。如在此使用的，术语“和/或”包括所列相关项中的任何一个或更多个的全部组合。
将显而易见的是，虽然术语“第一”、“第二”和“第三”等可在此用于描述各种构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，下面描述到的第一构件、第一组件、第一区域、第一层或第一部分还可被称为第二构件、第二组件、第二区域、第二层或第二部分。
为了方便描述，在此可使用诸如“在……之上”、“上方”、“在……之下”以及“下方”等的空间相关术语来描述如附图中所示的一个元件与另一元件的关系。将理解的是，空间相关术语意于除了包含附图中描绘的方位之外还包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件“之上”或“上方”的元件将随后“在”其他元件或特征“之下”或“下方”。因此，术语“在……之上”根据附图的具体方向方位可包括“在……之上”和“在……之下”两种方位。装置可以按照另外的方式被定位(例如，旋转90度或处于其他方位)，并且可对在此使用的空间相关术语做出相应的解释。
在此使用的术语仅描述特定实施例，本公开不受此限制。除非上下文另外清楚地指明，否则如在此使用的单数形式也意于包含复数形式。还将理解的是，当本说明书中使用术语“包含”和/或“包括”时，列举存在所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组合，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组合。
在下文中，将参照示出本公开的实施例的示意图来描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可估计所示出的形状的变化。因此，本公开的实施例不应被理解为局限于在此示出的区域的特定形状，例如，不局限于包括制造过程中发生的形状的变化。以下的实施例也可单独构成，或作为实施例中的多个或全部的组合来构成。
下面描述的本公开的内容可具有各种构造，并且在此仅提出所需的构造，但本公开不限于此。
在下文中，将参照附图描述本公开的示例性实施例。附图中示出的组件的形状或尺寸为了清晰而被夸大。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可容纳母板1010。母板1010可包括物理连接和/或电连接到母板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可连接到将在下面描述的其他组件，以形成各种信号线1090。
芯片相关组件1020可包括存储器芯片(诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等)、应用处理器芯片(诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等)和逻辑芯片(诸如模拟数字转换器、专用集成电路(ASIC)等)。然而，芯片相关组件1020不限于此，而是可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括诸如以下的协议：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波互联接入(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行分组接入+(HSDPA+)、高速上行分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通讯系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳通信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任何其他无线和有线协议。然而，网络相关组件1030不限于此，而是可包括各种其他无线或有线标准或协议。此外，网络相关组件1030可与上面描述的芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是可包括用于各种其他用途的无源组件等。此外，其他组件1040可与芯片相关组件1020和/或网络相关组件1030一起彼此组合。
基于电子装置1000的类型，电子装置1000可包括可以物理连接和/或电连接到母板1010或可以不物理连接和/或电连接到母板1010的其他组件。其他组件可包括例如相机模块1050、天线1060、显示器1070、电池1080、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器(未示出)、光盘(CD)驱动器(未示出)、数字多功能光盘(DVD)驱动器(未示出))等。然而，其他组件不限于此，而是还可根据电子装置1000的类型等包括用于各种用途的其他组件。
电子装置1000可以为智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是能够处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，可在上述的各种电子装置中使用用于各种目的的半导体封装件1121。例如，主板(母板)1110可被容纳在智能电话1100的主体1101中，并且可具有物理连接和/或电连接到主板1110的各种组件1120。此外，诸如相机模块1130的可以物理连接或电连接到主板1110或者可以不物理连接或电连接到主板1110的其他组件可容纳在主体1101中。组件1120中的一部分可以为上述的芯片相关组件(例如，半导体封装件1121)，但上述的芯片相关组件不限于此。电子装置不限于智能电话1100，而还可以为上述的其他电子装置。
半导体封装件
通常，多个微电子电路集成在半导体芯片中。然而，半导体芯片本身不可用作成品半导体产品，并且可能会由于外部物理冲击或化学冲击而损坏。因此，半导体芯片本身不能被使用，而是被封装并且在封装状态下用在电子装置等中。
就电连接性而言，由于电子装置的主板与半导体芯片之间的电路宽度存在差异，因此需要进行半导体封装。详细地，半导体芯片的连接焊盘的尺寸以及连接焊盘之间的间距可非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸以及组件安装焊盘之间的间距可显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且可能需要用于减小半导体芯片与主板之间的电路宽度的差异的封装技术。
通过这样的封装技术制造的半导体封装件可基于其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在扇入型半导体封装件封装之前和之后的状态的示意性截面图。
图4示出了封装扇入型半导体封装件的工艺的示意性截面图。
参照图4，半导体芯片2220可以为例如处于裸露状态的集成电路(IC)，其包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上，并且覆盖连接焊盘2222的至少一部分。由于连接焊盘2222非常小，因此可能难以将IC安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板上。
因此，可基于半导体芯片2220的尺寸，在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光绝缘树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；在绝缘层2241中形成使连接焊盘2222暴露的通路孔(via hole)2243h；形成重新分布层2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口部2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列子工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的连接焊盘(例如，所有的输入/输出(I/O)端子)可设置在半导体芯片内部的封装形式，可具有改善的电特性且可以以低成本生产。因此，嵌在智能电话中的许多元件已按照扇入型半导体封装形式制造。详细地，该元件已被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，由于在扇入型半导体封装件中需要将全部的I/O端子设置在半导体芯片内部，因此扇入型半导体封装件可能具有很大的空间局限性。因此，可能难以将这种结构应用于具有大量的I/O端子的半导体芯片或具有紧凑尺寸的半导体芯片。此外，由于上述缺点，导致扇入型半导体封装件可能不能直接安装在电子装置的主板上来使用。即使当半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺而增大时，扇入型半导体封装件可能也不具有足以直接安装在电子装置的主板上的尺寸或间距。
图5是示出扇入型半导体封装件安装在PCB上并最终被安装在电子装置的主板上的示意性截面图。
图6是示出扇入型半导体封装件嵌在PCB中并最终被安装在电子装置的主板上的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(例如，I/O端子)可通过PCB 2301被第二次重新分布，扇入型半导体封装件2200可在安装在PCB2301上的同时最终安装在电子装置的主板2500上。这里，焊球2270等可通过底部填充树脂2280等固定，半导体芯片2220的外表面可被成型材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的PCB 2302中，在半导体芯片2220嵌在PCB 2302中的同时，半导体芯片2220的连接焊盘2222(例如，I/O端子)可通过PCB 2302被再一次重新分布，且可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装扇入型半导体封装件来使用。因此，扇入型半导体封装件可通过封装工艺安装在单独的PCB上，然后可安装在电子装置的主板上，或者可在嵌在PCB中的同时安装在电子装置的主板上来使用。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外表面可由包封剂2130保护，且半导体芯片2120的连接焊盘2122可通过连接构件2140被重新分布到半导体芯片2120的外部。连接构件2140上还可形成钝化层2150，并且钝化层2150的开口部中还可形成凸块下金属层2160。凸块下金属层2160上还可形成焊球2170。半导体芯片2120可以为包括主体2121、连接焊盘2122、钝化层等的IC。连接构件2140可包括绝缘层2141、形成在绝缘层2141上的重新分布层2142以及将连接焊盘2122电连接到重新分布层2142的过孔2143。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子可通过形成在半导体芯片上的连接构件被重新分布到半导体芯片的外部的结构。如上所述，在扇入型半导体封装件中，半导体芯片的全部的I/O端子需要设置在半导体芯片内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，从而标准化的球布局可能不能用于扇入型半导体封装件。另一方面，如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件被重新分布到半导体芯片的外部的结构。因此，即使当半导体芯片的尺寸减小时，也可在扇出型半导体封装件中按照原样使用标准化的焊球布局，从而扇出型半导体封装件可在不使用单独的PCB的情况下安装在电子装置的主板上(如下所述)。
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。例如，如上所述，扇出型半导体封装件2100可包括连接构件2140，连接构件2140形成在半导体芯片2120上，以能够使连接焊盘2122重新分布到半导体芯片2120的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的PCB等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的PCB的情况下安装在电子装置的主板上，因此扇出型半导体封装件的厚度可小于使用PCB的扇入型半导体封装件的厚度。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件可具有改善的热特性和电特性，因此扇出型半导体封装件可特别适用于移动产品。此外，扇出型半导体封装件可以比使用PCB的通常的叠层封装(POP)类型半导体封装件具有更紧凑尺寸，并且可解决由于翘曲现象而导致的问题。
扇出型半导体封装可指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术。扇出型半导体封装在概念上可与尺寸、用途等与扇出型半导体封装件的尺寸、用途不同并且具有嵌入其中的扇入型半导体封装件的PCB等不同。
半导体封装模块
图9是示出扇出型半导体封装模块的示例的示意性截面图。
图10是图9的扇出型半导体封装模块的沿着I-I′线截取的示意性剖切平面图。
参照图9和图10，根据示例的扇出型半导体封装模块100A可包括：芯构件110，具有第一通孔110HA至第六通孔110HF；半导体芯片120，设置在第一通孔110HA内，并且具有连接焊盘122设置在其上的有效表面和与有效表面背对的无效表面；至少一个第一无源组件125A，设置在第二通孔110HB内；至少一个第二无源组件125B，设置在第三通孔110HC内；至少一个第三无源组件125C，设置在第四通孔110HD内；至少一个第四无源组件125D，设置在第五通孔110HE内；至少一个第五无源组件125E，设置在第六通孔110HF内；第一包封剂131，包封芯构件110以及第一无源组件125A至第五无源组件125E中的每个的至少一部分并且填充第二通孔110HB至第六通孔110HF中的每个的至少一部分；第二包封剂132，包封半导体芯片120的无效表面的至少一部分并且填充第一通孔110HA的至少一部分；连接构件140，设置在芯构件110上、半导体芯片120的有效表面上以及第一无源组件125A至第五无源组件125E上，并且包括电连接到连接焊盘122以及第一无源组件125A至第五无源组件125E的重新分布层142；钝化层150，设置在连接构件140上；凸块下金属层160，形成在钝化层150的开口部中并且电连接到重新分布层142；电连接结构170，设置在凸块下金属层160上并且通过凸块下金属层160电连接到重新分布层142。
随着用于移动装置的显示器的尺寸增大，已经增加对于增大电池容量的需求。由于移动装置中的电池的安装面积随着电池容量的增大而变得更大，因此需要减小PCB的尺寸。组件的安装面积减小的结果可能导致对模块化的关注持续上升。用于安装多个组件的传统技术的一个示例为板上芯片(COB)技术。COB是使用表面安装技术(SMT)将独立的无源元件和半导体封装件安装在PCB上的方法。这种方法可具有成本方面的优势，但是由于组件之间保留显著减小的间距使得可需要大的安装面积，可导致组件之间的电磁干扰(EMI)显著增加，并且由于半导体芯片和无源组件之间的距离相对长可使得电噪声增加。
相比之下，在根据示例的扇出型半导体封装模块100A中，第一无源组件125A至第五无源组件125E可与半导体芯片120一起设置在单个封装件内，以被模块化。因此，组件之间的显著减小的间隔可使得其在诸如母板等的PCB上的安装面积显著减小。此外，半导体芯片120与第一无源组件125A至第五无源组件125E之间的电路径的长度可显著减小，因此解决了噪声的问题。具体地，第一无源组件125A至第五无源组件125E可经历两步或更多步包封处理，而并不是一步封装处理，因此显著减小对由于安装第一无源组件125A至第五无源组件125E而导致的外来物质的影响、安装良率的影响等。
详细地，第一无源组件125A至第五无源组件125E的表面安装可相对容易。然而，由于半导体芯片120的表面安装需要高的精确度和干净的环境，因此半导体芯片120的表面安装可能相对困难。因此，当单独执行安装和包封第一无源组件125A至第五无源组件125E的工艺以及安装和包封半导体芯片120的工艺时，可在两种工艺中显著地减小对安装良率的影响、外来物质的影响等。具体地，可在安装和包封第一无源组件125A至第五无源组件125E之后通过精确的工艺仅将相对昂贵的半导体芯片120安装在单独的良好品质的单元上，因此具有高的良率。此外，具有各种厚度的第一无源组件125A至第五无源组件125E和/或半导体芯片120可被稳固地固定，并且可解决由于厚度变化导致的各种问题。
在下文中，将更详细地描述根据示例的扇出型半导体封装模块100A中包括的各个组件。
芯构件110还可根据其材料类型增大扇出型半导体封装模块100A的刚性，并且可用于确保第一包封剂131和第二包封剂132的厚度均匀。芯构件110可具有第一通孔110HA至第六通孔110HF。第一通孔110HA至第六通孔110HF可彼此物理地分开。半导体芯片120、第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E可分别设置在第一通孔110HA、第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF中。半导体芯片120、第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E可分别与第一通孔110HA的壁表面、第二通孔110HB的壁表面、第三通孔110HC的壁表面、第四通孔110HD的壁表面、第五通孔110HE的壁表面和第六通孔110HF的壁表面分开预定距离，以被第一通孔110HA的壁表面、第二通孔110HB的壁表面、第三通孔110HC的壁表面、第四通孔110HD的壁表面、第五通孔110HE的壁表面和第六通孔110HF的壁表面包围。这样的结构可被修改。
芯构件110可包括绝缘层111。绝缘层111的材料不被具体限制。例如，绝缘层111的材料可以是绝缘材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或利用热固性树脂和热塑性树脂浸渍诸如无机填料、玻璃纤维、玻璃布或玻璃织物的芯的树脂(诸如，半固化片、ABF(Ajinomoto build-up film)、FR-4或双马来酰亚胺-三嗪树脂(BT))。可选地，还可使用感光介电(PID)树脂。
芯构件110可包括设置在绝缘层111的背对表面上的导电层112和113。导电层112和113可用作标记图案，以形成第一通孔110HA至第六通孔110HF，或用于设置半导体芯片120以及第一无源组件125A至第五无源组件125E。可选地，导电层112和113还可用作布线图案。例如，导电层112和113可以为接地(GND)图案。导电层112和113中的每个的材料可以为铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的任意合金，但不限于此。
半导体芯片120可以是按照在单个芯片中集成数量为数百至数百万的元件或更多的元件而提供的IC。IC可以是例如电源管理集成电路(PMIC)，但不限于此。半导体芯片可以为其中没有形成单独的凸块或重新分布层的处于裸露状态的IC。IC可基于有效的晶圆形成。在这种情况下，硅(Si)、锗(Ge)或砷化镓(GaAs)可用作形成半导体芯片的主体121的基体材料。主体121中可形成有各种类型的电路。连接焊盘122可将半导体芯片120电连接到其它组件，连接焊盘122的材料可以是诸如铝(Al)等的导电材料，但不被具体限制。主体121上可形成有钝化膜123，以使得连接焊盘122暴露，钝化膜123可以为氧化膜、氮化膜或氧化膜和氮化膜双层。绝缘膜(未示出)等还可设置在其它需要的位置。
第一无源组件125A至第五无源组件125E中的每个可以独立地为多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)、电感器或磁珠。第一无源组件125A至第五无源组件125E可具有不同的厚度。此外，第一无源组件125A至第五无源组件125E中的每个可具有与半导体芯片120不同的厚度。根据示例的扇出型半导体封装模块100A可使得第一无源组件125A至第五无源组件125E以及半导体芯片120按照两个更多个步骤被包封，因此显著地减少由于这样的厚度偏差导致的缺陷的数量。第一无源组件125A至第五无源组件125E的数量不被具体限制，还可比附图中示出的数量多或少。
第一包封剂131可包封第一无源组件125A至第五无源组件125E中的每个的至少一部分。此外，第一包封剂131可填充第二通孔110HB至第六通孔110HF中的每个的至少一部分。此外，第一包封剂131可覆盖芯构件110的至少一部分。第一包封剂131可包括绝缘材料。绝缘材料可以为包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者诸如无机填料的增强剂被包括在热固性树脂和热塑性树脂中的树脂(具体地，ABF、FR-4树脂、BT树脂、PID树脂等)。此外，可使用诸如环氧塑封料(EMC)等的已知成型材料，还可使用诸如感光包封剂(PIE)的感光材料。还可使用可用诸如热固性树脂或热塑性树脂的绝缘树脂浸渍诸如无机填料、玻璃纤维、玻璃布或玻璃织物的芯的材料。
第二包封剂132可包封半导体芯片120的至少一部分。此外，第二包封剂132可填充第一通孔110HA的至少一部分。此外，第二包封剂132可覆盖第一包封剂131的至少一部分。第二包封剂132也可包括绝缘材料。绝缘材料可以为包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者诸如无机填料的增强剂被包括在热固性树脂和热塑性树脂中的树脂(具体地，ABF、FR-4树脂、BT树脂、PID树脂等)。此外，还可使用诸如EMC等的已知成型材料。还可使用可用诸如热固性树脂或热塑性树脂的绝缘树脂浸渍诸如无机填料、玻璃纤维、玻璃布或玻璃织物的芯的材料。
第一包封剂131和第二包封剂132可包括相同的材料，也可包括不同的材料。即使当第一包封剂131和第二包封剂132包括相同的材料时，第一包封剂131和第二包封剂132之间的边界或界面也可被识别。第一包封剂131和第二包封剂132可包括相似的材料，而可具有不同的颜色。例如，第一包封剂131可比第二包封剂132更透明。因此，第一包封剂131和第二包封剂132之间的边界或界面可以是明显的。
连接构件140可使得半导体芯片120的连接焊盘122重新分布。此外，连接构件140可将半导体芯片120电连接到第一无源组件125A至第五无源组件125E。半导体芯片120的具有各种功能的数十至数百的连接焊盘122可通过连接构件140重新分布，并且可基于其功能通过电连接结构170物理地和/或电连接到外部电源。连接构件140可包括绝缘层141、设置在绝缘层141上的重新分布层142以及贯穿绝缘层141并且连接重新分布层142的过孔143。连接构件140可包括单个层，也可包括数量比图中示出的数量多的多个层。
绝缘层141的材料可以为绝缘材料。除了上述绝缘材料之外，绝缘材料可以为诸如PID树脂的感光绝缘材料。例如，绝缘层141可以为感光绝缘层。当绝缘层141具有感光性能时，绝缘层141可具有进一步减小的厚度，并且可更容易实现精细节距的过孔143。绝缘层141可以为包括绝缘树脂和填料的感光绝缘层。当绝缘层141包括多个层时，多个层的材料可彼此相同，也可彼此不同。当绝缘层141包括多个层时，多个层可基于工艺一体形成，从而多个层之间的边界可以是不明显的。
重新分布层142可用于使连接焊盘122大体上重新分布。重新分布层142的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的任何合金的导电材料。重新分布层142可基于其层的设计而执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，除了接地(GND)图案、电力(PWR)图案之外，信号(S)图案可包括诸如数据信号等的各种信号等。此外，重新分布层142可包括过孔焊盘、连接端子焊盘等。
过孔143可将形成在不同层中的重新分布层142、连接焊盘122、第一无源组件125A至第五无源组件125E等彼此电连接，结果在扇出型半导体封装模块100A中形成电路径。过孔143可与连接焊盘122以及第一无源组件125A至第五无源组件125E物理地接触。例如，半导体芯片120可在没有单独的凸块等的情况下以裸片形式直接连接到连接构件140的过孔143，第一无源组件125A至第五无源组件125E可使用焊料凸块等以嵌入型表面安装形式直接连接到连接构件140的过孔143。过孔143的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的任何合金的导电材料。过孔143可完全填充有导电材料，或导电材料还可沿着过孔143的壁表面形成。此外，过孔143可具有现有技术中已知的所有形状，诸如，锥形形状、圆筒形状等。
钝化层150可保护连接构件140免受外部物理影响或外部化学影响。钝化层150可具有暴露连接构件140的重新分布层142的至少一部分的开口部。开口部可按照数十至数千的数量形成在钝化层150中。钝化层150可包括绝缘树脂和无机填料，可不包括玻璃纤维。例如，钝化层150可以为ABF，但不限于此。
凸块下金属层160可增强电连接结构170的连接可靠性，结果增强扇出型半导体封装模块100A的板级可靠性。凸块下金属层160可连接到连接构件140的通过钝化层150的开口部暴露的重新分布层142。凸块下金属层160可使用已知的导电材料(例如，金属)通过已知的金属化方法形成在钝化层150的开口部中，形成凸块下金属层160的方法不限于此。
电连接结构170可以为将扇出型半导体封装模块100A物理地和/或电连接到外部电源的另外组件。例如，扇出型半导体封装模块100A可通过电连接结构170安装在电子装置的主板上。电连接结构170可由例如焊料等的导电材料形成。然而，这仅是示例，电连接结构170的材料不被具体限制。电连接结构170可以为焊盘(land)、球、引脚等。电连接结构170可包括单个层或多层。当电连接结构170包括多个层时，电连接结构170可包括铜柱和焊料。当电连接结构170包括单个层时，电连接结构170可包括锡-银焊料或铜。然而，这仅是示例，电连接结构170的材料不限制于此。电连接结构170的数量、间距、设置等不被具体限制，可基于设计细节易于由本领域技术人员修改。例如，可根据连接焊盘122的数量设置数十至数千的电连接结构170，也可按照不少于或不多于数十至数千的数量设置电连接结构170。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域可指的是除了可设置半导体芯片120的区域之外的区域。与扇入型半导体封装件相比，扇出型半导体封装件可具有提高的可靠性、可具有多个I/O端子并且可有助于3D互连。此外，与球栅阵列(BGA)半导体封装件、栅格阵列(LGA)半导体封装件等相比，扇出型半导体封装件可被制造为具有减小的厚度，并且可具有提高的价格竞争力。
图11是示出用于制造图9的扇出型半导体封装模块的面板的示例的示意性截面图。
参照图11，根据示例的扇出型半导体封装模块100A可使用具有大尺寸的面板500来制造。面板500的尺寸可以为普通晶圆的尺寸的两倍至四倍。因此，可在包括一系列子工艺的单个工艺中制造更多数量的扇出型半导体封装模块100A。面板500可具有正方形形状或长方形形状。结果，可显著地提高生产率。具体地，与使用晶圆来制造扇出型半导体封装模块100A的情况相比，随着每个扇出型半导体封装模块100A的尺寸增大，可相对提高生产率。面板500的每个单元可以为将在下面描述的制造扇出型半导体封装模块的方法中最初制备的芯构件110。可使用面板500通过包括一系列子工艺的单个工艺同时制造多个扇出型半导体封装模块100A，然后可通过已知的切割工艺(诸如切工工艺等)将扇出型半导体封装模块100A切割为各个扇出型半导体封装模块100A。
图12A至图12D是示出制造图9的扇出型半导体封装模块的工艺的示例的示意性截面图。
参照图12A，可首先制备芯构件110。可通过准备CCL作为如上述的面板500，然后使CCL的铜箔图案化为导电层112和113来形成芯构件110。接着，可在芯构件110中形成第二通孔110HB至第六通孔110HF中的每个。图12A中的截面图仅示出了第二通孔110HB和第三通孔110HC。然而，还可形成第四通孔110HD至第六通孔110HF。基于绝缘层111的材料，第二通孔110HB至第六通孔110HF中的每个可通过激光钻孔工艺和/或机械钻孔工艺而形成。在一些情况下，还可使用喷砂工艺或化学工艺。接着，可将第一粘合膜211附着到芯构件110的下表面，可在第二通孔110HB至第六通孔110HF中设置第一无源组件125A至第五无源组件125E。第一粘合膜211可以是已知胶带，但不限于此。
参照图12B，可通过第一包封剂131包封芯构件110以及第一无源组件125A至第五无源组件125E。可通过层压未固化状态的膜并且使膜固化的方法来形成第一包封剂131，也可通过涂敷并且固化液态材料的方法来形成第一包封剂131。接着，可去除第一粘合膜211。去除第一粘合膜211的方法可以为机械方法。接着，可在芯构件110中形成第一通孔110HA。第一通孔110HA可贯穿包括芯构件110以及第一包封剂131的设置在芯构件110上的部分的堆叠结构。基于绝缘层111的材料，还可通过激光钻孔工艺和/或机械钻孔工艺形成第一通孔110HA。在一些情况下，还可使用喷砂工艺或化学工艺。在形成第一通孔110HA的工艺中，第一包封剂131的与第一通孔110HA对应的区域可被穿透。
参照图12C，可将第二粘合膜212附着到芯构件110的下表面，并且可在第一通孔110HA中设置半导体芯片120。可按照面向下的方式设置半导体芯片120。第二粘合膜212也可以为已知胶带，但不限于此。接着，可通过第二包封剂132包封第一包封剂131和半导体芯片120。可通过层压未固化状态的膜并且使膜固化的方法形成第二包封剂132，也可通过涂敷和固化液态材料的方法来形成第二包封剂132。
参照图12D，可去除第二粘合膜212。去除第二粘合膜212的方法也可以是机械方法。接着，可在已从其去除第二粘合膜212的下部区域上形成连接构件140。可通过如下步骤形成连接构件140：通过已知的层压方法或涂敷方法形成绝缘层141，通过光刻方法或通过激光钻孔工艺和/或机械钻孔工艺形成用于过孔143的孔，通过诸如电镀方法、无电镀覆方法等已知的镀覆方法形成重新分布层142和过孔143。接着，可通过已知的层压方法或涂敷方法形成钝化层150，可通过已知的金属化方法形成凸块下金属层160，并且可通过已知的方法形成电连接结构170。
当使用图11的面板500等时，可在包括一系列子工艺的单个工艺中制造多个扇出型半导体封装模块100A。然后，可通过切割工艺等将扇出型半导体封装模块100A切割为各个扇出型半导体封装模块100A。
图13是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图13，在根据另一示例的扇出型半导体封装模块100B中，第二包封剂132可不覆盖第一包封剂131。可通过按照与UF喷射(使用超滤器的喷射方法)相同的方式形成第二包封剂132来实现这样的结构。第一包封剂131的上表面和第二包封剂132的上表面可彼此大体共面。例如，第一包封剂131的上表面和第二包封剂132的上表面可设置在同一水平面上。从概念上讲，同一水平面可包括水平面的精细差异。例如，同一水平面可以指的是第一包封剂131的水平面和第二包封剂132的水平面可大体相同。在这种情况下，扇出型半导体封装模块100B的厚度可被显著地减小。元件或制造方法的与其之前提供的描述重复的描述将被省略。
图14是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图14，在根据另一示例的扇出型半导体封装模块100C中，分别具有相对减小的厚度的第一无源组件125A和第二无源组件125B可分别设置在没有设置半导体芯片120的第二通孔110HB和第三通孔110HC中，具有相对增大的厚度的第六无源组件125F可设置在设置有半导体芯片120的第一通孔110HA中。由于包封分别具有相对减小的厚度的第一无源组件125A和第二无源组件125B的第一包封剂131本身可具有减小的厚度，因此扇出型半导体封装模块100C的厚度可减小，并且可更有效地解决由于厚度变化导致的问题。具体地，当第六无源组件125F是需要靠近半导体芯片120的例如功率电感器(PI)等的元件时，第六无源组件125F和半导体芯片120之间的电路径的长度还可被显著地减小，因此扇出型半导体封装模块100C可具有各种优点。虽然图14中的截面图未示出，但是还可形成诸如第四通孔110HD至第六通孔110HF的其它通孔，并且分别具有相对减小的厚度的诸如第三无源组件125C至第五无源组件125E的无源组件可设置在其中。元件或制造方法的与其之前提供的描述重复的描述将被省略。
图15是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图15，与上述的根据示例的扇出型半导体封装模块100A相比，根据另一示例的扇出型半导体封装模块100D还可包括：金属层181和后侧金属层182，用于MEI屏蔽和散热；以及后侧过孔183。金属层181可形成在第二通孔110HB和第三通孔110HC中的每个的壁表面上以具有板形状，因此围住第一无源组件125A和第二无源组件125B。具有板形状的金属层181可延伸到芯构件110的上表面和下表面。后侧金属层182可形成在第二包封剂132上以具有板形状，因此遮挡扇出型半导体封装模块100D的上部。金属层181和后侧金属层182可显著地增强EMI屏蔽和散热的效果。后侧过孔183可贯穿第一包封剂131和第二包封剂132的至少一部分，以将金属层181连接到后侧金属层182。金属层181、后侧金属层182和后侧过孔183中的每个可包括诸如铜(Cu)等的导电材料，并且可通过已知的镀覆方法等形成。金属层181和后侧金属层182可连接到连接构件140的重新分布层142中包括的接地(GND)图案，以用作地。
连接构件140可包括围住重新分布层142的屏蔽结构190。重新分布层142可通过屏蔽结构190来屏蔽EMI。屏蔽结构190可形成在连接构件140的外边缘上，除了图15中示出的堆叠过孔之外，还可使用线过孔、铜块等。屏蔽结构190也可连接到金属层181。
用于脱水或脱气的排放孔可形成在后侧金属层182中。为了这个目的，后侧金属层182也可具有网格形状。
具有半导体芯片120设置在其中的第一通孔110HA的壁表面可不涂覆有金属层。例如，第一通孔110HA的壁表面可与第二包封剂132物理地接触。第一通孔110HA的壁表面和第二包封剂132之间的物理接触可通过如下步骤实现：首先形成第二通孔110HB和第三通孔110HC，通过镀覆形成金属层181，分别在第二通孔110HB和第三通孔110HC中设置第一无源组件125A和第二无源组件125B，当没有检测到缺陷时形成第一通孔110HA，在第一通孔110HA中设置半导体芯片120。可选地，第一通孔110HA的壁表面和第二包封剂132之间的物理接触可通过如下步骤实现：形成第一通孔110HA、第二通孔110HB和第三通孔110HC，通过镀覆形成金属层181同时使用干膜等填充第一通孔110HA，分别在第二通孔110HB和第三通孔110HC中设置第一无源组件125A和第二无源组件125B，当没有检测到缺陷时打开第一通孔110HA，在第一通孔110HA中设置半导体芯片120。此外，可使用各种方法。第一无源组件125A和第二无源组件125B的表面安装可相对容易。然而，由于对于半导体芯片120的表面安装可需要高的准确度和干净的环境，因此半导体芯片120的表面安装可能会相对困难。因此，当单独执行安装和包封第一无源组件125A和第二无源组件125B的工艺以及安装和包封半导体芯片120的工艺时，可显著地减小两种工艺中对安装良率的影响、外来物质的影响等。具体地，在安装第一无源组件125A和第二无源组件125B之后，可通过精确的工艺仅将相对昂贵的半导体芯片120安装在单独的良好质量的单元上，因此具有高的良率。
虽然图15中的截面图未示出，但是还可形成诸如第四通孔110HD至第六通孔110HF的其它通孔，金属层181可设置在第四通孔110HD至第六通孔110HF中的每个的壁表面上，金属层181可通过后侧过孔183连接到后侧金属层182。此外，金属层181和后侧金属层182可连接到连接构件140的重新分布层142中包括的接地(GND)图案或屏蔽结构190。因此，设置在第四通孔110HD至第六通孔110HF中的第三无源组件125C至第五无源组件125E可被金属层181包围，以提供EMI屏蔽和散热的效果。元件或制造方法的与其之前被提供的描述重复的描述将被省略。
图16是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图16，与上述的根据另一示例的扇出型半导体封装模块100B相比，根据另一示例的扇出型半导体封装模块100E还可包括用于EMI屏蔽和散热的金属层181和后侧金属层182以及后侧过孔183。后侧过孔183可不贯穿第二包封剂132，并且可贯穿第一包封剂131的至少一部分。元件或制造方法的与其之前被提供的描述重复的描述将被省略。
图17是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图17，与上述的根据另一示例的扇出型半导体封装模块100C相比，根据另一示例的扇出型半导体封装模块100F还可包括用于EMI屏蔽和散热的金属层181和后侧金属层182以及后侧过孔183。元件或制造方法的与其之前被提供的描述重复的描述将被省略。
图18是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图18，与上述的根据示例的扇出型半导体封装模块100A相比，根据另一示例的扇出型半导体封装模块100G可包括：第一绝缘层111a，在第一绝缘层111a中，芯构件110可接触连接构件140；第一布线层112a，接触连接构件140并且嵌在第一绝缘层111a中；第二布线层112b，与第一绝缘层111a的第一布线层112a相对；第二绝缘层111b，设置在第一绝缘层111a上，以覆盖第二布线层112b；第三布线层112c，设置在第二绝缘层111b上。第一布线层112a至第三布线层112c可电连接到连接焊盘122。第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过贯穿第二绝缘层111b的第二过孔113b彼此电连接。
当第一布线层112a嵌在第一绝缘层111a中时，通过第一布线层112a的厚度产生的台阶部可被显著地减小，因此连接构件140的绝缘距离可变得恒定。例如，从连接构件140的重新分布层142到第一绝缘层111a的下表面的距离与从连接构件140的重新分布层142到半导体芯片120的连接焊盘122的距离之差可小于第一布线层112a的厚度。因此，可有助于连接构件140的高密度布线设计。
芯构件110的第一布线层112a的下表面可位于半导体芯片120的连接焊盘122的下表面之上。此外，连接构件140的重新分布层142与芯构件110的第一布线层112a之间的距离可大于连接构件140的重新分布层142与半导体芯片120的连接焊盘122之间的距离。这是由于第一布线层112a可凹入第一绝缘层111a的内部。如上所述，当凹入第一绝缘层111a的内部的第一布线层112a使得第一绝缘层111a的下表面和第一布线层112a的下表面彼此呈台阶时，第一布线层112a可防止由于第一包封剂131的材料的流动而被污染。芯构件110的第二布线层112b可位于半导体芯片120的有效表面和无效表面之间。芯构件110可具有与半导体芯片120的厚度相对应的厚度，因此形成在芯构件110内部的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的水平面上。
芯构件110的第一布线层112a至第三布线层112c的厚度可大于连接构件140的重新分布层142的厚度。由于芯构件110可具有大于或等于半导体芯片120的厚度的厚度，因此第一布线层112a至第三布线层112c可基于芯构件110的规格而具有相对较大的尺寸。因此，连接构件140的重新分布层142可具有比第一布线层112a至第三布线层112c的尺寸小的尺寸，以纤薄化。
第一绝缘层111a和第二绝缘层111b中的每个的材料不被具体限制。例如，可使用绝缘材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或用热固性树脂和热塑性树脂浸渍诸如无机填料、玻璃纤维、玻璃布或玻璃织物的芯的树脂(诸如，半固化片、ABF、FR-4或BT)。也可使用PID树脂。
第一布线层112a至第三布线层112c可用于使半导体芯片120的连接焊盘122重新分布。第一布线层112a至第三布线层112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的任何合金的导电材料。第一布线层112a至第三布线层112c可基于其设计而执行各种功能。例如，第一布线层112a至第三布线层112c中的每个可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案之外的诸如数据信号等的各种信号等。此外，第一布线层112a至第三布线层112c可包括过孔焊盘、线焊盘、电连接结构焊盘等。
第一过孔113a和第二过孔113b可电连接形成在不同层上的第一布线层112a至第三布线层112c，结果在芯构件110中形成电路径。第一过孔113a和第二过孔113b中的每个的材料也可以是导电材料。第一过孔113a和第二过孔113b中的每个可完全填充有导电材料，或者导电材料也可沿着第一过孔113a或第二过孔113b的壁表面形成。此外，第一过孔113a和第二过孔113b可具有现有技术中已知的所有形状，诸如，锥形形状、圆筒形状等。当形成用于第一过孔113a的孔时，设置在第一布线层112a的部分上的焊盘可用作阻挡件，因此在加工方面，可具有第一过孔113a具有锥形形状的优点，其中，该锥形形状的上表面的宽度大于其下表面的宽度。在这种情况下，第一过孔113a可与第二布线层112b的焊盘图案一体形成。当形成用于第二过孔113b的孔时，设置在第二布线层112b的部分上的焊盘可用作阻挡件，因此在加工方面，可具有第二过孔113b具有锥形形状的优点，其中，锥形形状的上表面的宽度大于其下表面的宽度。在这种情况下，第二过孔113b可与第三布线层112c的焊盘图案一体形成。
即使在根据另一示例的扇出型半导体封装模块100B、100C、100D、100E或100F中，也可使用根据另一示例的扇出型半导体封装模块100G的芯构件110。构造的与其之前被描述的构造重复的描述将被省略。
图19是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图19，在根据另一示例的扇出型半导体封装模块100H中，芯构件110可包括第一绝缘层111a、设置在第一绝缘层111a的背对表面上的第一布线层112a和第二布线层112b、设置在第一绝缘层111a上以覆盖第一布线层112a的第二绝缘层111b、设置在第二绝缘层111b上的第三布线层112c、设置在第一绝缘层111a上以覆盖第二布线层112b的第三绝缘层111c以及设置在第三绝缘层111c上的第四布线层112d。第一布线层112a至第四布线层112d可电连接到连接焊盘122。芯构件110可包括较大数量的第一布线层112a至第四布线层112d，因此连接构件140可被进一步简化。因此，可缓解由于在形成连接构件140的工艺中产生的缺陷导致的良率的劣化。第一布线层112a至第四布线层112d可分别通过贯穿第一绝缘层111a至第三绝缘层111c的第一过孔113a至第三过孔113c彼此电连接。
第一绝缘层111a可具有比第二绝缘层111b和第三绝缘层111c的厚度大的厚度。基本上，第一绝缘层111a的厚度可相对增大以保持其刚度，第二绝缘层111b和第三绝缘层111c可应用于形成较大数量的第三布线层112c和第四布线层112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括芯、填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c中的每个可以是包括填料和绝缘树脂的ABF或PID，但第一绝缘层111a至第三绝缘层111c中的每个的材料不限于此。类似地，贯穿第一绝缘层111a的第一过孔113a可具有比分别贯穿第二绝缘层111b和第三绝缘层111c的第二过孔113b和第三过孔113c的直径大的直径。
芯构件110的第三布线层112c的下表面可位于半导体芯片120的连接焊盘122的下表面之下。此外，连接构件140的重新分布层142和芯构件110的第三布线层112c之间的距离可小于连接构件140的重新分布层142和半导体芯片120的连接焊盘122之间的距离。这是由于第三布线层112c可突出地设置在第二绝缘层111b上，并且具有减小的厚度的钝化层还可形成在半导体芯片120的连接焊盘122上。芯构件110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间。芯构件110可具有与半导体芯片120的厚度对应的厚度，因此形成在芯构件110内部的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的水平面上。
芯构件110的第一布线层112a至第四布线层112d的厚度可大于连接构件140的重新分布层142的厚度。由于芯构件110可具有等于或大于半导体芯片120的厚度的厚度，因此第一布线层112a至第四布线层112d也可具有相对较大的尺寸。因此，连接构件140的重新分布层142可具有相对减小的尺寸，以纤薄化。
即使在根据另一示例的扇出型半导体封装模块100B、100C、100D、100E或100F中，也可使用上述的根据另一示例的扇出型半导体封装模块100H的芯构件110。构造的与之前被描述的构造重复的描述将被省略。
图20示出了示出在电子装置中通过使用根据示例性实施例的扇出型半导体封装模块获得的效果的示意性平面图。
参照图20，随着用于移动装置1100A或1100B的显示器的尺寸增大，对于增大电池容量的需求上升。由于移动装置1100A或1100B中的电池1180的面积根据电池容量增大而增大，因此可需要主板1110的尺寸减小。因此，可减小用于组件的安装面积，因此可继续减小包括PMIC和无源组件的模块1150的面积。当电子装置中使用根据示例性实施例的扇出型半导体封装模块100A、100B、100C、100D、100E、100F、100G或100H时，模块1150的尺寸可显著地减小。因此，可有效地使用除了模块1150之外的区域。
图21是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图21，在根据另一示例的扇出型半导体封装模块100I中，分别具有相对减小的厚度的第一无源组件125A和第二无源组件125B可分别设置在第二通孔110HB和第三通孔110HC中，具有相对增大的厚度的第六无源组件125F可设置在第七通孔110HG中。此外，第二包封剂132包封第六无源组件125F的至少一部分。由于包封分别具有相对减小的厚度的第一无源组件125A和第二无源组件125B的第一包封剂131本身可具有减小的厚度，因此可减小扇出型半导体封装模块100I的厚度，并且可更有效地解决由于厚度变化导致的问题。虽然图21中的截面图未示出，但是还可形成诸如第四通孔110HD至第六通孔110HF的其它通孔，并且分别具有相对减小的厚度的诸如第三无源组件125C至第五无源组件125E的无源组件可设置在其中。元件或制造方法与其之前被提供的描述重复的描述将被省略。
如上所述，根据示例性实施例，可提供具有新型结构的扇出型半导体封装模块，扇出型半导体封装模块可显著地减小半导体芯片和多个无源组件的安装面积，可显著地减小半导体芯片和无源组件之间的电路径的长度，不仅可解决生产良率的问题，并且可使用镀覆等获得改善的电磁干扰(EMI)屏蔽和散热效果。
虽然以上示出并且描述了示例性实施例，但对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可做出变型和改变。

Claims (30)

1.一种扇出型半导体封装模块，包括：
芯构件，具有彼此分开的第一通孔和第二通孔；
半导体芯片，设置在所述第一通孔中，所述半导体芯片具有有效表面和与所述有效表面背对的无效表面，在所述有效表面上设置有连接焊盘；
至少一个第一无源组件，设置在所述第二通孔中；
第一包封剂，包封所述芯构件和所述至少一个第一无源组件中的每个的至少一部分，所述第一包封剂填充所述第二通孔的至少一部分；
第二包封剂，包封所述半导体芯片的所述无效表面的至少一部分，所述第二包封剂填充所述第一通孔的至少一部分；及
连接构件，设置在所述芯构件、所述半导体芯片的所述有效表面和所述至少一个第一无源组件上，所述连接构件包括电连接到所述连接焊盘和所述至少一个第一无源组件的重新分布层。
2.如权利要求1所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括：金属层，设置在所述第二通孔的壁表面上。
3.如权利要求2所述的扇出型半导体封装模块，其中，所述第一通孔的壁表面与所述第二包封剂物理接触。
4.如权利要求2所述的扇出型半导体封装模块，其中，所述金属层连接到所述连接构件的所述重新分布层中包括的接地图案。
5.如权利要求2所述的扇出型半导体封装模块，其中，所述金属层延伸到所述芯构件的上表面和下表面。
6.如权利要求5所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括：
后侧金属层，设置在所述第一包封剂或所述第二包封剂上；及
后侧过孔，贯穿所述第一包封剂的至少一部分或所述第一包封剂和所述第二包封剂的至少一部分，所述后侧过孔将所述金属层连接到所述后侧金属层。
7.如权利要求5所述的扇出型半导体封装模块，其中，所述连接构件包括围住所述重新分布层的屏蔽结构。
8.如权利要求7所述的扇出型半导体封装模块，其中，所述屏蔽结构连接到所述金属层。
9.如权利要求1所述的扇出型半导体封装模块，其中，所述第二包封剂覆盖所述第一包封剂的上表面。
10.如权利要求1所述的扇出型半导体封装模块，其中，所述第一包封剂和所述第二包封剂的相应的上表面设置在同一水平面上。
11.如权利要求1所述的扇出型半导体封装模块，其中，所述半导体芯片和所述至少一个第一无源组件彼此并排设置，并且通过所述连接构件的所述重新分布层彼此电连接。
12.如权利要求11所述的扇出型半导体封装模块，其中，所述连接构件还包括将所述连接焊盘和所述至少一个第一无源组件连接到所述连接构件的所述重新分布层的过孔，并且所述连接焊盘和所述至少一个第一无源组件中的每个与所述连接构件的所述过孔物理接触。
13.如权利要求1所述的扇出型半导体封装模块，其中，所述半导体芯片包括电源管理集成电路，并且所述至少一个第一无源组件包括电容器。
14.如权利要求1所述的扇出型半导体封装模块，其中，所述芯构件还包括与所述第一通孔和与所述第二通孔分开的第三通孔，至少一个第二无源组件设置在所述第三通孔中，所述第一包封剂包封所述至少一个第二无源组件的至少一部分并且填充所述第三通孔的至少一部分，所述连接构件的所述重新分布层电连接到所述至少一个第二无源组件。
15.如权利要求1所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括：至少一个第三无源组件，设置在所述第一通孔中，
其中，所述第二包封剂包封所述至少一个第三无源组件的至少一部分，所述连接构件的所述重新分布层电连接到所述至少一个第三无源组件，并且所述至少一个第三无源组件的厚度大于所述至少一个第一无源组件的厚度。
16.如权利要求1所述的扇出型半导体封装模块，其中，所述芯构件包括布线层，所述布线层通过所述连接构件的所述重新分布层电连接到所述连接焊盘和所述至少一个第一无源组件。
17.如权利要求16所述的扇出型半导体封装模块，其中，所述芯构件包括接触所述连接构件的第一绝缘层、接触所述连接构件并且嵌在所述第一绝缘层中的第一布线层以及设置在所述第一绝缘层的与所述第一绝缘层的第一表面背对的第二表面上的第二布线层，所述第一布线层嵌在所述第一绝缘层的所述第一表面中，其中，所述第一布线层和所述第二布线层电连接到所述连接焊盘。
18.如权利要求17所述的扇出型半导体封装模块，其中，所述芯构件还包括：
第二绝缘层，设置在所述第一绝缘层上，以覆盖所述第二布线层；及
第三布线层，设置在所述第二绝缘层上，所述第三布线层电连接到所述连接焊盘。
19.如权利要求1所述的扇出型半导体封装模块，其中，所述芯构件包括第一绝缘层以及设置在所述第一绝缘层的背对的表面上的第一布线层和第二布线层，所述第一布线层和所述第二布线层电连接到所述连接焊盘。
20.如权利要求19所述的扇出型半导体封装模块，其中，所述芯构件还包括：
第二绝缘层，设置在所述第一绝缘层上，以覆盖所述第一布线层；
第三布线层，设置在所述第二绝缘层上；
第三绝缘层，设置在所述第一绝缘层上，以覆盖所述第二布线层；及
第四布线层，设置在所述第三绝缘层上，所述第三布线层和所述第四布线层电连接到所述连接焊盘。
21.如权利要求1所述的扇出型半导体封装模块，其中，所述第一包封剂和所述第二包封剂在所述第一包封剂和所述第二包封剂之间具有界面。
22.如权利要求1所述的扇出型半导体封装模块，其中，所述第一包封剂和所述第二包封剂通过不同的材料制成。
23.一种半导体封装模块，包括：
芯构件，具有第二通孔，第一无源组件设置在所述第二通孔中；
第一包封剂，包封所述芯构件和所述第一无源组件中的每个的至少一部分，所述第一包封剂填充所述第二通孔的至少一部分；
第一通孔，贯穿所述芯构件和所述第一包封剂；
半导体芯片，设置在所述第一通孔中，所述半导体芯片具有有效表面和与所述有效表面背对的无效表面，在所述有效表面上设置有连接焊盘；
第二包封剂，包封所述半导体芯片的所述无效表面的至少一部分，所述第二包封剂填充所述第一通孔的至少一部分；及
连接构件，设置在所述芯构件、所述半导体芯片的所述有效表面和所述第一无源组件上，所述连接构件包括电连接到所述连接焊盘和所述第一无源组件的重新分布层。
24.如权利要求23所述的半导体封装模块，所述半导体封装模块还包括设置在所述第二通孔的壁表面上的金属层。
25.如权利要求23所述的半导体封装模块，所述半导体封装模块还包括：
金属层，设置在所述芯构件上并且延伸到所述第二通孔的壁表面；
后侧金属层，设置在所述第一包封剂或所述第二包封剂上；及
后侧过孔，贯穿所述第一包封剂的至少一部分或所述第一包封剂和所述第二包封剂的至少一部分，所述后侧过孔将所述金属层连接到所述后侧金属层。
26.如权利要求23所述的半导体封装模块，其中，所述连接构件包括围住所述重新分布层的屏蔽结构。
27.如权利要求23所述的半导体封装模块，其中，所述第一包封剂和所述第二包封剂的相应的上表面设置在同一水平面上。
28.如权利要求23所述的半导体封装模块，其中，所述第二包封剂覆盖所述第一包封剂。
29.如权利要求23所述的半导体封装模块，所述半导体封装模块还包括设置在所述第一通孔中的第二无源组件，
其中，相对于所述连接构件，所述第二无源组件的上表面位于所述第一无源组件的上表面之上。
30.如权利要求23所述的半导体封装模块，其中，所述芯构件包括一个或更多个布线层，所述一个或更多个布线层通过所述连接构件的所述重新分布层电连接到所述连接焊盘和所述第一无源组件。
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