TW201907521A - 扇出型半導體封裝模組 - Google Patents

扇出型半導體封裝模組 Download PDF

Info

Publication number
TW201907521A
TW201907521A TW107103913A TW107103913A TW201907521A TW 201907521 A TW201907521 A TW 201907521A TW 107103913 A TW107103913 A TW 107103913A TW 107103913 A TW107103913 A TW 107103913A TW 201907521 A TW201907521 A TW 201907521A
Authority
TW
Taiwan
Prior art keywords
semiconductor package
fan
hole
layer
package module
Prior art date
Application number
TW107103913A
Other languages
English (en)
Other versions
TWI667744B (zh
Inventor
白龍浩
鄭注奐
許榮植
孔正喆
金漢
Original Assignee
南韓商三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電機股份有限公司 filed Critical 南韓商三星電機股份有限公司
Publication of TW201907521A publication Critical patent/TW201907521A/zh
Application granted granted Critical
Publication of TWI667744B publication Critical patent/TWI667744B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一種扇出型半導體封裝模組，包括：核心構件，具有第一貫穿孔及第二貫穿孔；半導體晶片，配置於所述第一貫穿孔中，且具有主動面及與所述主動面相對的非主動面，所述主動面具有連接墊配置於其上；至少一第一被動組件，配置於所述第二貫穿孔中；第一包封體，包封所述核心構件，包封所述核心構件及所述至少一第一被動組件中的每一者的至少部分；第二包封體，包封所述半導體晶片的所述非主動面的至少部分；及連接構件，配置於所述核心構件、所述半導體晶片的所述主動面及所述至少一第一被動組件上，且包括電性連接到所述連接墊及所述至少一第一被動組件的重佈線層。

Description

扇出型半導體封裝模組
本揭露是關於一種藉由將半導體晶片連同多個被動組件安裝在單個封裝內而模組化的半導體封裝模組。
[ 相關申請案的交叉引用 ]
本申請案主張於2017年7月7日向韓國智慧財產局申請的韓國專利申請案第10-2017-0086350號的優先權以及於2017年10月20日向韓國智慧財產局申請的韓國專利申請案號第10-2017-0136769號的優先權，所述申請案的整體以引用的方式併入本文中。
隨著用於行動裝置的顯示器的尺寸增加，需要增加電池容量。由於電池的安裝面積隨著電池容量的增加而增加，因此需要減小印刷電路板（PCB）的尺寸。所導致的組件的安裝面積減少可使得對模組化的好處（interest）繼續上升。
同時，用於安裝多個組件的傳統技術的一個實例為板上晶片（chip on board，COB）技術。COB是使用表面安裝技術（SMT）將個別被動元件及半導體封裝安裝在PCB上的方法。這種方法在成本方面可能是有利的，但由於在組件之間需要保留最小間距而可能需要較寬的安裝面積，使得在組件之間的電磁干擾（EMI）顯著增加，並由於在半導體晶片與被動組件之間顯著長的距離引起電氣雜訊增加。
本揭露的一個態樣可提供一種具有新穎結構的扇出型半導體封裝模組，其可顯著減少半導體晶片與多個被動組件的安裝面積，可顯著減少半導體晶片與被動組件之間電性通路的長度，仍然可解決生產良率問題，且可使用電鍍等獲得改善的電磁干擾（EMI）屏蔽與散熱效果。
在本揭露中提出的各種解決方案之一是在封裝製程中以兩個步驟將多個被動組件與半導體晶片安裝在單個封裝中以形成模組，以及包封被動組件與半導體晶片。此外，可藉由將電鍍等施加到具有這樣結構的封裝模組以獲得電磁干擾（EMI）屏蔽及散熱效果。
根據本揭露的一個態樣，扇出型半導體封裝模組可包括：核心構件，具有彼此間隔開的第一貫穿孔及第二貫穿孔；半導體晶片，配置於所述第一貫穿孔中，所述半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面具有連接墊配置於其上；至少一第一被動組件，配置於所述第二貫穿孔中；第一包封體，包封所述核心構件，包封所述核心構件及所述至少一第一被動組件中的每一者的至少部分，所述第一包封體填充所述第二貫穿孔的至少部分；第二包封體，包封所述半導體晶片的所述非主動面的至少部分，所述第二包封體填充所述第一貫穿孔的至少部分；及連接構件，配置於所述核心構件、所述半導體晶片的所述主動面及所述至少一第一被動組件上，所述連接構件包括電性連接到所述連接墊及所述至少一第一被動組件的重佈線層。
在下文中，將參照所附圖式說明本揭露的實施例。
然而，本揭露可以以許多不同的形式舉例說明，並且不應該被解釋為限於在此闡述的具體實施例。相反的，提供這些實施例是為了使本揭露透徹及完整，並將本揭露的範圍完全傳達給技術領域中具有通常知識者。
在整篇說明書中，將理解的是，當諸如層、區域或晶圓（基板）的元件，被稱為「在另一元件上」、「連接到另一元件」或「耦合到另一元件」時，可以是直接在「所述另一元件上」、直接「連接到所述另一元件」或直接「耦合到所述另一元件」，或者可存在介於其間的其他元件。相反的，當元件被稱為「直接在另一元件上」、「直接連接到另一元件」或「直接耦合到另一元件」時，可沒有介於其間的其他元件或層。一樣的符號始終指一樣的元件。如本文中所使用，用語「及/或」包括一個或多個相關列舉項目的任何及所有組合。
顯而易見的是，雖然用語「第一」、「第二」、「第三」等可被用於本文中來描述各種構件、組件、區域、層及/或區段，但這些構件、組件、區域、層及/或區段不應受這些用語限制。這些用語僅用於區分一構件、組件、區域、層或區段與另一區域、層或區段。因此，下面討論的第一構件、組件、區域、層或區段可以被稱為第二構件、組件、區域、層或區段，而不悖離例示性實施例的教示。
為了便於描述，空間相對用語，諸如「上方」、「上」、「下方」及「下」等，可被用於本文中以描述一個元件相對於另一個元件的關係，如圖所示。將理解的是除了在圖式中所描繪的方位外，空間相對用語還意圖涵蓋裝置在使用或操作中的不同方位。例如，如果在圖式中的裝置翻轉，相對於其他元件被描述為「上方」或「上」的元件則會相對於所述其他元件或特徵被定位為「下方」或「下」。因此，用語「上方」可同時涵蓋上方方位及下方方位，取決於圖式的特定方向方位。裝置可以以其他方式定位（旋轉90度或定位在其他方位）且可相應地解釋本文所使用的空間相對描述符。
本文所使用的術語僅描述特定實施例，本揭露不受其限制。如本文中所使用，除非上下文另外明確指出，否則單數形式「一」及「所述」意圖也包括複數形式。還將理解的是用語「包括」當用於本說明書中時，具體說明所陳述的特徵、整體、步驟、操作、構件、元件及/或其群組的存在，但不排除一個或多個其他特徵、整體、步驟、操作、構件、元件及/或其群組的存在或加入。
在下文中，將參照說明本揭露的實施例的示意圖描述本揭露的實施例。在圖式中，例如，由於製造技術及/或公差，可以估計所示形狀的修改。因此，本揭露的實施例不應被解釋為限於在本文所顯示的區域的特定形狀，以包括例如由製造導致的形狀變化。以下實施例也可單獨構成或構成為其數個或全部的組合。
以下描述的本揭露的內容可以具有各種配置，並且在本文中僅提出了所需的配置，但是本揭露不限於此。
在下文中，將參照所附圖式描述本揭露中的例示性實施例。為了清楚起見，在圖式中所顯示的組件的形狀或尺寸被放大。
電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000可容置母板1010。母板1010可包括物理連接及/或電性連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不限於此，亦可包括其他類型的的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不限於此，亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起與彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040不限於此，且可包括用於各種其他目的的被動組件等。另外，其他組件1040可與晶片相關組件1020及/或網路相關組件1030一起與彼此組合。
取決於電子裝置1000的類型，電子裝置1000可包括可物理連接及/或電性連接至母板1010或可不物理連接及/或不電性連接至母板1010的其他組件。其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，其他組件不限於此，且亦可根據電子裝置1000的類型等包括用於各種其他目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不限於此，且可為能夠處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝1121可出於各種目的被用於上述的各種電子裝置中。例如，母板1110可容置於智慧型電話1100的本體1101中，並可具有物理連接及/或電性連接至母板1110的各種組件1120。此外，可物理或電性連接至主板1110或可不物理或電性連接至主板1110的其他組件（例如：照相機模組1130）可容置於本體1101中。部分的組件1120可為上述的晶片相關組件，例如：半導體封裝1121，但上述的晶片相關組件不限於此。電子裝置不限於智慧型電話1100，亦可為上述的其他電子裝置。
半導體封裝
一般而言，許多微電子電路被整合於半導體晶片中。然而，半導體晶片本身可能不能用作為已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身不被使用，而是於電子裝置等中封裝並以封裝狀態使用。
由於在電性連接方面，半導體晶片與電子裝置的主板之間的電路寬度差異，因而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸及在連接墊之間的間隔可非常精細，但用於電子裝置的主板的組件安裝墊的尺寸及在組件安裝墊之間的間隔可顯著地大於半導體晶片的規格。因此，可能難以將半導體晶片直接安裝在主板上，並可能需要用於減少在半導體晶片與主板之間的電路寬度差異的封裝技術。
取決於半導體封裝的結構及目的，由這樣的封裝技術製造的半導體封裝可分為扇入型半導體封裝及扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。
扇入型 半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後扇入型半導體封裝的狀態的剖視示意圖。
圖4為說明封裝扇入型半導體封裝的製程的剖視示意圖。
參照圖4，半導體晶片2220可例如為裸露狀態下的積體電路（IC），半導體晶片2220包括本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括導電材料，例如鋁（Al）等；以及鈍化層2223，例如氧化物膜、氮化物膜等，且形成於本體2221的一個表面上並覆蓋至少部分的連接墊2222。因為連接墊2222非常小，可能難以將積體電路安裝在中級印刷電路板（PCB）上，以及安裝在電子裝置的主板上。
因此，取決於半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：使用絕緣材料（諸如感光性絕緣樹脂（PID））在半導體晶片2220上形成絕緣層2241；在絕緣層2241中形成暴露連接墊2222的通孔孔洞2243h；及形成重佈線層2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口部分2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列子製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的連接墊（例如：所有輸入/輸出（I/O）端子）可被配置於半導體晶片內的封裝形式，可具有改善的電特性，並且可以低成本進行生產。因此，已經以扇入型半導體封裝形式製造出嵌入於智慧型電話中的許多元件。詳細而言，已經開發出在具有小型尺寸的同時允許快速訊號傳遞的元件。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝的半導體晶片內部，因此扇入型半導體封裝可具有顯著的空間限制。因此，可能難以將這樣的結構應用於具有大量輸入/輸出端子的半導體晶片，或應用於具有小型尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法直接安裝在電子裝置的主板上以供使用。甚至當半導體晶片的輸入/輸出端子的尺寸及其之間的間隔藉由重佈線製程而擴展時，扇入型半導體封裝可能沒有足以直接安裝在電子裝置的主板上的尺寸或間隔。
圖5為說明安裝在印刷電路板上並最終安裝在電子裝置的主板上的扇入型半導體封裝的剖視示意圖。
圖6為說明嵌入印刷電路板中並最終安裝在電子裝置的主板上的扇入型半導體封裝的剖視示意圖。
參照圖5，在扇入型半導體封裝2200中，可藉由印刷電路板2301對半導體晶片2220的連接墊2222（例如：輸入/輸出端子）進行第二次重佈線，及扇入型半導體封裝2200可在安裝在印刷電路板2301上的同時，最終安裝在電子裝置的主板2500上。此處，焊球2270等可藉由底部填充樹脂2280等固定，且可以模製材料2290等覆蓋其外表面。或者，扇入型半導體封裝2200可嵌入單獨的印刷電路板2302中，在被嵌入印刷電路板2302的同時，可藉由印刷電路板2302對半導體晶片2220的連接墊2222（例如：輸入/輸出端子）進行再次重佈線，並可最終安裝在電子裝置的主板2500上。
如上所述，可能難以將扇入型半導體封裝直接安裝在電子裝置的主板上以供使用。因此，扇入型半導體封裝可安裝在單獨的印刷電路板上，並接著可藉由封裝製程安裝在電子裝置的主板上，或者在嵌入印刷電路板的同時，可安裝在電子裝置的主板上以供使用。
扇出型 半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖7，在扇出型半導體封裝2100中，例如，可藉由包封體2130保護半導體晶片2120的外表面，且可藉由連接構件2140將半導體晶片2120的連接墊2122朝半導體晶片2120外進行重佈線。在連接構件2140上可進一步形成鈍化層2150，及於鈍化層2150的開口部分中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層等的積體電路。連接構件2140可包括絕緣層2141、形成在絕緣層2141上的重佈線層2142、及將連接墊2122與重佈線層2142電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有以下結構：藉由形成在半導體晶片上的連接構件使半導體晶片的輸入/輸出端子可朝半導體晶片外進行重佈線。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內部。因此，當半導體晶片的尺寸減小時，球的尺寸及間距需要減少，使得標準化球佈局（standardized ball layout）可能無法用於扇入型半導體封裝中。另一方面，如上所述，扇出型半導體封裝可具有以下結構：藉由形成在半導體晶片上的連接構件使半導體晶片的輸入/輸出端子朝半導體晶片外進行重佈線。因此，即使當半導體晶片的尺寸減小時，標準化焊球佈局可原樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝在電子裝置的主板上，而無需單獨的印刷電路板，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的剖視示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝在電子裝置的主板2500上。例如，如上所述，扇出型半導體封裝2100可包括形成在半導體晶片2120上的連接構件2140以能夠將連接墊2122重佈線到半導體晶片2120外部的扇出型區域，使得標準化球佈局可原樣用於扇出型半導體封裝2100。因此，扇出型半導體封裝2100可安裝在電子裝置的主板2500上，而無需單獨的印刷電路板等。
如上所述，由於扇出型半導體封裝可安裝在電子裝置的主板上，而無需單獨的印刷電路板，扇出型半導體封裝可具有比使用印刷電路板的扇入型半導體封裝更小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝可具有改善的熱特性及電特性，及因此扇出型半導體封裝可尤其適合用於行動產品。此外，扇出型半導體封裝比使用印刷電路板的一般層疊封裝（POP）型半導體封裝可為更小型尺寸，並可解決由翹曲現象引起的問題。
扇出型半導體封裝可指如上所述用於將半導體晶片安裝在電子裝置的主板等上，並保護半導體晶片免於外部衝擊的封裝技術。扇出型半導體封裝在概念上可不同於具有與扇出型半導體封裝不同的規格、目的等並具有扇入型半導體封裝嵌入於其中的印刷電路板等。
半導體封裝模組
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I'所截取的切割平面示意圖。
參照圖9及圖10，根據實例的扇出型半導體封裝模組100A，可包括：核心構件110，具有第一貫穿孔110HA至第六貫穿孔110HF；半導體晶片120，配置於第一貫穿孔110HA內，具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊122；至少一第一被動組件125A，配置於第二貫穿孔110HB內；至少一第二被動組件125B，配置於第三貫穿孔110HC內；至少一第三被動組件125C，配置於第四貫穿孔110HD內；至少一第四被動組件125D，配置於第五貫穿孔110HE內；至少一第五被動組件125E，配置於第六貫穿孔110HF內；第一包封體131，包封核心構件110及第一被動組件125A至第五被動組件125E中的每一者的至少部分以及填充第二貫穿孔110HB至第六貫穿孔110HF中的每一者的至少部分；第二包封體132，包封半導體晶片120的非主動面的至少部分以及填充第一貫穿孔110HA的至少部分；連接構件140，配置於核心構件110上、半導體晶片120的主動面上及第一被動組件125A至第五被動組件125E上，並包括電性連接至連接墊122及電性連接至第一被動組件125A至第五被動組件125E的重佈線層142；鈍化層150，配置於連接構件140上；凸塊下金屬層160，形成於鈍化層150的開口部分中，並電性連接至重佈線層142；以及電性連接結構170，配置於凸塊下金屬層160上，並藉由凸塊下金屬層160電性連接至重佈線層142。
隨著用於行動裝置的顯示器的尺寸增加，對於增加電池容量的需求也跟著提升。因為隨著電池容量的增加，行動裝置中電池的安裝面積變更大，因此需要減少印刷電路板的尺寸。所導致的組件的安裝面積減少可使得對模組化的好處（interest）繼續上升。用於安裝多個組件的傳統技術的一個實例為板上晶片（COB）技術。COB是使用表面安裝技術（SMT）將個別被動元件及半導體封裝安裝在印刷電路板上的方法。這種方法在成本方面可能是有利的，但由於在組件之間保留的間距顯著減少而可能需要較寬的安裝面積，可能使得在組件之間的電磁干擾（EMI）顯著增加，並可能由於在半導體晶片與被動組件之間相對長的距離引起電氣雜訊增加。
相反地，在扇出型半導體封裝模組100A中，根據實例，第一被動組件125A至第五被動組件125E可連同半導體晶片120配置於單個封裝內以被模組化。因此，組件之間顯著減少的間距可使其在印刷電路板（諸如母板等）上的安裝面積顯著減少。此外，半導體晶片120與第一被動組件125A至第五被動組件125E之間電性通路的長度可顯著減少，因此解決雜訊問題。具體而言，第一被動組件125A至第五被動組件125E可經歷兩步驟或更多步驟的包封製程，而不是一步驟的包封製程，因此顯著減少由安裝第一被動組件125A至第五被動組件125E引起的對安裝良率的影響及外來物質效應（effects of foreign substance）等。
詳細而言，第一被動組件125A至第五被動組件125E的表面安裝可相對容易。然而，由於半導體晶片120的表面安裝可需要高準確度及乾淨的環境，半導體晶片120的表面安裝可相對困難。因此，當分別進行安裝與包封第一被動組件125A至第五被動組件125E的製程及安裝與包封半導體晶片120的製程時，在二個製程中對安裝良率的影響及外來物質效應等可顯著減少。具體而言，在安裝與包封第一被動組件125A至第五被動組件125E後，相對昂貴的半導體晶片120可藉由精密製程僅安裝在單獨的良好品質單元上，因此具有高度良率。此外，具有各種厚度的第一被動組件125A至第五被動組件125E及/或半導體晶片120可被穩定地固定，並可解決由厚度變化引起的各種問題。
在下文中，將更詳細地描述根據一實例的扇出型半導體封裝模組100A所包括的個別組件。
根據其材料類型，核心構件110可進一步增加扇出型半導體封裝模組100A的剛性，及可用於確保第一包封體131及第二包封體132的均勻厚度。核心構件110可具有第一貫穿孔110HA至第六貫穿孔110HF。第一貫穿孔110HA至第六貫穿孔110HF可彼此物理隔開。半導體晶片120、第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E可分別配置於第一貫穿孔110HA、第二貫穿孔110HB、第三貫穿孔110HC、第四貫穿孔110HD、第五貫穿孔110HE及第六貫穿孔110HF內。半導體晶片120、第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E可分別以預定距離自第一貫穿孔110HA的壁表面、第二貫穿孔110HB的壁表面、第三貫穿孔110HC的壁表面、第四貫穿孔110HD的壁表面、第五貫穿孔110HE的壁表面及第六貫穿孔110HF的壁表面隔開以被其壁表面圍繞。這樣的結構可被修改。
核心構件110可包括絕緣層111。絕緣層111的材料不受特別限制。例如，絕緣層111的材料可為絕緣材料。絕緣材料可為熱固性樹脂，諸如環氧樹脂；熱塑性樹脂，諸如聚醯亞胺；或諸如預浸體（prepreg），味之素構成膜（Ajinomoto Build up Film，ABF），FR-4或雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等樹脂，其中核心（諸如無機填料、玻璃纖維、玻璃布或玻璃織物）以熱固性樹脂及熱塑性樹脂浸漬。或者，亦可使用感光成像介電（PID）樹脂。
核心構件110可包括配置於絕緣層111的相對的表面上的導電層112a及導電層112b。導電層112a及導電層112b可被用作標記圖案以形成第一貫穿孔110HA至第六貫穿孔110HF，或者用來配置半導體晶片120及第一被動組件125A至第五被動組件125E。或者，導電層112a及導電層112b亦可被用作佈線圖案。例如，導電層112a及導電層112b可為接地圖案。導電層112a及導電層112b中的每一者的材料可為銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金，但不限於此。
半導體晶片120可為以數百至數百萬個或更多個的數量的元件整合於單一晶片中提供的積體電路。積體電路可例如為電源管理積體電路（PMIC），但不限於此。半導體晶片可為裸露狀態下的積體電路，其中未形成單獨的凸塊或重佈線層。積體電路可以主動晶圓為基礎形成。在此情況下，矽（Si）、鍺（Ge）或砷化鎵（GaAs）可被用作形成半導體晶片的本體121的基礎材料。本體121可具有各種類型的電路形成於其中。連接墊122可將半導體晶片120電性連接至其他組件，及連接墊122的材料可為導電材料，諸如鋁（Al）等，但未受特別限制。本體121可具有鈍化膜123形成於其上以使連接墊122被暴露，及鈍化膜123可為氧化物膜、氮化物膜或氧化物膜及氮化物膜所構成的雙層。絕緣膜（未繪示）等可進一步配置於其他需要的位置中。
第一被動組件125A至第五被動組件125E中的每一者可獨立地為多層陶瓷電容器（multilayer ceramic capacitor；MLCC）、低電感晶片電容器（low inductance chip capacitor；LICC）、電感器或珠子。第一被動組件125A至第五被動組件125E可具有不同厚度。此外，第一被動組件125A至第五被動組件125E中的每一者可具有與半導體晶片120不同的厚度。根據一實例，扇出型半導體封裝模組100A可允許第一被動組件125A至第五被動組件125E及半導體晶片120以兩步驟或更多步驟中進行包封，因此顯著減少由於這種厚度偏差引起的缺陷的數量。第一被動組件125A至第五被動組件125E的數量沒有特別限制，且亦可比在圖式中所繪示的更多或更少。
第一包封體131可包封第一被動組件125A至第五被動組件125E中的每一者的至少部分。此外，第一包封體131可填充第二貫穿孔110HB至第六貫穿孔110HF中的每一者的至少部分。此外，第一包封體131可覆蓋核心構件110的至少部分。第一包封體131可包括絕緣材料。絕緣材料可為包括無機填料及絕緣樹脂的材料，絕緣樹脂例如熱固性樹脂（諸如環氧樹脂）、熱塑性樹脂（諸如聚醯亞胺）或特別是ABF、FR-4樹脂、BT樹脂，PID樹脂等樹脂，其中在熱固性樹脂及熱塑性樹脂中包括硬化劑（諸如無機填料）。此外，可使用諸如環氧樹脂模塑化合物、模製化合物（EMC）等已知的模製材料，及亦可使用感光性材料，諸如感光成像包封體（PIE）。亦可使用核心（諸如無機填料、玻璃纖維、玻璃布或玻璃織物）以絕緣樹脂（諸如熱固性樹脂或熱塑性樹脂）浸漬的材料。
第二包封體132可包封半導體晶片120的至少部分。此外，第二包封體132可填充第一貫穿孔110HA的至少部分。此外，第二包封體132可覆蓋第一包封體131的至少部分。第二包封體132亦可包括絕緣材料。絕緣材料可為包括無機填料及絕緣樹脂的材料，絕緣樹脂例如熱固性樹脂（諸如環氧樹脂）、熱塑性樹脂（諸如聚醯亞胺）或特別是ABF、FR-4樹脂、BT樹脂，PID樹脂等樹脂，其中在熱固性樹脂及熱塑性樹脂中包括硬化劑（諸如無機填料）。此外，亦可使用諸如EMC等已知的模製材料。亦可使用核心（諸如無機填料、玻璃纖維、玻璃布或玻璃織物）以絕緣樹脂（諸如熱固性樹脂或熱塑性樹脂）浸漬的材料。
第一包封體131及第二包封體132可包括相同的材料，及亦可包括不同材料。即使當第一包封體131及第二包封體132包括相同的材料時，也可識別在其之間的邊界或介面。第一包封體131及第二包封體132可包括類似的材料，但可具有不同顏色。例如，第一包封體131可比第二包封體132更透明。因此，在其之間的邊界或介面可以是明顯的。
連接構件140可使半導體晶片120的連接墊122重佈線。此外，連接構件140可將半導體晶片120電性連接到第一被動組件125A至第五被動組件125E。具有各種功能的數十至數百個半導體晶片120的連接墊122可藉由連接構件140重佈線，及取決於其功能，可藉由電性連接結構170與外部電源物理連接及/或電性連接。連接構件140可包括絕緣層141；重佈線層142，配置於絕緣層141上；及通孔143，穿過絕緣層141並連接重佈線層142。連接構件140可包括單層，及亦可包括比在圖式中所繪示的數量更多的多層。
絕緣層141的材料可為絕緣材料。除了上述絕緣材料外，絕緣材料還可為感光性絕緣材料，諸如PID樹脂。例如，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，絕緣層141可具有進一步減小的厚度，並可更容易地實現通孔143的精密間距。絕緣層141可為包括絕緣樹脂及填料的感光性絕緣層。當絕緣層141包括多層時，其材料可彼此相同，且亦可為彼此不同。當絕緣層141包括多層時，取決於製程，所述多層可整體形成，使得在其之間的邊界可能不容易明顯。
重佈線層142可用於實質上對連接墊122進行重佈線。重佈線層142的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其任何合金。取決於其層的設計，重佈線層142可執行各種功能。例如，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。此外，重佈線層142可包括通孔接墊、連接端子墊等。
通孔143可將形成於不同層中的重佈線層142、連接墊122、第一被動組件125A至第五被動組件125E等彼此電性連接以導致在扇出型半導體封裝模組100A中電性通路的形成。通孔143可與連接墊122及第一被動組件125A至第五被動組件125E物理接觸。例如，半導體晶片120可以裸晶形式直接連接至連接構件140的通孔143，而無需單獨的凸塊等，及第一被動組件125A至第五被動組件125E可使用焊料凸塊等，以嵌入式表面安裝形式直接連接至連接構件140的通孔143。通孔143的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其任何合金。通孔143可被導電材料完全填充或導電材料亦可沿通孔143的壁表面形成。此外，通孔143可具有相關領域中已知的所有形狀，諸如錐形、圓柱形等。
鈍化層150可保護連接構件140不受外部物理或化學損害。鈍化層150可具有開口部分以暴露連接構件140的重佈線層142的至少部分。開口部分可以數十至數千個的數量形成於鈍化層150中。鈍化層150可包括絕緣樹脂及無機填料，且可不包括玻璃纖維。例如，鈍化層150可為ABF，但不限於此。
凸塊下金屬層160可增加電性連接結構170的連接可靠性，導致扇出型半導體封裝模組100A的板級可靠性增加。凸塊下金屬層160可連接至被鈍化層150的開口部分所暴露的連接構件140的重佈線層142。凸塊下金屬層160可藉由已知的金屬化方法，使用已知的導電材料（例如：金屬），形成於鈍化層150的開口部分中，及形成凸塊下金屬層160的方法不限於此。
電性連接結構170可為將扇出型半導體封裝模組100A物理及/或電性連接到外部電源的額外組件。例如，扇出型半導體封裝模組100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170可由例如焊料等導電材料形成。然而，此僅為舉例說明，及電性連接結構170的材料沒有特別限制。電性連接結構170可為接腳、球或引腳等。電性連接結構170可包括單層或多層。當電性連接結構170包括多層時，電性連接結構170可包括銅柱及焊料。當電性連接結構170包括單層時，電性連接結構170可包括錫-銀焊料或銅。然而，此僅為舉例說明，及電性連接結構170的材料不限於此。電性連接結構170的數量、間隔或配置等沒有特別限制，及可由此項技術領域中具有通常知識者視設計細節容易地修改。例如，可根據連接墊122的數量提供數十至數千個電性連接結構170，及電性連接結構170亦可以不少於或不多於數十至數千個的數量提供。
電性連接結構170中的至少一者可配置於扇出區域中。扇出區域可指除了可配置半導體晶片120的區域外的區域。相較於扇入型半導體封裝，扇出型半導體封裝可具有改善的可靠性，可具有多個輸入/輸出端子，及可有利於三維內連線（3D interconnection）。此外，相較於球柵陣列（BGA）半導體封裝、接腳柵陣列（land grid array，LGA）半導體封裝等，扇出型半導體封裝可被製造為具有減少的厚度，並可具有改善的價格競爭力。
圖11為說明用來製造圖9的扇出型半導體封裝模組的面板的實例的剖視示意圖。
參照圖11，根據一實例，可使用具有大尺寸的面板500製造扇出型半導體封裝模組100A。面板500的尺寸可為普通晶圓的尺寸的兩到四倍以上。因此，可在包括一系列子製程的單一製程中製造更多數量的扇出型半導體封裝模組100A。面板500可具有正方形或矩形。因此，生產力可顯著增加。具體而言，隨著每個扇出型半導體封裝模組100A的尺寸增加，相較於使用晶圓製造扇出型半導體封裝模組100A的情況，生產力可相對增加。面板500的每個單元可為將在下文描述的製造扇出型半導體封裝模組的方法中所初始製備的核心構件110。可使用面板500藉由包括一系列子製程的單一製程同時製造多個扇出型半導體封裝模組100A，接著可藉由諸如切片製程（dicing process）等已知的切割製程將扇出型半導體封裝模組100A切割成個別的扇出型半導體封裝模組100A。
圖12A至圖12D為說明製造圖9的扇出型半導體封裝模組的製程的實例的剖視示意圖。
參照圖12A，可首先製備核心構件110。核心構件110可藉由製備覆銅層壓基板（copper clad laminate，CCL）作為上述面板500並接著將覆銅層壓基板的銅箔圖案化成導電層112a及導電層112b而形成。隨後，第二貫穿孔110HB至第六貫穿孔110HF中的每一者可形成於核心構件110中。圖12A的剖面圖中僅繪示第二貫穿孔110HB及第三貫穿孔110HC。然而，亦可形成第四貫穿孔110HD至第六貫穿孔110HF。取決於絕緣層111的材料，第二貫穿孔110HB至第六貫穿孔110HF中的每一者可藉由雷射鑽孔製程及/或機械鑽孔製程形成。在某些情況下，亦可使用噴砂製程或化學製程。隨後，第一黏合膜211可貼附到核心構件110的下表面，及第一被動組件125A至第五被動組件125E可配置於第二貫穿孔110HB至第六貫穿孔110HF中。第一黏合膜211可為已知的膠帶，但不限於此。
參照圖12B，核心構件110及第一被動組件125A至第五被動組件125E可被第一包封體131包封。第一包封體131可藉由層疊呈未固化狀態的膜並將膜固化的方法形成，且亦可藉由施加並固化液體材料的方法形成。隨後，可移除第一黏合膜211。移除第一黏合膜211的方法可為機械方法。隨後，第一貫穿孔110HA可形成於核心構件110中。第一貫穿孔110HA可穿透包括核心構件110及配置於核心構件110上的部分第一包封體131的堆疊結構。取決於絕緣層111的材料，第一貫穿孔110HA亦可藉由雷射鑽孔製程及/或機械鑽孔製程形成。在某些情況下，亦可使用噴砂製程或化學製程。在形成第一貫穿孔110HA的製程中，第一包封體131對應於第一貫穿孔110HA的區域可被穿透。
參照圖12C，第二黏合膜212可貼附到核心構件110的下表面，及半導體晶片120可配置於第一貫穿孔110HA中。半導體晶片120可以面朝下（face-down）的方式配置。第二黏合膜212亦可為已知的膠帶，但不限於此。隨後，第一包封體131及半導體晶片120可被第二包封體132包封。第二包封體132可藉由層疊呈未固化狀態的膜並將膜固化的方法形成，且亦可為藉由施加並固化液體材料的方法形成。
參照圖12D，可移除第二黏合膜212。移除第二黏合膜212的方法亦可為機械方法。隨後，連接構件140可形成在第二黏合膜212已經自其移除的下區域上。連接構件140可藉由以下方式形成：藉由已知的疊層或施加方法形成絕緣層141，藉由微影方法或藉由雷射鑽孔製程及/或機械鑽孔製程形成通孔143的孔，及藉由已知的電鍍方法（諸如電鍍方法、無電式電鍍方法等）形成重佈線層142及通孔143。隨後，可藉由已知的疊層或施加方法形成鈍化層150，可藉由已知的金屬化方法形成凸塊下金屬層160，及可藉由已知的方法形成電性連接結構170。
當使用圖11的面板500等時，可於包括一系列子製程的單一製程中製造多個扇出型半導體封裝模組100A。然後，可藉由切片製程等將扇出型半導體封裝模組100A切片成個別的扇出型半導體封裝模組100A。
圖13為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖13，根據另一實例，在扇出型半導體封裝模組100B中，第二包封體132可未覆蓋第一包封體131。這樣的結構可藉由以與UF噴射（UF jetting）相同的方式形成第二包封體132來實現。第一包封體131及第二包封體132的上表面可實質上彼此共平面。例如，第一包封體131及第二包封體132的上表面可配置於相同的水平高度上。在概念上，相同的水平高度可包括在其水平高度上的細微差異。例如，相同的水平高度指第一包封體131的水平高度及第二包封體132的水平高度可為實質上相同。在此情況下，扇出型半導體封裝模組100B的厚度可顯著減少。與其先前提供的描述重疊的元件或製造方法的描述將省略。
圖14為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖14，根據另一實例，在扇出型半導體封裝模組100C中，各自具有相對減少的厚度的第一被動組件125A及第二被動組件125B可分別配置於未配置半導體晶片120的第二貫穿孔110HB及第三貫穿孔110HC中，及具有相對增加的厚度的第六被動組件125F可配置於配置半導體晶片120的第一貫穿孔110HA中。因為包封各自具有相對減少的厚度的第一被動組件125A及第二被動組件125B的第一包封體131本身可具有減少的厚度，所以扇出型半導體封裝模組100C的厚度可減少，並可更有效地解決由厚度變化引起的問題。具體而言，當第六被動組件125F為需要靠近半導體晶片120（例如電源電感器（PI）等元件）時，在其之間的電性通路的長度可進一步顯著減少，及因此扇出型半導體封裝模組100C可具有各種優點。雖然未繪示於圖14的剖面圖中，可進一步形成其他貫穿孔，諸如第四至第六貫穿孔110HD至110HF，及被動組件（諸如各自具有相對減少的厚度的第三被動組件125C至第五被動組件125E）可配置於其中。與其先前提供的描述重疊的元件或製造方法的描述將省略。
圖15為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖15，除了上述根據一實例的扇出型半導體封裝模組100A，根據另一實例，扇出型半導體封裝模組100D可進一步包括用於EMI屏蔽及散熱的金屬層181及背面金屬層182，及背面通孔183。金屬層181可形成在第二貫穿孔110HB及第三貫穿孔110HC中的每一者的壁表面上以具有板狀，因此圍繞第一被動組件125A及第二被動組件125B。具有板狀的金屬層181可延伸至核心構件110的上表面及下表面。背面金屬層182可形成在第二包封體132上以具有板狀，因此屏蔽扇出型半導體封裝模組100D的上部分。金屬層181及背面金屬層182可顯著增加EMI屏蔽及散熱效果。背面通孔183可通過第一包封體131的至少部分及第二包封體132的至少部分以將金屬層181與背面金屬層182連接。金屬層181、背面金屬層182及背面通孔183中的每一者可包括諸如銅（Cu）等導電材料，及可藉由已知的電鍍方法等形成。金屬層181及背面金屬層182可連接至連接構件140的重佈線層142中所包括的用以接地的接地圖案。
連接構件140可包括圍繞重佈線層142的屏蔽結構190。重佈線層142可藉由屏蔽結構190屏蔽EMI。屏蔽結構190可形成在連接構件140的外邊緣上，及除了於圖15所繪示的堆疊通孔外，亦可使用線通孔、銅塊等。屏蔽結構190亦可連接至金屬層181。
用於除水或除氣的除氣孔洞可形成於背面金屬層182中。出於此目的，背面金屬層182亦可具有網狀。
具有半導體晶片120配置於其中的第一貫穿孔110HA的壁表面可未塗佈金屬層。例如，第一貫穿孔110HA的壁表面可與第二包封體132物理接觸。在第一貫穿孔110HA的壁表面與第二包封體132之間的物理接觸可藉由以下方式實現：首先形成第二貫穿孔110HB及第三貫穿孔110HC，透過電鍍形成金屬層181，將第一被動組件125A及第二被動組件125B分別配置於第二貫穿孔110HB及第三貫穿孔110HC中，當未檢測到缺陷時，形成第一貫穿孔110HA，並將半導體晶片120配置於其中。或者，在第一貫穿孔110HA的壁表面及第二包封體132之間的物理接觸可藉由以下方式實現：形成第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC，在以乾燥膜等填充第一貫穿孔110HA的同時，透過電鍍形成金屬層181，將第一被動組件125A及第二被動組件125B分別配置於第二貫穿孔110HB及第三貫穿孔110HC中，當未檢測到缺陷時，打開第一貫穿孔110HA，並將半導體晶片120配置於其中。另外，可使用各種方法。第一被動組件125A及第二被動組件125B的表面安裝可為相對容易。然而，由於半導體晶片120的表面安裝可需要高準確度及乾淨的環境，半導體晶片120的表面安裝可相對困難。因此，當安裝與包封第一被動組件125A及第二被動組件125B的製程及安裝與包封半導體晶片120的製程分別進行時，在二個製程中的對安裝良率的影響及外來物質效應等都可顯著減少。具體而言，在安裝第一被動組件125A至第二被動組件125B後，相對昂貴的半導體晶片120可藉由精密製程僅安裝在單獨的良好品質單元上，因此具有高度良率。
雖然未繪示於圖15的剖面圖中，但可進一步形成其他貫穿孔，諸如第四貫穿孔110HD至第六貫穿孔110HF，金屬層181可配置於第四貫穿孔110HD至第六貫穿孔110HF中的每一者的壁表面上，及金屬層181可藉由背面通孔183連接至背面金屬層182。此外，金屬層181及背面金屬層182可連接至連接構件140的重佈線層142或屏蔽結構190所包括的接地圖案。因此，配置於第四貫穿孔110HD至第六貫穿孔110HF中的第三被動組件125C至第五被動組件125E可被金屬層181圍繞以提供EMI屏蔽及散熱效果。與其先前提供的描述重疊的元件或製造方法的描述將省略。
圖16為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖16，除了上述根據另一實例的扇出型半導體封裝模組100B，根據另一實例，扇出型半導體封裝模組100E可進一步包括用於EMI屏蔽及散熱的金屬層181及背面金屬層182及背面通孔183。背面通孔183可未通過第二包封體132，及可通過第一包封體131的至少部分。與其先前提供的描述重疊的元件或製造方法的描述將省略。
圖17為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖17，除了上述根據另一實例的扇出型半導體封裝模組100C，根據另一實例，扇出型半導體封裝模組100F可進一步包括用於EMI屏蔽及散熱的金屬層181及背面金屬層182及背面通孔183。與其先前提供的描述重疊的元件或製造方法的描述將省略。
圖18為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖18，除了上述根據一實例的扇出型半導體封裝模組100A，根據另一實例，扇出型半導體封裝模組100G可包括第一絕緣層111a，其中核心構件110可接觸連接構件140；第一佈線層112a，接觸連接構件140並嵌入第一絕緣層111a中；第二佈線層112b，相對於第一絕緣層111a的第一佈線層112a；第二絕緣層111b，配置於第一絕緣層111a上以覆蓋第二佈線層112b；及第三佈線層112c，配置於第二佈線層112b上。第一佈線層112a至第三佈線層112c可電性連接至連接墊122。第一佈線層112a及第二佈線層112b可藉由穿過第一絕緣層111a的第一通孔113a彼此電性連接，及第二佈線層112b及第三佈線層112c可藉由穿過第二絕緣層111b的第二通孔113b彼此電性連接。
當第一佈線層112a嵌入第一絕緣層111a中時，由第一佈線層112a的厚度產生的台階部分可顯著減少，及因此連接構件140的絕緣距離可變得固定。例如，在從連接構件140的重佈線層142至第一絕緣層111a的下表面的距離與從連接構件140的重佈線層142至半導體晶片120的連接墊122的距離之間的差異可小於第一佈線層112a的厚度。因此，可促成連接構件140的高密度佈線設計。
核心構件110的第一佈線層112a的下表面可位於半導體晶片120的連接墊122的下表面的上方。另外，在連接構件140的重佈線層142與核心構件110的第一佈線層112a之間的距離可大於在連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。這是因為第一佈線層112a可向第一絕緣層111a的內側凹陷。如上所述，當第一佈線層112a向第一絕緣層111a的內側凹陷，使得第一絕緣層111a的下表面及第一佈線層112a的下表面彼此階梯化時，可防止第一佈線層112a由於第一包封體131的材料滲出而受到污染。核心構件110的第二佈線層112b可位於半導體晶片120的主動面與非主動面之間。核心構件110可具有與半導體晶片120的厚度對應的厚度，及因此形成於核心構件110內部的第二佈線層112b可配置於在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的第一佈線層112a至第三佈線層112c的厚度可大於連接構件140的重佈線層142的厚度。因為核心構件110可具有等於或大於半導體晶片120的厚度，所以第一佈線層112a至第三佈線層112c可取決於核心構件110的規格而具有相對較大的尺寸。相反地，連接構件140的重佈線層142可具有小於第一佈線層112a至第三佈線層112c的尺寸，以便被薄化。
第一絕緣層111a及第二絕緣層111b中的每一者的材料沒有特別限制。例如，可使用絕緣材料。絕緣材料可為熱固性樹脂，諸如環氧樹脂；熱塑性樹脂，諸如聚醯亞胺；或諸如預浸體，味之素構成膜，FR-4或雙馬來醯亞胺三嗪等樹脂，其中核心（諸如無機填料、玻璃纖維、玻璃布或玻璃織物）以熱固性樹脂及熱塑性樹脂浸漬。亦可使用PID樹脂。
第一佈線層112a至第三佈線層112c可用於對半導體晶片120的連接墊122進行重佈線。第一佈線層112a至第三佈線層112c中的每一者的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其任何合金。第一佈線層112a至第三佈線層112c可取決於其設計執行各種功能。例如，第一佈線層112a至第三佈線層112c中的每一者可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。此外，第一佈線層112a至第三佈線層112c可包括通孔接墊、佈線接墊，電性連接結構接墊等。
第一通孔113a及第二通孔113b可將形成在不同層上的第一佈線層112a至第三佈線層112c電性連接，導致於核心構件110電性通路的形成。第一通孔113a及第二通孔113b中的每一者的材料亦可為導電材料。第一通孔113a及第二通孔113b中的每一者可被導電材料完全填充或者導電材料亦可沿第一通孔113a或第二通孔113b的壁表面形成。此外，第一通孔113a及第二通孔113b可具有相關領域中已知的所有形狀，諸如錐形、圓柱形等。當第一通孔113a的孔洞形成時，配置於部分第一佈線層112a上的接墊可作為終止元件（stopper），且因此就製程而言，第一通孔113a具有其上表面的寬度大於其下表面的寬度的錐形可為有利的。在此情況下，第一通孔113a可與第二佈線層112b的接墊圖案整體形成。當第二通孔113b的孔洞形成時，配置於部分第二佈線層112b上的接墊可作為終止元件，且因此就製程而言，第二通孔113b具有其上表面的寬度大於其下表面的寬度的錐形可為有利的。在此情況下，第二通孔113b可與第三佈線層112c的接墊圖案整體形成。
根據另一實例，扇出型半導體封裝模組100G的核心構件110，甚至可被用於根據另一實例的扇出型半導體封裝模組100B、100C、100D、100E或100F中。與先前描述的配置重疊的配置的描述將省略。
圖19為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖19，根據另一實例，在扇出型半導體封裝100H中，核心構件110可包括第一絕緣層111a；第一佈線層112a及第二佈線層112b，配置於第一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a上以覆蓋第一佈線層112a；第三佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上以覆蓋第二佈線層112b；及第四佈線層112d，配置於第三絕緣層111c上。第一佈線層112a至第四佈線層112d可電性連接至連接墊122。核心構件110可包括更多數量的第一佈線層112a至第四佈線層112d，且因此連接構件140可被進一步簡化。因此，可以減輕由於形成連接構件140的製程中產生的缺陷引起的良率下降。第一佈線層112a至第四佈線層112d可藉由分別穿過第一絕緣層111a至第三絕緣層111c的第一通孔113a至第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。基本上，第一絕緣層111a的厚度可相對增加以維持其剛性，以及第二絕緣層111b及第三絕緣層111c可用來形成更大數量的第三佈線層112c及第四佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。例如，第一絕緣層111a可例如為包括核心的預浸體、填料及絕緣樹脂，以及第二絕緣層111b及第三絕緣層111c中的每一者可為包括填料及絕緣樹脂的ABF或PID，但第一絕緣層111a至第三絕緣層111c中的每一者的材料不限於此。類似地，穿過第一絕緣層111a的第一通孔113a的直徑可大於分別穿過第二絕緣層111b及第三絕緣層111c的第二通孔113b及第三通孔113c的直徑。
核心構件110的第三佈線層112c的下表面可位於半導體晶片120的連接墊122的下表面下方。此外，在連接構件140的重佈線層142與核心構件110的第三佈線層112c之間的距離可小於在連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。這是因為第三佈線層112c可配置於第二絕緣層111b上以突出及具有減少的厚度的鈍化層可進一步形成在半導體晶片120的連接墊122上。核心構件110的第一佈線層112a及第二佈線層112b可配置於半導體晶片120的主動及非主動面之間。核心構件110可具有與半導體晶片120的厚度對應的厚度，且因此形成於核心構件110內部的第一佈線層112a及第二佈線層112b可配置於半導體晶片120的主動與非主動面之間的水平高度上。
核心構件110的第一佈線層112a至第四佈線層112d的厚度可大於連接構件140的重佈線層142的厚度。因為核心構件110可具有等於或大於半導體晶片120的厚度，第一佈線層112a至第四佈線層112d亦可具有相對較大的尺寸。相反地，連接構件140的重佈線層142可具有相對減少的尺寸，以便被薄化。
根據另一實例，上述扇出型半導體封裝模組100H的核心構件110甚至可被用於根據另一實例的扇出型半導體封裝模組100B、100C、100D、100E或100F中。與先前描述的配置重疊的配置的描述將省略。
圖20顯示說明藉由於電子裝置中使用根據例示性實施例的扇出型半導體封裝模組所獲得的效果的平面示意圖。
參照圖20，隨著用於行動裝置1100A或行動裝置1100B的顯示器的尺寸增加，對於增加電池容量的需求也跟著提升。因為於行動裝置1100A或1100B中的電池1180的面積根據電池容量的增加而增加，因此需要減少母板1101的尺寸。因此，用於組件的安裝面積可減少，且因此模組1150（包括PMIC及最終的被動組件）的面積可持續減少。當根據例示性實施例的扇出型半導體封裝模組100A、100B、100C、100D、100E、100F、100G或100H用於電子裝置時，模組1150的尺寸可顯著減少。因此，可有效地使用除了模組1150外的面積。
圖21為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖21，根據另一實例，在扇出型半導體封裝模組100I中，各自具有相對減少的厚度的第一被動組件125A及第二被動組件125B可分別配置於第二貫穿孔110HB及第三貫穿孔110HC中，及具有相對增加的厚度的第六被動組件125F可配置於第七貫穿孔110HG中。而且，第二包封體132包封第六被動組件125F的至少部分。因為包封各自具有相對減少的厚度的第一被動組件125A及第二被動組件125B的第一包封體131本身可具有減少的厚度，所以扇出型半導體封裝模組100I的厚度可減少，並可更有效地解決由厚度變化引起的問題。雖然未繪示於圖21的剖面圖中，但可進一步形成其他貫穿孔，諸如第四至第六貫穿孔110HD至110HF，及被動組件（諸如各自具有相對減少的厚度的第三被動組件125C至第五被動組件125E）可配置於其中。與其先前提供的描述重疊的元件或製造方法的描述將省略。
如上文所闡述的，根據例示性實施例，可提供一種具有新穎結構的扇出型半導體封裝模組，其可顯著減少半導體晶片與多個被動組件的安裝面積，可顯著減少半導體晶片與被動組件之間電性通路的長度，仍然可解決生產良率問題，且可使用電鍍等獲得改善的電磁干擾（EMI）屏蔽與散熱效果。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本揭露的範圍下進行修改及變化。
100A‧‧‧扇出型半導體封裝模組
100B‧‧‧扇出型半導體封裝模組
100C‧‧‧扇出型半導體封裝模組
100D‧‧‧扇出型半導體封裝模組
100E‧‧‧扇出型半導體封裝模組
100F‧‧‧扇出型半導體封裝模組
100G‧‧‧扇出型半導體封裝模組
100H‧‧‧扇出型半導體封裝模組
100I‧‧‧扇出型半導體封裝模組
110‧‧‧核心構件
111‧‧‧絕緣層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化膜
131‧‧‧第一包封體
132‧‧‧第二包封體
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
181‧‧‧金屬層
182‧‧‧背面金屬層
183‧‧‧背面通孔
190‧‧‧屏蔽結構
211‧‧‧第一黏合膜
212‧‧‧第二黏合膜
500‧‧‧面板
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧組件
1121‧‧‧半導體封裝
1130‧‧‧照相機模組
1150‧‧‧模組
1180‧‧‧電池
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧重佈線層
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口部分
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧印刷電路板
2302‧‧‧印刷電路板
2500‧‧‧主板
1100A‧‧‧行動裝置
1100B‧‧‧行動裝置
110HA‧‧‧第一貫穿孔
110HB‧‧‧第二貫穿孔
110HC‧‧‧第三貫穿孔
110HD‧‧‧第四貫穿孔
110HE‧‧‧第五貫穿孔
110HF‧‧‧第六貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧導電層/第一佈線層
112b‧‧‧導電層/第二佈線層
112c‧‧‧第三佈線層
112d‧‧‧第四佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
125A‧‧‧第一被動組件
125B‧‧‧第二被動組件
125C‧‧‧第三被動組件
125D‧‧‧第四被動組件
125E‧‧‧第五被動組件
125F‧‧‧第六被動組件
2243h‧‧‧通孔孔洞
I-I'‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖。 圖2為說明電子裝置的實例的立體示意圖。 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後扇入型半導體封裝的狀態的剖視示意圖。 圖4為說明封裝扇入型半導體封裝的製程的剖視示意圖。 圖5為說明安裝在印刷電路板（PCB）上並最終安裝在電子裝置的主板上的扇入型半導體封裝的剖視示意圖。 圖6為說明嵌入印刷電路板中並最終安裝在電子裝置的主板上的扇入型半導體封裝的剖視示意圖。 圖7為說明扇出型半導體封裝的剖視示意圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的剖視示意圖。 圖9為說明扇出型半導體封裝模組的實例的剖視示意圖。 圖10為沿圖9的扇出型半導體封裝模組的剖線I-I'所截取的切割平面示意圖。 圖11為說明用來製造圖9的扇出型半導體封裝模組的面板的實例的剖視示意圖。 圖12A、圖12B、圖12C及圖12D為說明製造圖9的扇出型半導體封裝模組的製程的實例的剖視示意圖。 圖13為說明扇出型半導體封裝模組的另一實例的剖視示意圖。 圖14為說明扇出型半導體封裝模組的另一實例的剖視示意圖。 圖15為說明扇出型半導體封裝模組的另一實例的剖視示意圖。 圖16為說明扇出型半導體封裝模組的另一實例的剖視示意圖。 圖17為說明扇出型半導體封裝模組的另一實例的剖視示意圖。 圖18為說明扇出型半導體封裝模組的另一實例的剖視示意圖。 圖19為說明扇出型半導體封裝模組的另一實例的剖視示意圖。以及 圖20顯示說明藉由於電子裝置中使用根據例示性實施例的扇出型半導體封裝模組所獲得的效果的平面示意圖。 圖21為說明扇出型半導體封裝模組的另一實例的剖視示意圖。

Claims (30)

  1. 一種扇出型半導體封裝模組，包括： 核心構件，具有彼此間隔開的第一貫穿孔及第二貫穿孔； 半導體晶片，配置於所述第一貫穿孔中，所述半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面具有連接墊配置於其上； 至少一第一被動組件，配置於所述第二貫穿孔中； 第一包封體，包封所述核心構件及所述至少一第一被動組件中的每一者的至少部分，所述第一包封體填充所述第二貫穿孔的至少部分； 第二包封體，包封所述半導體晶片的所述非主動面的至少部分，所述第二包封體填充所述第一貫穿孔的至少部分；及 連接構件，配置於所述核心構件、所述半導體晶片的所述主動面及所述至少一第一被動組件上，所述連接構件包括電性連接到所述連接墊及所述至少一第一被動組件的重佈線層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝模組，進一步包括：金屬層，配置於所述第二貫穿孔的壁表面上。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述第一貫穿孔的壁表面與所述第二包封體物理接觸。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述金屬層連接至所述連接構件的所述重佈線層中所包括的接地。
  5. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述金屬層延伸至所述核心構件的上表面及下表面。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝模組，進一步包括： 背面金屬層，配置於所述第一包封體或所述第二包封體上；及 背面通孔，穿過所述第一包封體或所述第二包封體的至少部分，所述背面通孔將所述金屬層連接到所述背面金屬層。
  7. 如申請專利範圍第5項所述的扇出型半導體封裝模組，其中所述連接構件包括圍繞所述重佈線層的屏蔽結構。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝模組，其中所述屏蔽結構連接至所述金屬層。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第二包封體覆蓋所述第一包封體的上表面。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一包封體及所述第二包封體的個別上表面配置於相同的水平高度上。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述半導體晶片及所述至少一第一被動組件彼此平行配置，並透過所述連接構件的所述重佈線層彼此電性連接。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝模組，其中所述連接構件進一步包括：通孔，將所述連接墊及所述至少一第一被動組件連接至所述連接構件的所述重佈線層，及所述連接墊及所述至少一第一被動組件中的每一者與所述連接構件的所述通孔物理接觸。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述半導體晶片包括電源管理積體電路（PMIC），及所述至少一第一被動組件包括電容器。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述核心構件進一步包括：第三貫穿孔，與所述第一貫穿孔及所述第二貫穿孔間隔開；至少一第二被動組件配置於所述第三貫穿孔中，所述第一包封體包封所述至少一第二被動組件的至少部分，並填充所述第三貫穿孔的至少部分，及所述連接構件的所述重佈線層電性連接至所述至少一第二被動組件。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝模組，進一步包括：至少一第三被動組件，配置於所述第一貫穿孔中， 其中所述第二包封體包封所述至少一第三被動組件的至少部分，所述連接構件的所述重佈線層電性連接至所述至少一第三被動組件，及所述至少一第三被動組件的厚度大於所述至少一第一被動組件的厚度。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述核心構件包括：佈線層，透過所述連接構件的所述重佈線層電性連接至所述連接墊及所述至少一第一被動組件。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝模組，其中所述核心構件包括：第一絕緣層，接觸所述連接構件；第一佈線層，接觸所述連接構件並嵌入所述第一絕緣層中；及第二佈線層，配置於與嵌入所述第一佈線層的所述第一絕緣層的第一表面相對的所述第一絕緣層的第二表面上，其中所述第一佈線層及所述第二佈線層電性連接至所述連接墊。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝模組，其中所述核心構件進一步包括： 第二絕緣層，配置於所述第一絕緣層上以覆蓋所述第二佈線層；及 第三佈線層，配置於所述第二絕緣層上，所述第三佈線層電性連接至所述連接墊。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述核心構件包括：第一絕緣層及配置於所述第一絕緣層的相對表面上的第一佈線層與第二佈線層，所述第一佈線層及所述第二佈線層電性連接至所述連接墊。
  20. 如申請專利範圍第19項所述的扇出型半導體封裝模組，其中所述核心構件進一步包括： 第二絕緣層，配置於所述第一絕緣層上以覆蓋所述第一佈線層； 第三佈線層，配置於所述第二絕緣層上； 第三絕緣層，配置於所述第一絕緣層上以覆蓋所述第二佈線層；及 第四佈線層，配置於所述第三絕緣層上，所述第三佈線層與所述第四佈線層電性連接至所述連接墊。
  21. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一包封體及所述第二包封體在其之間具有介面。
  22. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一包封體及所述第二包封體由不同材料製成。
  23. 一種半導體封裝模組，包括： 核心構件，具有第二貫穿孔； 第一被動組件，配置於所述第二貫穿孔中； 第一包封體，包封所述核心構件及所述第一被動組件中的每一者的至少部分，所述第一包封體填充所述第二貫穿孔的至少部分； 第一貫穿孔，貫穿所述核心構件及所述第一包封體； 半導體晶片，配置於所述第一貫穿孔中，所述半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面具有連接墊配置於其上； 第二包封體，包封所述半導體晶片的所述非主動面的至少部分，所述第二包封體填充所述第一貫穿孔的至少部分；及 連接構件，配置於所述核心構件、所述半導體晶片的所述主動面及所述至少一第一被動組件上，所述連接構件包括電性連接到所述連接墊及所述至少一第一被動組件的重佈線層。
  24. 如申請專利範圍第23項所述的半導體封裝模組，進一步包括金屬層，配置於所述第二貫穿孔的壁表面上。
  25. 如申請專利範圍第23項所述的半導體封裝模組，進一步包括： 金屬層，配置於所述核心構件上並延伸至所述第二貫穿孔的壁表面； 背面金屬層，配置於所述第一包封體或所述第二包封體上；及 背面通孔，穿過所述第一包封體或所述第二包封體的至少部分，所述背面通孔將所述金屬層連接到所述背面金屬層。
  26. 如申請專利範圍第23項所述的半導體封裝模組，其中所述連接構件包括圍繞所述重佈線層的屏蔽結構。
  27. 如申請專利範圍第23項所述的半導體封裝模組，其中所述第一包封體及所述第二包封體的個別上表面配置於相同的水平高度上。
  28. 如申請專利範圍第23項所述的半導體封裝模組，其中所述第二包封體覆蓋所述第一包封體。
  29. 如申請專利範圍第23項所述的半導體封裝模組，進一步包括：第二被動組件，配置於所述第一貫穿孔中， 其中相對於所述連接構件，所述第二被動組件的上表面在所述第一被動組件的上表面上方。
  30. 如申請專利範圍第23項所述的半導體封裝模組，其中所述核心構件包括：一或多個佈線層，透過所述連接構件的所述重佈線層電性連接至所述連接墊及所述第一被動組件。
TW107103913A 2017-07-07 2018-02-05 扇出型半導體封裝模組 TWI667744B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
??10-2017-0086350 2017-07-07
KR20170086350 2017-07-07
KR1020170136769A KR102081086B1 (ko) 2017-07-07 2017-10-20 팬-아웃 반도체 패키지 모듈
??10-2017-0136769 2017-10-20

Publications (2)

Publication Number Publication Date
TW201907521A true TW201907521A (zh) 2019-02-16
TWI667744B TWI667744B (zh) 2019-08-01

Family

ID=65280868

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107103913A TWI667744B (zh) 2017-07-07 2018-02-05 扇出型半導體封裝模組

Country Status (4)

Country Link
JP (1) JP6598890B2 (zh)
KR (1) KR102081086B1 (zh)
CN (1) CN109216335B (zh)
TW (1) TWI667744B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構
TWI771974B (zh) * 2020-04-03 2022-07-21 韓商Ｎｅｐｅｓ股份有限公司 半導體封裝件
TWI781336B (zh) * 2019-04-12 2022-10-21 南韓商三星電機股份有限公司 半導體封裝
TWI793618B (zh) * 2021-05-26 2023-02-21 威盛電子股份有限公司 電子封裝體及其製作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102026132B1 (ko) * 2018-03-05 2019-09-27 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
KR102596759B1 (ko) * 2019-03-18 2023-11-02 삼성전자주식회사 반도체 패키지
KR102574415B1 (ko) * 2019-04-04 2023-09-04 삼성전기주식회사 안테나 모듈
JP2022528330A (ja) * 2019-08-28 2022-06-10 長江存儲科技有限責任公司 半導体デバイスおよびその製造方法
WO2022064704A1 (ja) * 2020-09-28 2022-03-31 昭和電工マテリアルズ株式会社 表面実装型モジュール、及び、回路基板の製造方法
WO2022064698A1 (ja) * 2020-09-28 2022-03-31 昭和電工マテリアルズ株式会社 電子部品モジュールの製造方法、電子回路基板の製造方法、及び、部品内蔵基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101264735B1 (ko) * 2011-08-03 2013-05-15 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
JP5639242B2 (ja) * 2013-04-12 2014-12-10 太陽誘電株式会社 電子部品内蔵基板
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102021886B1 (ko) * 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI781336B (zh) * 2019-04-12 2022-10-21 南韓商三星電機股份有限公司 半導體封裝
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構
TWI771974B (zh) * 2020-04-03 2022-07-21 韓商Ｎｅｐｅｓ股份有限公司 半導體封裝件
US11948891B2 (en) 2020-04-03 2024-04-02 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
TWI793618B (zh) * 2021-05-26 2023-02-21 威盛電子股份有限公司 電子封裝體及其製作方法

Also Published As

Publication number Publication date
JP6598890B2 (ja) 2019-10-30
TWI667744B (zh) 2019-08-01
CN109216335B (zh) 2022-05-03
KR102081086B1 (ko) 2020-02-25
JP2019016770A (ja) 2019-01-31
KR20190005697A (ko) 2019-01-16
CN109216335A (zh) 2019-01-15

Similar Documents

Publication Publication Date Title
TWI689055B (zh) 半導體封裝
TWI667744B (zh) 扇出型半導體封裝模組
TWI707445B (zh) 半導體封裝與包括其的天線模組
TWI670817B (zh) 扇出型半導體封裝模組
TWI660486B (zh) 扇出型半導體封裝
TWI694576B (zh) 扇出型半導體封裝
TWI660480B (zh) 扇出型半導體封裝
TWI772617B (zh) 扇出型半導體封裝
TWI670811B (zh) 扇出型半導體封裝模組
TWI695471B (zh) 扇出型半導體封裝模組
TW201820568A (zh) 扇出型半導體封裝
TWI699857B (zh) 半導體封裝
TWI818088B (zh) 半導體封裝
US10242973B2 (en) Fan-out-semiconductor package module
TW201929106A (zh) 扇出型半導體封裝以及包含該封裝的封裝堆疊
TW201921619A (zh) 扇出型半導體封裝
TW202006916A (zh) 天線模組
TWI679738B (zh) 扇出型半導體封裝
TW202005044A (zh) 電磁干擾屏蔽結構以及具有該結構的半導體封裝
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
TW201909371A (zh) 扇出型半導體封裝
TW202038392A (zh) 半導體封裝
KR102554016B1 (ko) 반도체 패키지
TWI685934B (zh) 扇出型半導體封裝
TW201826471A (zh) 扇出型半導體封裝