TWI660480B - 扇出型半導體封裝 - Google Patents

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TWI660480B
TWI660480B TW107115673A TW107115673A TWI660480B TW I660480 B TWI660480 B TW I660480B TW 107115673 A TW107115673 A TW 107115673A TW 107115673 A TW107115673 A TW 107115673A TW I660480 B TWI660480 B TW I660480B
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fan
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wiring layer
insulating layer
semiconductor package
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TW107115673A
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蘇源煜
Won Wook So
白龍浩
Yong Ho Baek
金斗一
Doo Il Kim
許榮植
Young Sik Hur
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南韓商三星電機股份有限公司
Samsung Electro-Mechanics Co., Ltd.
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Abstract

一種扇出型半導體封裝包括：核心構件，包括多個絕緣層及多個配線層，且具有貫穿所述多個絕緣層的一部分的盲腔；半導體晶片，配置於盲腔中；包封體，包封核心構件及半導體晶片的主動面的至少部分，且填充盲腔的至少部分；以及連接構件，配置於核心構件及半導體晶片的主動面上，且包括連接至連接墊的重佈線層。所述多個配線層包括天線圖案及接地圖案，天線圖案與接地圖案配置於不同的水平高度上，且天線圖案藉由重佈線層連接至連接墊。

Description

扇出型半導體封裝
本揭露是有關於一種於其中形成天線圖案及接地圖案的扇出型半導體封裝。
[相關申請案的交叉參考]
本申請案主張2017年8月18日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0104569號以及2017年12月6日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0166562號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。
使用10GHz或大於10GHz的毫米波的應用已廣泛用於對運動進行偵測以增加使用者介面(user interface，I/F)便利性的運動感測器產品、對預定空間內的入侵者進行確認的用於安全的行動監測感測器產品、用於汽車的近場及遠場偵測的24GHz及77GHz的雷達系統等、以及第五代(fifth generation，5G)行動通訊或60GHz的通訊。在使用上述毫米波的產品的情形中，當將訊號自射頻積體電路(radio frequency integrated circuit，RFIC)傳輸至天線或自天線傳輸至射頻積體電路時，訊號應被傳輸成使得盡可能不產生訊號的損耗。傳統上，為了達成此目的，射頻積體 電路與天線藉由同軸纜線彼此連接以使訊號衰減最小化，此在空間及成本方面是低效率的。
近來，在60GHz的通訊系統中，已開始利用的是使用例如低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)等材料來設計60GHz的天線且接著將60GHz的天線貼附至射頻積體電路上以顯著縮短各組件之間的距離的方式。另外，在用於汽車的雷達系統中，已使用將射頻積體電路安裝於主印刷電路板(printed circuit board，PCB)上且將作為圖案的天線在主印刷電路板上形成並連接至主印刷電路板或者將單獨的天線模組安裝至主印刷電路板的方式。然而，以此種方式亦難以充分地防止在組件之間產生線間損耗(line-to-line loss)。
近來，隨著封裝技術的發展，已開發出一種在射頻積體電路封裝中形成天線的方法，且在一些情形中已使用在射頻積體電路封裝的重佈線層(redistribution layer，RDL)上形成天線圖案的方式。然而，以此種方式亦在確保天線的輻射效能方面存在若干設計限制，或者存在將出現效能錯誤的可能性。因此，需要一種能夠在設計方面具有靈活的自由度且顯著減少設計錯誤的穩定的射頻積體電路及天線整合封裝設計技術。
本揭露的態樣可提供一種扇出型半導體封裝，其中可藉由顯著縮短半導體晶片與天線圖案之間的距離來防止訊號傳輸的損耗，在單一封裝中可確保穩定的天線效能，可減小封裝的總體 尺寸，且可簡化製程。
根據本揭露的態樣，可提供一種使用盲腔將半導體晶片及天線整合於單一封裝中的扇出型半導體封裝。
根據本揭露的態樣，一種扇出型半導體封裝可包括：核心構件，包括多個絕緣層及多個配線層，且具有貫穿所述多個絕緣層的一部分的盲腔；半導體晶片，配置於所述盲腔中且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；包封體，包封所述核心構件及所述半導體晶片的所述主動面的至少部分，且填充所述盲腔的至少部分；以及連接構件，配置於所述核心構件及所述半導體晶片的所述主動面上，且包括連接至所述連接墊的重佈線層，其中所述多個配線層包括天線圖案及接地圖案，所述天線圖案與所述接地圖案配置於不同的水平高度上，且所述天線圖案藉由所述重佈線層連接至所述連接墊。所述多個配線層可更包括障壁圖案，所述障壁圖案的部分可被盲腔暴露出來，且所述半導體晶片的所述非主動面可貼附至所述障壁圖案的暴露的一個表面。
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110H‧‧‧盲腔
111a‧‧‧絕緣層/第一絕緣層
111b‧‧‧絕緣層/第二絕緣層
111c‧‧‧絕緣層/第三絕緣層
112a‧‧‧配線層/第一配線層
112aG、112cG‧‧‧接地圖案
112aM、112cM‧‧‧障壁圖案
112aR、112bR‧‧‧濾波器圖案
112b‧‧‧配線層/第二配線層
112c‧‧‧配線層/第三配線層
112cA-1、112cA-2‧‧‧天線圖案
112d‧‧‧配線層/第四配線層
112dA、112dA-3、112dA-4、242A、1060‧‧‧天線
112dA-1、112dA-2‧‧‧天線圖案/天線
113a‧‧‧通孔/第一通孔
113b‧‧‧通孔/第二通孔
113c‧‧‧通孔/第三通孔
113F-1、113F-2‧‧‧饋線
120、2120、2220‧‧‧半導體晶片
120B‧‧‧黏附構件
120P、2122、2222‧‧‧連接墊
130、2130‧‧‧包封體
140、2140、2240‧‧‧連接構件
142、240、2142‧‧‧重佈線層
143、2143、2243‧‧‧通孔
150、2150、2223、2250‧‧‧鈍化層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
180‧‧‧覆蓋層
200‧‧‧封裝
220‧‧‧射頻積體電路
250A、250B‧‧‧天線板
270、2170、2270‧‧‧焊球
280‧‧‧射頻積體電路封裝
300、1010、2500‧‧‧主板
302G‧‧‧接地面
500‧‧‧面板
1000‧‧‧電子裝置
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1121‧‧‧半導體封裝
2141、2241‧‧‧絕緣層
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧球柵陣列基板
a‧‧‧配線部
b‧‧‧天線圖案部
d‧‧‧厚度/距離
由以下結合所附圖式的詳細闡述將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在附圖中：圖1為示出電子裝置系統的實例的示意性方塊圖。
圖2為示出電子裝置的實例的示意性立體圖。
圖3A及圖3B為示出扇入型半導體封裝在被封裝前及被封裝 後的狀態的示意性剖視圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
圖5為示出其中扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為示出其中扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖7為示出扇出型半導體封裝的示意性剖視圖。
圖8為示出其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。
圖9為示出扇出型半導體封裝的實例的示意性剖視圖。
圖10為示出當自上方觀察時圖9的扇出型半導體封裝的示意性平面圖。
圖11A及圖11B為示出當自上方觀察時圖9的扇出型半導體封裝的各種實例的示意性平面圖。
圖12為示出用於製造圖9的扇出型半導體封裝的面板的實例的示意圖。
圖13A及圖13B為示出製造圖9的扇出型半導體封裝的製程的實例的示意圖。
圖14為示出扇出型半導體封裝的另一實例的示意性剖視圖。
圖15為示出扇出型半導體封裝的另一實例的示意性剖視圖。
圖16為示出扇出型半導體封裝的另一實例的示意性剖視圖。
圖17為示出根據相關技術的扇出型半導體封裝應用於主板的實例的示意性剖視圖。
圖18為示出根據相關技術的堆疊型天線整合模組的實例的示意性剖視圖。
圖19為示出根據相關技術的堆疊型天線整合模組的另一實例的示意性剖視圖。
以下，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」並非指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中，組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接或以訊號方式進行連接」在概念上包括物理連接及物理斷接。可理解，當以例如「第一」及「第二」等用語來指稱元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用 於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範疇的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，以所附圖式來確認上部分、下部分、上側、下側、上表面、下表面等。舉例而言，第一連接構件配置在高於重佈線層的水平高度上。然而，申請專利範圍並非僅限於此。另外，垂直方向意指上述向上方向及向下方向，且水平方向意指與上述向上方向及向下方向垂直的方向。在此種情形中，垂直剖面意指沿垂直方向上的平面截取的情形，且垂直剖面的實例可為圖式中所示的剖視圖。另外，水平剖面意指沿水平方向上的平面截取的情形，且水平剖面的實例可為圖式中所示的平面圖。
電子裝置
圖1為示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處 理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量 儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在被封裝前及被封裝後的狀態的示意性剖視圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3及圖4，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及例如氧化物膜、氮化物膜等鈍化層2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如，輸入/輸出(I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生 產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出其中扇入型半導體封裝安裝於球柵陣列(BGA)基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為示出其中扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可經由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於球柵陣列基板2301上的狀態下最終安裝於 電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用模製材料2290等來覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下藉由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於 絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封 裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指用於如上所述將半導體晶片安裝於電子裝置的主板等上且保護所述半導體晶片不受外部影響的封裝技術，且扇出型半導體封裝是與例如球柵陣列基板等印刷電路板(PCB)的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且所述印刷電路板中嵌入有扇入型半導體封裝。
以下將參照圖式闡述於其中引入核心構件的扇出型半導體封裝，所述核心構件中形成有天線圖案及接地圖案。
扇出型半導體封裝
圖9為示出扇出型半導體封裝的實例的示意性剖視圖。
圖10為示出當自上方觀察時圖9的扇出型半導體封裝 的示意性平面圖。
圖11A及圖11B為示出當自上方觀察時圖9的扇出型半導體封裝的各種實例的示意性平面圖。
參照圖9至圖11，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：核心構件110，具有盲腔110H，所述盲腔110H的第一表面被障壁圖案112aM封閉；半導體晶片120，具有上面配置有連接墊120P的主動面以及與主動面相對的非主動面，且配置於核心構件110的盲腔110H中，以使得非主動面貼附至障壁圖案112aM；包封體130，包封核心構件110及半導體晶片120的主動面的至少部分，且填充盲腔110H的至少部分；以及連接構件140，配置於核心構件110及半導體晶片120的主動面上，且包括連接至連接墊120P的重佈線層142。若有必要，則可在連接構件140上配置鈍化層150，鈍化層150具有暴露出重佈線層142的至少部分的開口，且可在鈍化層150上配置連接至被暴露的重佈線層142的凸塊下金屬層160及/或電性連接結構170。另外，可在核心構件110上配置覆蓋天線圖案112dA-1及天線圖案112dA-2的覆蓋層180。
核心構件110可包括多個絕緣層111a、111b及111c、多個配線層112a、112b、112c及112d以及多個通孔113a、113b及113c。在此種情形中，第四配線層112d可包括天線圖案112dA-1及天線圖案112dA-2。另外，第三配線層112c可包括接地圖案112cG。天線圖案112dA-1及天線圖案112dA-2可藉由饋線113F-1 及饋線113F-2連接至重佈線層142，且可藉由重佈線層142連接至連接墊120P。如上所述，在根據例示性實施例的扇出型半導體封裝100A中，具有為盲形式的盲腔110H的核心構件110可被引入以將半導體晶片120以及天線圖案112dA-1及天線圖案112dA-2整合於單一扇出型半導體封裝100A中。
同時，在其中天線與射頻積體電路(RFIC)一起形成於一封裝中的情形中，為了確定天線的諧振頻率及頻寬，需要考慮天線、接地面、介電材料、饋線等的實施方式。舉例而言，對天線的特性具有敏感影響的天線與接地面之間的距離(即，空氣層的厚度或介電材料的厚度)需要維持恆定不變並進行管理，以確保天線的穩定輻射特性。
在相關技術的情形中，如於圖17中以舉例方式所示，利用在封裝200的重佈線層240上形成天線242A以及在主板300上形成接地面302G的方式。在此種情形中，需要藉由封裝200的焊球270的高度來確保天線242A與接地面302G之間的厚度或距離d。因此，當將封裝200安裝於主板300上時，根據焊球塌陷的高度程度，可產生厚度差異。另外，在此種情形中，使用介電材料作為空氣層的材料，且因此會增大天線242A的尺寸。另外，在此種情形中，可將助焊劑或異物插入天線242A與接地面302G之間的空間中，從而顯著地影響天線242A的特性。另外，在此種情形中，當在射頻積體電路220中產生熱量時，難以確保足夠的散熱通路，且因此，在使用大量電力的產品中利用此種方式方面存 在限制。
另外，在相關技術的情形中，如於圖18及圖19中以舉例方式所示，使用藉由將以現有方式封裝於60GHz的通訊系統中的射頻積體電路封裝280堆疊於天線板250A或天線板250B上而製造的整合模組。在這些產品中，包括天線圖案及接地的天線圖案部b以及用於射頻積體電路訊號重佈線的配線部a實施於具有多層印刷電路板形式的天線板250A或天線板250B上，且射頻積體電路封裝280貼附至天線板250A或天線板250B的下表面。因此，封裝模組的整個厚度增大，因而使得在行動產品或小型物聯網(Internet of things，IoT)產品中使用封裝模組方面可能存在限制，且製造封裝模組的製程複雜化了。另外，一些產品存在例如以上所述的確保焊球270的高度等問題。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，可引入核心構件110，可在核心構件110的上部分中形成天線圖案112dA-1及天線圖案112dA-2及接地圖案112cG，可在核心構件110的下部分中形成具有盲形式的盲腔110H，可在盲腔110H中配置例如射頻積體電路等半導體晶片120，且可藉由核心構件110的通孔113a、通孔113b及通孔113c來實施饋線113F-1及饋線113F-2。因此，無論外部環境的變化如何，在單一封裝中均可穩定地確保天線圖案112dA-1及天線圖案112dA-2與接地圖案112cG之間的距離以維持天線圖案112dA-1及天線圖案112dA-2的輻射特性。儘管如此，天線圖案112dA-1及天線圖案112dA-2 與例如射頻積體電路等半導體晶片120之間的訊號通路可顯著縮短，以確保穩定的射頻(radio frequency，RF)特性。另外，可利用核心構件110的各個絕緣層111a、絕緣層111b及絕緣層111c的介電常數來減小天線圖案112dA-1及天線圖案112dA-2的尺寸以減小扇出型半導體封裝100A的總體尺寸，從而提高空間效率且降低成本。另外，異物將配置於天線圖案112dA-1及天線圖案112dA-2與接地圖案112cG之間的空間中的可能性可為顯著低的，因而可防止因異物而造成天線圖案112dA-1及天線圖案112dA-2的效能劣化。另外，電性連接結構170並非僅限於焊球，且可以小的厚度來實施。
同時，本文中的用語「連接」在概念上包括各組件彼此電性連接或以訊號方式進行連接的情形以及各組件彼此物理連接的情形。另外，用語「連接」是包括間接連接以及直接連接的概念。另外，「電性連接或以訊號方式進行連接」是包括物理連接及物理斷接的概念。
以下將更詳細地闡述根據例示性實施例的扇出型半導體封裝100A的組件。
核心構件110可提供天線圖案112dA-1及天線圖案112dA-2、接地圖案112cG、用於連接墊120P的各種重佈線圖案等。核心構件110可端視特定材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。核心構件110可具有盲腔110H。盲腔110H的第一表面可被障壁圖案112aM封 閉，且半導體晶片120的非主動面可藉由例如晶粒貼附膜(die attach film，DAF)等黏附構件120B貼附至盲腔110H的障壁圖案112aM。半導體晶片120的側表面可被核心構件110的盲腔110H的壁環繞。盲腔110H可藉由噴砂製程來形成。在此種情形中，盲腔110H的剖面可具有錐形形狀。亦即，盲腔110H的壁可相對於障壁圖案112aM具有銳角梯度。在此種情形中，半導體晶片120的對準製程可為容易的，且因此半導體晶片120的良率可得以提高。
核心構件110可包括：第一絕緣層111a；第一配線層112a，配置於第一絕緣層111a的第一表面上；第二配線層112b，配置於第一絕緣層111a的第二表面上；第二絕緣層111b，配置於第一絕緣層111a的第一表面上且覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第二絕緣層111b上且覆蓋第三配線層112c；以及第四配線層112d，配置於第三絕緣層111c上。另外，核心構件110可包括：第一通孔113a，貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此連接；第二通孔113b，貫穿第二絕緣層111b且將第一配線層112a與第三配線層112c彼此連接；以及第三通孔113c，貫穿第三絕緣層111c且將第三配線層112c與第四配線層112d彼此連接。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可藉由重佈線層142連接至半導體晶片120的連接墊120P。
障壁圖案112aM可配置於第一絕緣層111a的第一表面上，且障壁圖案112aM的第一表面可被第二絕緣層111b覆蓋，並且與障壁圖案112aM的第一表面相對的障壁圖案112aM的第二表面的至少一部分可被盲腔110H暴露出來。盲腔110H可貫穿第一絕緣層111a。形成於第一絕緣層111a中的盲腔110H的壁可具有銳角梯度。接觸第一絕緣層111a的障壁圖案112aM的邊緣區的厚度可大於由盲腔110H自第一絕緣層111a暴露出的障壁圖案112aM的區的厚度。原因在於被暴露的區的一部分亦可在噴砂製程中被移除。障壁圖案112aM可為包含銅(Cu)的金屬板。然而，障壁圖案112aM並非僅限於此，而是亦可為包含感光性材料的絕緣膜，例如乾膜。
絕緣層111a、絕緣層111b及絕緣層111c中的每一者的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a、絕緣層111b及絕緣層111c中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素增層膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。各個絕緣層111a、絕緣層111b及絕緣層111c可包含相同的材料，或包含不同的材料。作為非限制性實例，第一絕緣層111a的材料可為具有低介電常數特性的材料以減少濾波器的損耗，且 第三絕緣層111c的材料可為具有高介電常數特性的材料以減小天線的尺寸，或反之亦然。在第一絕緣層111a、第二絕緣層111b及第三絕緣層111c中，上面直接配置天線圖案112aA-1及天線圖案112dA-2的絕緣層111c可具有最大介電常數。第一絕緣層111a的厚度及第三絕緣層111c的厚度可大於第二絕緣層111b的厚度。第一絕緣層111a的厚度可與半導體晶片120的厚度對應，且第三絕緣層111c的厚度可足以確保天線圖案112dA-1及天線圖案112dA-2與接地圖案112cG之間的距離。
配線層112a、配線層112b、配線層112c及配線層112d中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。配線層112a、配線層112b、配線層112c及配線層112d可端視對應層的設計而執行各種功能。第一配線層112a及第二配線層112b可包括一般重佈線圖案，例如訊號線、電源線、接地線、訊號接墊、電源接墊、接地接墊等。第二配線層112b可包括障壁圖案112aM，障壁圖案112aM亦可用作接地。第三配線層112c可包括接地圖案112cG。接地圖案112cG可佔據第二絕緣層111b的上表面的大部分。接地圖案112cG可充當各種訊號圖案等以及天線圖案112dA-1及天線圖案112dA-2的接地面。第四配線層112d可包括天線圖案112dA-1及天線圖案112dA-2。天線圖案112dA-1及天線圖案112dA-2可為塊狀天線或陣列天線。作為另一選擇，天線圖案112dA-1及天線圖案112dA-2可為折疊偶極天線或共面塊狀 天線。作為另一選擇，天線圖案112dA-1及天線圖案112dA-2可為環形天線、迴路天線等，且各天線可具有各種形狀，例如矩形形狀、正方形形狀、圓形形狀、徑向形狀等。同時，天線圖案112dA-1及天線圖案112dA-2可為如圖11A所示其中形成有傳送(Tx)天線及接收(Rx)天線的單一天線112dA，或者可為如圖11B所示具有更多數目且彼此分離的多個天線112dA-1、112dA-2、112dA-3及112dA-4。同時，第四配線層112d可包括濾波器圖案(圖中未示出)，例如微帶線、帶線等。
通孔113a、通孔113b及通孔113c可將形成於不同層上的配線層112a、配線層112b、配線層112c及配線層112d彼此連接。通孔113a、通孔113b及通孔113c可包括用於訊號連接的通孔或用於接地連接的通孔。通孔113a、通孔113b及通孔113c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔113a、通孔113b及通孔113c中每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，通孔113a、通孔113b及通孔113c中的每一者可具有沙漏形狀、圓柱形形狀、錐形形狀等。通孔113a、通孔113b及通孔113c可為天線圖案112dA-1及天線圖案112dA-2提供饋線113F-1及饋線113F-2。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的處於裸露狀態的積體電路(IC)。積體電路 (IC)可為例如射頻積體電路(RFIC)。亦即，根據例示性實施例的扇出型半導體封裝100A可為射頻積體電路與毫米波/5G天線彼此整合於一起的封裝。半導體晶片120可包括上面形成有各種電路的本體，且連接墊120P可形成於所述本體的主動面上。本體可以例如主動晶圓為基礎而形成。在此種情形中，本體的基礎材料可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。連接墊120P可將半導體晶片120電性連接至其他組件，且連接墊120P中的每一者的材料可為例如鋁(Al)等導電材料，但並非僅限於此。半導體晶片120的主動面是指半導體晶片120的上面配置有連接墊120P的表面，且半導體晶片120的非主動面是指半導體晶片120的與主動面相對的表面。在例示性實施例中，半導體晶片120可配置於核心構件110的盲腔110H中，以使得半導體晶片120的非主動面貼附至障壁圖案112aM。可使用黏附構件120B等將半導體晶片120的非主動面貼附至障壁圖案112aM。
可配置包封體130以保護半導體晶片120並提供絕緣區。包封體130的包封形式不受特別限制，且可為包封體130環繞半導體晶片120的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110的下表面，且覆蓋半導體晶片120的側表面及主動面。另外，包封體130可填充盲腔110H中的空間。包封體130的特定材料不受特別限制，而是可為例如味之素增層膜等絕緣材料。作為另一選擇，可使用感光成像包封體(photoimagable encapsulant，PIE)作為包封體130的材料。
連接構件140可用於將根據例示性實施例的扇出型半導體封裝100A連接至外部組件。另外，連接構件140可對半導體晶片120的連接墊120P進行重佈線。連接構件140可包括配置於包封體130上的重佈線層142以及貫穿包封體130且將重佈線層142連接至第二配線層112b及連接墊120P的通孔143。在例示性實施例中，示出其中重佈線層142及通孔143形成於包封體130上及包封體130中的情形，但若有必要，則可藉由向包封體130添加藉由另外塗敷及硬化感光成像介電質等而形成的絕緣層來形成更大數目的重佈線層及通孔。
重佈線層142可用於對半導體晶片120的連接墊120P進行重佈線，且重佈線層142的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層142可端視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地線、訊號線等。另外，重佈線層142可包括用於接地的接墊、用於訊號的接墊等。同時，可利用扇出型面板級封裝(fan-out panel level package，FO-PLP)技術對射頻積體電路執行單晶粒封裝，可僅在射頻積體電路的核心部分的頂表面上形成用於天線饋線及接地連接的輸入/輸出(I/O)，且可在射頻積體電路的核心部分的底表面上形成用於射頻輸入、控制訊號、電源、接地連接的輸入/輸出。
通孔143可將形成於不同層上的重佈線層142、連接墊120P、第二配線層112b等彼此電性連接。通孔143中的每一者的 材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔中的每一者的壁形成。另外，通孔143中的每一者可具有錐形形狀等。通孔143亦可包括用於接地的通孔、用於訊號的通孔等。
可另外配置鈍化層150以保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有暴露出連接構件140的重佈線層142的至少部分的開口。在鈍化層150中形成的開口的數目可為數十至數百萬個。鈍化層150的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用阻焊劑(solder resist)。
可另外配置凸塊下金屬層160以提高電性連接結構170的連接可靠性，從而提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口而被暴露出來的連接構件140的重佈線層142。可藉由任何已知金屬化方法，使用任何已知導電材料(例如金屬)在鈍化層150的開口中形成凸塊下金屬層160，但並非僅限於此。
可另外配置電性連接結構170以在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非特別受限於此。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊120P的數目而設置為數十至數千的數量，或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一者可配置於扇出區中。所述扇出區是指除配置有半導體晶片120的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連。另外，相較於球柵陣列(BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
覆蓋層180可保護核心構件110免受外部物理性或化學性損傷。覆蓋層180的材料不受特別限制。舉例而言，可使用絕緣材料作覆蓋層的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用阻焊劑。
圖12為示出用於製造圖9的扇出型半導體封裝的面板的實例的示意圖。
參照圖12，核心構件110可使用具有大面積的面板500來形成。舉例而言，當包括天線圖案112dA-1及天線圖案112dA-2、接地圖案112cG、饋線113F-1及饋線113F-2等的核心構件110以陣列形式實施於具有大面積的多層印刷電路板上時，具有盲形式的盲腔110H形成於各核心構件110中，半導體晶片120貼附至各盲腔110H，天線圖案112dA-1及天線圖案112dA-2的饋線113F-1及饋線113F-2以及半導體晶片120的一般控制訊號藉由形成重佈線層142而彼此連接以製造單一扇出型半導體封裝，且藉由切割製程將單一扇出型半導體封裝切割成個別的扇出型半導體封裝100A，可藉由執行製程來一次製造大量的扇出型半導體封裝100A。同時，當使用面板500時，製造製程可為簡單的，且可降低成本。舉例而言，天線圖案112dA-1及天線圖案112dA-2 或各種其他訊號圖案的接地可僅藉由接地圖案112cG來解決。另外，使如上所述基於單一面板500而形成的核心構件110環繞半導體晶片120可更有效地控制扇出型半導體封裝100A的翹曲，且當在核心構件110的盲腔110H的壁上形成金屬層時，金屬層可無縫地環繞半導體晶片120，且因此散熱效果或電磁波阻擋效果可為非常優異的。
圖13A及圖13B為示出製造圖9的扇出型半導體封裝的製程的實例的示意圖。
參照圖13A，可製備核心構件110。核心構件110可藉由以下方式來製備：使用覆銅層壓板(copper clad laminate，CCL)等來形成第一絕緣層111a以及形成於第一絕緣層111a上、第一絕緣層111a之下及第一絕緣層111a中的第一配線層112a及第二配線層112b以及第一通孔113a，使用味之素增層膜等在第一絕緣層111a上形成第二絕緣層111b，在第二絕緣層111b上及第二絕緣層111b中形成第三配線層112c及第二通孔113b，使用覆銅層壓板等在第二絕緣層111b上形成第三絕緣層111c，以及在第三絕緣層111c上及第三絕緣層111c中形成第四配線層112d及第三通孔113c。配線層112a、配線層112b、配線層112c及配線層112d可藉由任何已知的鍍覆製程來形成，且通孔113a、通孔113b及通孔113c可藉由利用雷射鑽機等形成通孔孔洞且接著藉由鍍覆填充通孔孔洞來形成。可使用味之素增層膜等在核心構件110上形成覆蓋層180。然後，可使用第二配線層112b的障壁圖案112aM作為 終止元件來形成盲腔110H。盲腔110H可利用機械鑽機及/或雷射鑽機來形成，或可藉由噴砂等來形成，且當利用噴砂時，盲腔的錐形形狀可具有傾斜度。然後，半導體晶片120可配置於盲腔110H中。半導體晶片120可被配置成使得非主動面貼附至障壁圖案112aM，且可使用黏附構件120B等將半導體晶片120的非主動面貼附至障壁圖案112aM。
然後，參照圖13B，可形成包封體130。包封體130可藉由在b階段(b-stage)堆疊膜且接著將膜硬化來形成，或者藉由利用任何已知塗佈方法塗敷用於形成包封體130的液相材料且接著將液相材料硬化來形成。然後，可在包封體130上及包封體130中形成重佈線層142及通孔143以形成連接構件140，且可形成鈍化層150、凸塊下金屬層160及電性連接結構170。同時，重佈線層142可藉由任何已知的鍍覆製程來形成，且通孔143可藉由形成通孔孔洞且接著藉由鍍覆填充通孔孔洞來形成。鈍化層150可藉由將味之素增層膜等積層來形成，凸塊下金屬層160可藉由任何已知的金屬化方法來形成，且電性連接結構170可藉由形成例如錫(Sn)-鋁(Al)-銅(Cu)合金等低熔點金屬且接著對低熔點金屬執行回焊製程來形成。然而，鈍化層150、凸塊下金屬層160及電性連接結構170的形成方法並非僅限於此。
圖14為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖14，在根據本揭露中的另一例示性實施例的扇出 型半導體封裝100B中，核心構件110可包括：第一絕緣層111a；第一配線層112a，配置於第一絕緣層111a的第一表面上；第二配線層112b，配置於第一絕緣層111a的第二表面上；第二絕緣層111b，配置於第一絕緣層111a的第一表面上且覆蓋第一配線層112a；以及第三配線層112c，配置於第二絕緣層111b上。另外，核心構件110可包括：第一通孔113a，貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此電性連接；以及第二通孔113b，貫穿第二絕緣層111b且將第一配線層112a與第三配線層112c彼此電性連接。第一配線層112a、第二配線層112b及第三配線層112c可藉由重佈線層142連接至半導體晶片120的連接墊120P。亦即，相較於根據上述例示性實施例的扇出型半導體封裝100A而言，減少了一個絕緣層、一個配線層及一個通孔。
各個絕緣層111a及絕緣層111b可包含相同的材料，或包含不同的材料。作為非限制性實例，第一絕緣層111a的材料可為具有低介電常數特性的材料以減少濾波器的損耗，且第二絕緣層111b的材料可為具有高介電常數特性的材料以減小天線的尺寸，或反之亦然。第一絕緣層111a的厚度可與半導體晶片120的厚度對應，且第二絕緣層111b的厚度可足以確保天線圖案112cA-1及天線圖案112cA-2與接地圖案112aG之間的距離。
第一配線層112a可包括一般重佈線圖案，例如訊號線、電源線、接地線、訊號接墊、電源接墊、接地接墊等。第一配線層112a可包括障壁圖案112aM，障壁圖案112aM亦可用作接地圖 案112aG。接地圖案112aG可充當各種訊號圖案等以及天線圖案112cA-1及112cA-2的接地。第三配線層112c可包括天線圖案112cA-1及112cA-2。同時，第三配線層112c可包括濾波器圖案(圖中未示出)，例如微帶線、帶線等。
其他配置及製造製程與上述配置及製造製程重複，且因此省略其詳細說明。
圖15為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖15，除了核心構件110的第一配線層112a包括例如微帶線、帶線等濾波器圖案112aR以外，根據本揭露中的另一例示性實施例的扇出型半導體封裝100C可實質上相同於根據上述例示性實施例的扇出型半導體封裝100A。濾波器圖案112aR的一端可連接至半導體晶片120的連接墊120P，且另一端連接至天線圖案112dA-1及天線圖案112dA-2的饋線113F-1及饋線113F-2。連接墊120P與天線圖案112dA-1及天線圖案112dA-2可藉由濾波器圖案112aR以訊號方式彼此連接。在一些情形中，濾波器圖案112aR亦可形成於第二配線層112b上。接地圖案112cG可充當濾波器圖案112aR的接地。同時，盲腔110H可貫穿第一絕緣層111a及第二絕緣層111b，且障壁圖案112cM亦可用作接地圖案112cG。亦即，障壁圖案112cM可配置於第二絕緣層111b的第一表面上，且障壁圖案112cM的第一表面可被第三絕緣層111c覆蓋，並且與障壁圖案112cM的第一表面相對的障壁圖案112cM的 第二表面的至少一部分可被盲腔110H暴露出來。盲腔110H可貫穿第一絕緣層111a及第二絕緣層111b。形成於第一絕緣層111a及第二絕緣層111b中的盲腔110H的壁可具有銳角梯度。接觸第二絕緣層111b的障壁圖案112cM的邊緣區的厚度可大於由盲腔110H自第二絕緣層111b暴露出來的障壁圖案112cM的區的厚度。原因在於被暴露的區的一部分亦可在噴砂製程中被移除。
其他配置及製造製程與上述配置及製造製程重複，且因此省略其詳細說明。
圖16為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖16，除了核心構件110的第二配線層112b包括例如微帶線、帶線等濾波器圖案112bR以外，根據本揭露中的另一例示性實施例的扇出型半導體封裝100D可實質上相同於根據上述另一例示性實施例的扇出型半導體封裝100B。濾波器圖案112bR的一端可連接至半導體晶片120的連接墊120P，且另一端連接至天線圖案112cA-1及天線圖案112cA-2的饋線113F-1及饋線113F-2。連接墊120P與天線圖案112cA-1及天線圖案112cA-2可藉由濾波器圖案112bR以訊號方式彼此連接。接地圖案112aG可充當濾波器圖案112bR的接地。
其他配置及製造製程與上述配置及製造製程重複，且因此省略其詳細說明。
在上述根據本揭露的扇出型半導體封裝中，可開發出毫 米波天線整合射頻積體電路產品，可開發出毫米波天線/濾波器/射頻積體電路整合封裝模組，可確保毫米波天線的穩定天線輻射特性，可僅藉由封裝本身維持對主印刷電路板的周圍環境變化的穩健性即可維持天線輻射特性，可減少塊狀天線圖案與接地平面之間的錯誤以確保穩定的效能，無論封裝的底表面的污染狀況如何，均可確保穩定的效能，可對每一產品應用選擇性結構，例如增強散熱特性、確保低損耗特性等，自射頻積體電路產生的熱量可有效率地散逸至主印刷電路板以改善射頻效能，可使用具有高介電常數的材料作為核心層的材料以減小天線的尺寸且因此減小封裝的總體尺寸，可藉由盲腔結構及堆疊型封裝模組來提供相較於現有封裝而言尺寸顯著減小的封裝，可使用具有高介電常數的材料作為天線部的材料以減小天線的尺寸，且可選擇性地使用具有低介電常數的材料作為底部封裝的材料以減少饋線的損耗。
如上所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝，其中可藉由顯著縮短半導體晶片與天線圖案之間的距離來防止訊號傳輸的損耗，在單一封裝中可確保穩定的天線效能，可減小封裝的總體尺寸，且可簡化製程。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (19)

  1. 一種扇出型半導體封裝，包括： 核心構件，包括多個絕緣層及多個配線層，且具有貫穿所述多個絕緣層的一部分的盲腔； 半導體晶片，配置於所述盲腔中且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面； 包封體，包封所述核心構件及所述半導體晶片的所述主動面的至少部分，且填充所述盲腔的至少部分；以及 連接構件，配置於所述核心構件及所述半導體晶片的所述主動面上，且包括連接至所述連接墊的重佈線層， 其中所述多個配線層包括天線圖案及接地圖案， 所述天線圖案與所述接地圖案配置於不同的水平高度上，且 所述天線圖案藉由所述重佈線層連接至所述連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層更包括濾波器圖案，且 所述天線圖案藉由所述濾波器圖案及所述重佈線層以訊號方式連接至所述連接墊。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層更包括障壁圖案， 所述障壁圖案的一部分被所述盲腔自所述多個絕緣層的所述部分暴露出來，且 所述半導體晶片的所述非主動面貼附至所述障壁圖案的暴露的一個表面。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一配線層、第二配線層、第一通孔、第二絕緣層、第三配線層以及第二通孔，所述第一配線層配置於所述第一絕緣層的第一表面上，所述第二配線層配置於所述第一絕緣層的第二表面上，所述第一通孔貫穿所述第一絕緣層且將所述第一配線層與所述第二配線層彼此連接，所述第二絕緣層配置於所述第一絕緣層的所述第一表面上且覆蓋所述第一配線層，所述第三配線層配置於所述第二絕緣層上，所述第二通孔貫穿所述第二絕緣層且將所述第一配線層與所述第三配線層彼此連接， 所述第一配線層包括所述接地圖案及所述障壁圖案， 所述第三配線層包括所述天線圖案，且 所述盲腔貫穿所述第一絕緣層。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第二配線層包括濾波器圖案，且 所述天線圖案藉由所述濾波器圖案及所述重佈線層以訊號方式連接至所述連接墊。
  6. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述障壁圖案充當所述接地圖案。
  7. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第二絕緣層的介電質的介電常數大於所述第一絕緣層的介電質的介電常數。
  8. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一配線層、第二配線層、第一通孔、第二絕緣層、第三配線層、第二通孔、第三絕緣層、第四配線層以及第三通孔，所述第一配線層配置於所述第一絕緣層的第一表面上，所述第二配線層配置於所述第一絕緣層的第二表面上，所述第一通孔貫穿所述第一絕緣層且將所述第一配線層與所述第二配線層彼此連接，所述第二絕緣層配置於所述第一絕緣層的所述第一表面上且覆蓋所述第一配線層，所述第三配線層配置於所述第二絕緣層上，所述第二通孔貫穿所述第二絕緣層且將所述第一配線層與所述第三配線層彼此連接，所述第三絕緣層配置於所述第二絕緣層上且覆蓋所述第三配線層；第四配線層，配置於所述第三絕緣層上，所述第三通孔貫穿所述第三絕緣層且將所述第三配線層與所述第四配線層彼此連接， 所述第三配線層包括所述接地圖案，且 所述第四配線層包括所述天線圖案。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一配線層及所述第二配線層中的至少一者包括濾波器圖案，且 所述天線圖案藉由所述濾波器圖案及所述重佈線層以訊號方式連接至所述連接墊。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一配線層包括所述障壁圖案，且 所述盲腔貫穿所述第一絕緣層。
  11. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第三配線層包括所述障壁圖案，且 所述盲腔貫穿所述第一絕緣層及所述第二絕緣層。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述障壁圖案充當所述接地圖案。
  13. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第三絕緣層的介電質的介電常數大於所述第一絕緣層的介電質的介電常數。
  14. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述障壁圖案是金屬板。
  15. 如申請專利範圍第3項所述的扇出型半導體封裝，其中接觸所述多個絕緣層中的兩個絕緣層的所述障壁圖案的邊緣區的厚度大於被所述盲腔自所述多個絕緣層的所述部分暴露出來的所述障壁圖案的區的厚度。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述天線圖案包括傳送天線圖案及接收天線圖案。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述盲腔的壁相對於所述多個配線層中的一者具有銳角梯度。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述天線圖案與所述接地圖案在所述多個絕緣層的堆疊方向上至少部分地彼此交疊。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述多個絕緣層中，上面直接配置有所述天線圖案的所述絕緣層具有最大介電常數。
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