KR20190019804A - 팬-아웃 반도체 패키지 - Google Patents

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KR20190019804A
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백용호
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Abstract

본 개시는 복수의 절연층 및 복수의 배선층을 포함하며, 상기 복수의 절연층 중 일부를 관통하는 블라인드 캐비티를 갖는 코어부재, 상기 블라인드 캐비티에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 코어부재 및 상기 반도체칩의 활성면의 적어도 일부를 덮으며 상기 블라인드 캐비티의 적어도 일부를 채우는 봉합재, 및 상기 코어부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 연결된 재배선층을 포함하는 연결부재를 포함하며, 상기 복수의 배선층은 안테나 패턴 및 그라운드 패턴을 포함하고, 상기 안테나 패턴 및 상기 그라운드 패턴은 서로 다른 레벨에 위치하며, 상기 안테나 패턴은 상기 재배선층을 거쳐 상기 접속패드와 연결된, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{ANTENNA EMBEDDED SEMICONDUCTOR PACKAGE}
본 개시는 안테나 패턴 및 그라운드 패턴이 패키지 내부에 형성된 팬-아웃 형태의 반도체 패키지에 관한 것이다.
10GHz 이상의 mm-Wave를 사용하는 어플리케이션은 모바일용 5G통신이나 60GHz 통신뿐만 아니라, 움직임을 검출하여 사용자의 I/F 편리성을 증대하는 모션센서 제품, 일정한 공간 내에 침입자를 확인하는 보안용 동작 감시 센서제품, 자동차용 Near-Field & Far-Field 검출용 24GHz, 77GHz Radar 시스템 등에 많이 확산되어 있다. 이와 같은 mm-Wave를 사용하는 제품의 경우, RFIC(Radio Frequency Integrated Circuit)에서부터 안테나까지, 또는 안테나에서 RFIC까지 신호를 전달할 때, 신호의 손실이 최대한 발생하지 않도록 전달을 해야 한다. 예전에는 이를 위해 RFIC와 안테나간의 거리를 동축케이블로 연결을 하여 신호감쇄를 최소화하였으나, 이는 공간적 측면과 비용 측면에서 비효율적이다.
최근에 60GHz 통신 시스템에서 60GHz 안테나를 LTCC(Low Temperature Co-fired Ceramic)등의 재료를 이용하여 설계한 후에 RFIC위에 부착을 해서 부품간의 거리를 최소화하는 방식을 적용하기 시작하였다. 또한, 자동차용 Radar 시스템에서 Main PCB(Printed Circuit Board) 보드 위에 RFIC를 실장하고, 안테나는 PCB 보드상에 패턴으로 안테나를 형성하여 연결하거나, 또는 별도의 안테나 모듈을 Main PCB에 실장하는 방식을 사용하고 있다. 그러나, 이 역시 부품간의 선간 손실이 발생하는 것을 충분히 방지하기는 어렵다.
최근에 패키지 기술이 개발되면서 RFIC의 패키지 내에 안테나를 형성하는 방법을 개발하고 있으며, 일부에서는 패키지의 RDL(Re-Distribution Layer)에 안테나 패턴을 형성하는 방식을 채용하고 있지만, 이 역시 안테나의 방사 성능을 확보하기 위해서는 몇 가지 디자인 제약이 있거나, 성능상의 오차가 발생할 가능성이 있다. 따라서, 플렉서블한 디자인 설계 자유도와 설계 오차를 최소화할 수 있는 안정적인 RFIC와 안테나 통합 패키지 설계 기술이 필요하다.
본 개시의 여러 목적 중 하나는 반도체칩과 안테나 패턴 간의 거리를 최소화하여 신호전달의 손실을 방지할 수 있고, 단일 패키지 내에서 안정적인 안테나 성능을 확보할 수 있으며, 전체 패키지의 사이즈를 감소시킬 수 있고, 나아가 공정을 간소화할 수 있는 새로운 형태의 팬-아웃 반도체 패키지 구조를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 반도체칩과 안테나를 블라인드 캐비티의 적용 방식으로 하나의 패키지 내에 집적화하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 팬-아웃 반도체 패키지는, 복수의 절연층 및 복수의 배선층을 포함하며, 상기 복수의 절연층 중 일부를 관통하는 블라인드 캐비티를 갖는 코어부재, 상기 블라인드 캐비티에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 코어부재 및 상기 반도체칩의 활성면의 적어도 일부를 덮으며 상기 블라인드 캐비티의 적어도 일부를 채우는 봉합재, 및 상기 코어부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 연결된 재배선층을 포함하는 연결부재를 포함하며, 상기 복수의 배선층은 안테나 패턴 및 그라운드 패턴을 포함하고, 상기 안테나 패턴 및 상기 그라운드 패턴은 서로 다른 레벨에 위치하며, 상기 안테나 패턴은 상기 재배선층을 거쳐 상기 접속패드와 연결된 것일 수 있다. 한편, 상기 복수의 배선층은 배리어 패턴을 더 포함할 수 있으며, 상기 배리어 패턴의 일부는 상기 블라인드 캐비티에 의하여 노출될 수 있고, 상기 반도체칩의 비활성면은 상기 배리어 패턴의 노출된 일면에 부착될 수 있다.
본 개시의 여러 효과 중 일 효과로서 반도체칩과 안테나 간의 거리를 최소화하여 신호전달의 손실을 방지할 수 있고, 단일 패키지 내에서 안정적인 안테나 성능을 확보할 수 있으며, 전체 패키지의 사이즈를 감소시킬 수 있고, 나아가 공정을 간소화할 수 있는 새로운 형태의 팬-아웃 반도체 패키지 구조를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 다른 다양한 예를 개략적인 평면도다.
도 12는 도 9의 팬-아웃 반도체 패키지의 제조에 사용되는 판넬의 일례를 개략적으로 나타낸다.
도 13a 및 도 13b는 도 9의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 17은 종래의 팬-아웃 반도체 패키지를 메인보드에 적용한 예를 개략적으로 나타낸 단면도다.
도 18은 종래의 스택 방식의 안테나 일체형 모듈의 일례를 개략적으로 나타낸 단면도다.
도 19는 종래의 스택 방식의 안테나 일체형 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 전자부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 바디(1101) 내에 수용되어 있다. 전자부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 전자부품 실장 패드의 크기 및 전자부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 BGA 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 BGA 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 BGA 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 이러한 반도체 패키지에 안테나 패턴 및 그라운드 패턴을 형성한 코어부재를 도입한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
팬-아웃 반도체 패키지
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 다른 다양한 예를 개략적인 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)은 제1측이 배리어 패턴(112aM)으로 막힌 블라인드 캐비티(110H)를 갖는 코어부재(110), 접속패드(120P)가 배치된 활성면 및 활성면의 반대측인 비활성면을 가지며 코어부재(110)의 블라인드 캐비티(110H)에 비활성면이 배리어 패턴(112aM)에 부착되도록 배치된 반도체칩(120), 코어부재(110) 및 반도체칩(120)의 활성면의 적어도 일부를 봉합하며 블라인드 캐비티(110H)의 적어도 일부를 채우는 봉합재(130), 및 코어부재(110) 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(120P)와 연결된 재배선층(142)을 포함하는 연결부재(140)를 포함한다. 필요에 따라서, 연결부재(140) 상에는 재배선층(142)의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층(150)이 배치될 수 있고, 패시베이션층(150) 상에는 노출된 재배선층(142)과 연결된 언더범프금속층(160) 및/또는 전기연결구조체(170)가 배치될 수 있다. 또한, 코어부재(110) 상에는 안테나 패턴(112dA-1, 112dA-2)을 덮는 커버층(180)이 배치될 수 있다.
코어부재(110)는 복수의 절연층(111a, 111b, 111c)과 복수의 배선층(112a, 112b, 112c, 112d)과 복수의 비아(113a, 113b, 113c)를 포함한다. 이때, 제4배선층(112d)은 안테나 패턴(112dA-1, 112dA-2)을 포함한다. 또한, 제3배선층(112c)은 그라운드 패턴(112cG)을 포함한다. 안테나 패턴(112dA-1, 112dA-2)은 피딩라인(113F-1, 113F-2)을 거쳐 재배선층(142)과 연결되며, 재배선층(142)을 거쳐 접속패드(120P)와 연결된다. 이와 같이, 일례에 따른 팬-아웃 반도체 패키지(100A)는 블라인드 형태의 블라인드 캐비티(110H)를 갖는 코어부재(110)를 도입하여 반도체칩(120)과 안테나 패턴(112dA-1, 112dA-2)을 하나의 패키지(100A)에 집적화하고 있다.
한편, RFIC와 함께 안테나를 하나의 패키지에 형성하는 경우, 안테나의 공진주파수와 대역폭을 결정짓기 위해서 안테나, 그라운드면, 유전물질, 피딩라인 등의 구현을 어떻게 해야 할지 고려해야 한다. 예를 들면, 안테나 특성에 민감한 영향을 주는 안테나와 그라운드면 간의 거리, 즉 공기 층의 두께 또는 유전물질의 두께를 일정하게 유지 및 관리를 해야 안정적인 안테나의 방사특성을 확보할 수 있다.
종래의 경우, 도 17에 예시적으로 도시한 바와 같이, 패키지(200)의 재배선층(240)에 안테나(242A)를 형성하되, 그라운드면(302G)은 메인보드(300)에 형성하는 방식을 사용한다. 이 경우, 안테나(242A)와 그라운드면(302G) 간의 두께 또는 거리(d)를 패키지(200A)의 솔더볼(270)의 높이로 확보를 해야 하며, 따라서 메인보드(300)에 패키지(200A)를 실장 하였을 때, 솔더볼이 주저 않는 높이 정도에 따라 두께 차이가 발생할 수 있다. 또한, 이 경우 공기층을 유전물질로 사용하였기 때문에 안테나(242A)의 사이즈가 커지는 단점을 가지고 있다. 또한, 이 경우 안테나(242A)와 그라운드면(302G) 사이의 공간에 플럭스(Flux) 또는 이물질이 삽입될 수 있으며, 그 결과 안테나(242A)의 특성이 크게 영향을 받을 수 있다. 또한, 이 경우, RFIC(220)에서 열이 발생되는 경우, 충분한 방열 경로를 확보하기 힘들기 때문에, 많은 전력을 사용하는 제품에는 적용하는데 한계성을 가지고 있다.
또한, 종래의 경우, 도 18 및 도 19에 예시적으로 도시한 바와 같이, 안테나 기판(250A, 250B) 상에 60GHz 통신 시스템에서 기존방식으로 패키지된 RFIC(280)를 스택하여 일체형 모듈을 사용하고 있다. 이 제품들은 안테나 패턴과 그라운드를 포함한 안태나 패턴부(b)와 RFIC 신호재배선을 위한 배선부(a)를 다층 PCB 형태의 안테나 기판(250A, 250B)에 구현하며, 이러한 기판(250A, 250B) 하부면에 RFIC 패키지(280)를 부착한다. 이로 인해 전체 패키지 모듈의 두께가 증가되어 모바일 및 소형 IoT 제품에 적용에 제한이 될 수 있으며, 제조가 복잡하다. 또한, 몇몇 제품은 위에서 언급한 솔더볼(270)의 높이 확보의 문제를 가지고 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)의 경우는, 코어부재(110)를 도입하면서 코어부재(110)의 상부에 안테나 패턴(112dA-1, 112dA-2)과 그라운드 패턴(112cG)을 형성하고, 코어부재(110)의 하부에 블라인드 형태의 블라인드 캐비티(110H)를 형성하여 RFIC 등의 반도체칩(120)을 배치하며, 코어부재(110)의 비아(113a, 113b, 113c) 등을 통하여 피딩라인(113F-1, 113F-2)을 구현하고 있다. 따라서, 외부환경 변화에 관계없이 단일 패키지 내에서 안테나 패턴(112dA-1, 112dA-2)과 그라운드 패턴(112cG) 간의 거리를 안정적으로 확보하여 안테나 패턴(112dA-1, 112dA-2)의 방사특성을 유지할 수 있으며, 그럼에도 불구하고 안테나 패턴(112dA-1, 112dA-2)과 RFIC 등의 반도체칩(120)간의 신호 경로를 최소화하여 안정적인 RF 특성을 확보할 수 있다. 또한, 코어부재(110)의 각각의 절연층(111a, 111b, 111c)의 유전률을 이용하여 안테나 패턴(112dA-1, 112dA-2)의 크기를 소형화하여 전체 패키지(100A)의 사이즈를 절감하여 공간적인 효율성을 높임과 동시에 코스트 절감도 가능하다. 또한, 안테나 패턴(112dA-1, 112dA-2)과 그라운드 패턴(112cG) 사이의 공간에 이물질이 배치될 가능성이 현저히 적어 이물의 영향에 의한 안테나 패턴(112dA-1, 112dA-2) 성능 저하도 방지할 수 있다. 또한, 전기연결구조체(170)로 솔더볼이 강제되지 않으며, 전기연결구조체(170)를 얇은 두께로 구현도 가능하다.
한편, 본 개시에서 사용되는 연결되었다는 의미는 물리적으로 연결되는 경우뿐만 아니라 전기적으로 또는 신호적으로 연결되는 경우를 모두 포함하는 개념이다. 또한, 직접 연결되는 경우뿐만 아니라 간접적으로 연결되는 것도 포함하는 개념이다. 또한, 전기적으로 또는 신호적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다.
이하에서는, 일례에 따른 팬-아웃 반도체 패키지(100A)의 구성요소에 대하여 도면을 참조하여 보다 자세히 설명한다.
코어부재(110)는 안테나 패턴(112dA-1, 112dA-2) 패턴, 그라운드 패턴(112cG), 접속패드(120P)를 위한 각종 재배선 패턴 등을 제공한다. 코어부재(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)는 블라인드 캐비티(110H)을 가진다. 블라인드 캐비티(110H)의 제1측은 배리어 패턴(112aM)으로 막히며, 반도체칩(120)의 비활성면이 다이부착필름(DAF)와 같은 접착부재(120B)를 매개로 블라인드 캐비티(110H)의 배리어 패턴(112aM)에 부착되어 배치된다. 반도체칩(120)의 측면 주위는 코어부재(110)의 블라인드 캐비티(110H)의 벽면에 의하여 둘러싸일 수 있다. 블라인드 캐비티(110H)는 샌드 블라스트 공정을 통하여 형성될 수 있으며, 이 경우 단면 형상이 테이퍼 형상일 수 있다. 즉, 블라인드 캐비티(110H)의 벽면은 배리어 패턴(112aM)을 기준으로 예각의 기울기를 가질 수 있다. 이 경우, 반도체칩(120)의 얼라인 공정이 보다 수월할 수 있는바, 수율이 높아질 수 있다.
코어부재(110)는 제1절연층(111a), 제1절연층(111a)의 제1측에 배치된 제1배선층(112a), 제1절연층(111a)의 제2측에 배치된 제2배선층(112b), 제1절연층(111a)의 제1측에 배치되어 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3배선층(112c), 제2절연층(111b) 상에 배치되어 제1배선층(112a)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 또한, 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 연결하는 제1비아(113a), 제2절연층(112b)을 관통하며 제1 및 제3배선층(112a, 112c)을 연결하는 제2비아(113b), 및 제3절연층(111c)을 관통하며 제3 및 제4배선층(112c, 112d)을 연결하는 제3비아(113c)를 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 재배선층(142)을 거쳐 반도체칩(120)의 접속패드(120P)와 연결된다.
배리어 패턴(112aM)은 제1절연층(111a)의 제1측에 배치되며, 제1측이 제2절연층(112b)으로 덮이되 제1측의 반대측인 제2측 표면의 적어도 일부가 블라인드 캐비티(110H)에 의하여 노출된다. 블라인드 캐비티(110H)는 제1절연층(111a)을 관통한다. 제1절연층(111a)에 형성된 블라인드 캐비티(110H)의 벽면은 예각의 기울기를 가진다. 배리어 패턴(112aM)은 제1절연층(111a)과 접하는 테두리 영역의 두께가 블라인드 캐비티(110H)에 의하여 제1절연층(111a)으로부터 노출된 영역의 두께 보다 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 노출된 영역 역시 일부 제거될 수 있기 때문이다. 배리어 패턴(112aM)은 구리(Cu) 등을 포함하는 금속판일 수 있으나, 이에 한정되는 것은 아니며, 드라이 필름과 같은 감광성 물질을 포함하는 절연필름일 수도 있다.
절연층(111a, 111b, 111c)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 각각의 절연층(111a, 111b, 111c)은 동일한 재료를 포함할 수도 있고, 다른 재료를 포함할 수도 있다. 제한되지 않는 일례로서, 제1절연층(111a)은 필터의 손실을 줄이기 위한 저유전율 특성을 갖는 재료를 사용할 수 있고, 제3절연층(111c)은 안테나의 사이즈를 줄이기 위한 고유전율 특성을 갖는 재료를 사용할 수 있으며, 또는 그 반대로 재료를 선택하여 사용할 수도 있다. 제1 및 제3절연층(111a, 111c)은 제2절연층(112b) 보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 반도체칩(120)에 상응하는 두께를 가질 수 있으며, 제3절연층(111c)은 안테나 패턴(112dA-1, 112dA-2)과 그라운드 패턴(112cG)의 충분한 거리 확보를 위한 두께를 가질 수 있다.
배선층(112a, 112b, 112c, 112d)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 제1 및 제2배선층(112a, 112b)은 신호라인, 파워라인, 그라운드라인, 신호패드, 파워패드, 그라운드패드 등의 통상의 재배선 패턴을 포함한다. 제2배선층(112b)은 배리어 패턴(112aM)을 포함하며 배리어 패턴(112aM)은 그라운드로도 활용될 수 있다. 제3배선층(112c)은 그라운드 패턴(112cG)을 포함한다. 그라운드 패턴(112cG)은 제2절연층(112b)의 상면의 대부분을 차지할 수 있다. 그라운드 패턴(112cG)은 안테나 패턴(112dA-1, 112dA-2)뿐만 아니라 각종 신호패턴 등의 그라운드 역할을 수행할 수 있다. 제4배선층(112d)은 안테나 패턴(112dA-1, 112dA-2)을 포함한다. 안테나 패턴(112dA-1, 112dA-2)은 패치(patch) 안테나일 수도 있고, 어레이(Array) 안테나일 수도 있다. 그 외에도, 접힌 다이폴(folded dipole) 안테나일 수도 있고, 공면의 패치(coplanar patch) 안테나일 수도 있다. 또한, 고리(ring) 안테나 또는 고리(loop) 안테나 등일 수도 있으며, 각각의 안테나의 모양은 사각형, 정사각형, 원형, 방사형 등 다양한 형상일 수 있다. 한편, 안테나 패턴(112dA-1, 112dA-2)은 도 11의 (a)에서와 같이 송신(Tx) 안테나와 수신(Rx) 안테나가 하나의 안테나(112dA)로 형성된 것일 수도 있고, 또는 도 11의 (b)에서와 같이 더 많은 수의 분리된 복수의 안테나(112dA-1, 112dA-2, 112dA-3, 112dA-4)로 형성된 것일 수도 있다. 한편, 제4배선층(112d)은 마이크로스트립라인 또는 스트립라인 등의 필터 패턴(미도시)을 포함할 수도 있다.
비아(113a, 113b, 113c)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 연결시킨다. 비아(113a, 113b, 113c)는 신호 연결을 위한 비아나 그라운드 연결을 위한 비아 등을 포함할 수 있다. 비아(113a, 113b, 113c) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113a, 113b, 113c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 모래시계 형상이나 원통 형상, 테이퍼 형상 등이 적용될 수 있다. 비아(113a, 113b, 113c)는 안테나 패턴(112dA-1, 112dA-2)을 위한 피딩라인(113F-1, 113F-2)을 제공할 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 집적회로(IC)는, 예를 들면, RFIC(Radio-Frequency Integrated Circuit)일 수 있다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)은 RFIC와 mmWave/5G Antenna가 일체화된 패키지일 수 있다. 반도체칩(120)은 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 접속패드(120P)가 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 접속패드(120P)가 배치된 면이 활성면, 그 반대측이 비활성면이 된다. 일례에서는, 반도체칩(120)의 비활성면이 배리어 패턴(112aM)에 부착되도록 반도체칩(120)이 코어부재(110)의 블라인드 캐비티(110H)에 배치된다. 부착을 위해서는 접착부재(120B) 등이 이용될 수 있다.
봉합재(130)는 반도체칩(120)을 보호하며 절연영역을 제공하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 코어부재(110)의 하면을 덮을 수 있으며, 반도체칩(120)의 측면과 활성면을 덮을 수 있다. 또한, 블라인드 캐비티(110H) 내의 공간을 채울 수 있다. 봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, ABF 등의 절연물질이 사용될 수 있다. 필요에 따라서는, 봉합재(130)의 자재로 PIE(Photo Imageable Encapsulant)를 사용할 수도 있다.
연결부재(140)는 일례에 따른 팬-아웃 반도체 패키지(100A)을 외부의 다른 구성요소와 연결하는 역할을 수행한다. 또한, 반도체칩(120)의 접속패드(120P)를 재배선한다. 연결부재(140)는 봉합재(130) 상에 배치된 재배선층(142)과 봉합재(130)를 관통하며 재배선층(142)을 제2배선층(112b) 및 접속패드(120P)와 연결하는 비아(143)를 포함한다. 일례에서는 봉합재(130) 상에 재배선층(142)과 비아(143)가 형성되는 것으로 도시하였으나, 필요에 따라서는 봉합재(130) 상에 추가적으로 PID 등을 도포 및 경화하여 절연층을 추가하여, 보다 많은 수의 재배선층과 비아를 형성할 수 있음은 물론이다.
재배선층(142)은 반도체칩(120)의 접속패드(120P)를 재배선 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드라인, 신호라인 등을 포함할 수 있다. 또한, 그라운드를 위한 패드, 신호를 위한 패드 등을 포함할 수 있다. 한편, RFIC는 FO-PLP 기술을 이용하여 Single-Die 패키지를 하되, Top면의 Core부에 안테나 Feeding 라인과 그라운드 연결을 위한 I/O만 형성을 하고, Bottom면은 RF입력, 제어신호, 전원, 그라운드 연결을 위한 I/O를 형성한다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P), 제1배선층(112a) 등을 전기적으로 연결시킨다. 비아(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 비아(143)의 형상은 테이퍼 형상 등 일 수 있다. 비아(143) 역시 그라운드를 위한 비아, 신호를 위한 비아 등을 포함할 수 있다.
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하는 부가적인 구성이다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수백 만개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해주는 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
커버층(180)은 코어부재(110)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 커버층(180)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
도 12는 도 9의 팬-아웃 반도체 패키지의 제조에 사용되는 판넬의 일례를 개략적으로 나타낸다.
도면을 참조하면, 코어부재(110)는 대면적을 갖는 판넬(500)을 이용하여 형성할 수 있다. 예를 들면, 대면적 다층 PCB 패널에 안테나 패턴(112dA-1, 112dA-2), 그라운드 패턴(112cG), 피딩라인(113F-1, 113F-2) 등을 포함하는 코어부재(110)를 어레이로 구현하고, 각각의 코어부재(110)에 블라인드 형태의 블라인드 캐비티(110H)를 형성하고, 각각의 블라인드 캐비티(110H) 내에 반도체칩(120)을 부착하고, 안테나 패턴(112dA-1, 112dA-2)의 피딩라인(113F-1, 113F-2)과 반도체칩(120)의 일반 제어신호들을 재배선층(142)을 형성하여 연결하여 단일 패키지를 제작하고, 다이싱 공정을 통하여 각각의 패키지(100A)로 절단하면, 한 번의 공정으로 수 많은 패키지(100A)의 제조가 가능하다. 한편, 판넬(500)을 이용하는 경우 안테나 패턴(112dA-1, 112dA-2)이나 다른 각종 신호패턴을 위한 그라운드를 그라운드 패턴(112cG) 하나로 해결이 가능 하는 등, 제조 공정이 간단하며 비용 절감이 가능하다. 또한, 하나의 판넬(500)을 베이스로 형성된 코어부재(110)를 통하여 반도체칩(120)을 둘러싸는 경우, 패키지(100A)의 워피지 제어에 보다 효과적일 수 있으며, 코어부재(110)의 블라인드 캐비티(110H)의 벽면에 금속층을 형성하는 경우, 단절 없이 반도체칩(120)을 금속층이 둘러쌀 수 있는바, 방열 효과나 전자파 차폐 효과가 매우 우수할 수 있다.
도 13a 및 도 13b는 도 9의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 13a를 참조하면, 코어부재(110)를 준비한다. 코어부재(110)는 동박적층판(CCL: Copper Clad Laminate) 등을 이용하여 제1절연층(111a) 및 이에 형성된 제1 및 제2배선층(112a, 112b)과 제1비아(113a)를 형성하고, 제1절연층(111a) 상에 ABF 등을 이용하여 제2절연층(111b)을 형성하고, 제2절연층(111b)에 제3배선층(112c) 및 제2비아(113b)를 형성하고, 제2절연층(111b) 상에 동박적층판 등을 이용하여 제3절연층(111c)을 형성하고, 제3절연층(111c)에 제4배선층(112d) 및 제3비아(113c)를 형성하는 방법으로 준비할 수 있다. 배선층(112a, 112b, 112c, 112d)은 공지의 도금 공정으로 형성할 수 있으며, 비아(113a, 113b, 113c)는 레이저 드릴 등으로 비아홀을 형성한 후 도금으로 채우는 방법으로 형성할 수 있다. 코어부재(110) 상에는 ABF 등을 이용하여 커버층(180)을 형성할 수 있다. 다음으로, 제2배선층(112b)의 배리어 패턴(112aM)을 스타퍼로 이용하여 블라인드 캐비티(110H)를 형성한다. 블라인드 캐비티(110H)는 기계적 드릴 및/또는 레이저 드릴을 이용하여 형성하거나, 샌드 블라스트 등을 이용하여 형성할 수 있으며, 샌드 블라스트를 이용하는 경우에는 테이퍼 형태로 경사를 가질 수 있다. 다음으로, 블라인드 캐비티(110H)에 반도체칩(120)을 배치한다. 반도체칩(120)은 비활성면이 배리어 패턴(112aM)에 부착되도록 배치하며, 부착에는 접착부재(120B) 등이 이용된다.
도 13b를 참조하면, 다음으로 봉합재(130)를 형성한다. 봉합재(130)는 미경화 상태의 필름을 적층한 후 경화하는 방법으로 형성할 수도 있고, 또는 액상의 봉합재(130) 형성 물질을 공지의 코팅 방법으로 도포한 후 경화하는 방법으로 형성할 수도 있다. 다음으로, 봉합재(130) 상에 재배선층(142) 및 비아(143)를 형성하여 연결부재(140)를 형성하고, 그 후 패시베이션층(150)과 언더범프금속층(160)과 전기연결구조체(170)를 형성한다. 한편, 재배선층(142)은 공지의 도금 공정으로 형성될 수 있으며, 비아(143)의 경우 비아홀을 형성한 후 도금으로 채우는 방법으로 형성될 수 있다. 패시베이션층(150)은 ABF 등을 라미네이션하여 형성할 수 있고, 언더범프금속층(160)은 공지의 메탈화 방법으로 형성할 수 있으며, 전기연결구조체(170)는 주석(Sn)-알루미늄(Al)-구리(Cu) 합금과 같은 저융점 금속을 형성한 후 리플로우(Reflow) 하는 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 제1측에 배치된 제1배선층(112a), 제1절연층(111a)의 제2측에 배치된 제2배선층(112b), 제1절연층(111a)의 제1측에 배치되어 제1배선층(112a)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 또한, 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 연결하는 제1비아(113a), 및 제2절연층(112b)을 관통하며 제1 및 제3배선층(112a, 112c)을 연결하는 제2비아(113b)를 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 재배선층(142)을 거쳐 반도체칩(120)의 접속패드(120P)와 연결된다. 즉, 전술한 일례에 따른 팬-아웃 반도체 패키지(100B) 대비 절연층과 재배선층과 비아의 층수가 하나씩 줄어들었다.
각각의 절연층(111a, 111b)은 동일한 재료를 포함할 수도 있고, 다른 재료를 포함할 수도 있다. 제한되지 않는 일례로서, 제1절연층(111a)은 필터의 손실을 줄이기 위한 저유전율 특성을 갖는 재료를 사용할 수 있고, 제2절연층(111b)은 안테나의 사이즈를 줄이기 위한 고유전율 특성을 갖는 재료를 사용할 수 있으며, 또는 그 반대로 재료를 선택하여 사용할 수도 있다. 제1절연층(111a)은 반도체칩(120)에 상응하는 두께를 가질 수 있으며, 제2절연층(111b)은 안테나 패턴(112cA-1, 112dc-2)과 그라운드 패턴(112aG)의 충분한 거리 확보를 위한 두께를 가질 수 있다.
제1배선층(112a)은 신호라인, 파워라인, 그라운드라인, 신호패드, 파워패드, 그라운드패드 등의 통상의 재배선 패턴을 포함한다. 제2배선층(112b)은 배리어 패턴(112aM)을 포함하며 배리어 패턴(112aM)은 동시에 그라운드 패턴(112aG)로도 활용된다. 그라운드 패턴(112aG)은 안테나 패턴(112cA-1, 112cA-2)뿐만 아니라 각종 신호패턴 등의 그라운드 역할을 수행할 수 있다. 제3배선층(112c)은 안테나 패턴(112cA-1, 112cA-2)을 포함한다. 한편, 제3배선층(112c)은 마이크로스트립라인 또는 스트립라인 등의 필터 패턴(미도시)을 포함할 수도 있다.
그 외에 다른 구성요소나 제조 공정은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 실질적으로 동일한바 자세한 설명은 생략한다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에 있어서, 코어부재(110)의 제1배선층(112a)이 마이크로스트립라인 또는 스트립라인 등의 필터 패턴(112aR)을 포함한다. 필터 패턴(112aR)은 일단이 반도체칩(120)의 접속패드(120P)와 연결되고, 타단이 안테나 패턴(112dA-1, 112dA-2)의 피딩 라인(113F-1, 113F-2)과 연결된다. 접속패드(120P)와 안테나 패턴(112dA-1, 112dA-2)은 필터 패턴(112aR)을 거쳐 신호적으로 연결된다. 필터 패턴(112aR)은 경우에 따라서는 제2배선층(112b)에 형성될 수도 있다. 그라운드 패턴(112cG)은 필터 패턴(112aR)을 위한 그라운드 역할도 수행할 수 있다. 한편, 블라인드 캐비티(110H)가 제1 및 제2절연층(111a, 111b)을 관통하며, 배리어 패턴(112cM)은 그라운드 패턴(112cG)으로도 활용된다. 즉, 배리어 패턴(112cM)은 제2절연층(111a)의 제1측에 배치되며, 제1측이 제3절연층(112c)으로 덮이되 제1측의 반대측인 제2측 표면의 적어도 일부가 블라인드 캐비티(110H)에 의하여 노출된다. 블라인드 캐비티(110H)는 제1 및 제2절연층(111a, 111b)을 관통한다. 제1 및 제2절연층(111a, 111b)에 형성된 블라인드 캐비티(110H)의 벽면은 예각의 기울기를 가진다. 배리어 패턴(112cM)은 제2절연층(111b)과 접하는 테두리 영역의 두께가 블라인드 캐비티(110H)에 의하여 제2절연층(111b)으로부터 노출된 영역의 두께 보다 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 노출된 영역 역시 일부 제거될 수 있기 때문이다.
그 외에 다른 구성요소나 제조 공정은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 실질적으로 동일한바 자세한 설명은 생략한다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B)에 있어서, 코어부재(110)의 제2배선층(112b)이 마이크로스트립라인 또는 스트립라인 등의 필터 패턴(112bR)을 포함한다. 필터 패턴(112bR)은 일단이 반도체칩(120)의 접속패드(120P)와 연결되고, 타단이 안테나 패턴(112cA-1, 112cA-2)의 피딩 라인(113F-1, 113F-2)와 연결된다. 접속패드(120P)와 안테나 패턴(112cA-1, 112cA-2)은 필터 패턴(112bR)을 거쳐 신호적으로 연결된다. 그라운드 패턴(112aG)은 필터 패턴(112bR)을 위한 그라운드 역할도 수행할 수 있다.
그 외에 다른 구성요소나 제조 공정은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A) 및 다른 일례에 따른 팬-아웃 반도체 패키지(100B)와 실질적으로 동일한바 자세한 설명은 생략한다.
이상에서 설명한 본 개시에 따른 팬-아웃 반도체 패키지는 mm-wave용 안테나 일체형 RFIC 제품 개발 가능하며, mm-Wave용 안테나/필터/RFIC 일체형 패키지 모듈 개발 가능하며, mm-Wave용 안테나의 안정적인 방사특성을 확보 가능하며, Package 자체만으로 안테나 방사특성을 구현하여 Main PCB의 주변변화에 강건함 유지 가능하며, 패치 안테나 패턴과 Ground Plane 간의 거리 오차를 절감하여 안정적인 성능 확보 가능하며, PKG Bottom면의 오염에 관계없이 안정적인 성능 확보 가능하며, 방열특성 강화 또는 저손실 특성 확보 등 제품별로 선택적인 구조 적용 가능하며, RFIC에서 발생되는 열을 효율적으로 Main PCB로 방출하여 RF 성능 개선 가능하며, Core층에 높은 유전율를 갖는 Material을 사용하여 안테나의 사이즈를 축소하여 전체 PKG의 사이즈를 감소시킬 수 있으며, Blind Cavity 구조와 Stack형 패키지모듈을 통해 기존 PKG 대비 size를 대폭 절감한 PKG 제공 가능하며, 안테나 사이즈를 줄이기 위해 안테나부에 고유전율의 재료를 사용하고, Feeding Line의 손실을 줄이기 위해서 Bottom PKGㅇ 저유전율의 재료를 선택적으로 사용 가능하다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 또는 신호적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 마더보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1121: 반도체 패키지 1130: 스마트 폰 카메라
2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 회로층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: BGA 기판 2302: BGA 기판
2100: 팬-아웃 반도체 패키지
2120: 반도체칩 2170: 솔더볼
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 회로층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
100A~100D: 팬-아웃 반도체 패키지
110: 코어부재 110H: 블라인드 캐비티
111a~111c: 절연층 112a~112d: 배선층
113a~113c: 비아
120: 반도체칩 120P: 접속패드
130: 봉합재
140: 연결부재
142: 재배선층 143: 비아
150: 패시베이션층 160: 언더범프금속층
170: 전기연결구조체 180: 커버층

Claims (16)

  1. 복수의 절연층 및 복수의 배선층을 포함하며, 상기 복수의 절연층 중 일부를 관통하는 블라인드 캐비티를 갖는 코어부재;
    상기 블라인드 캐비티에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 코어부재 및 상기 반도체칩의 활성면의 적어도 일부를 덮으며, 상기 캐비티의 적어도 일부를 채우는 봉합재; 및
    상기 코어부재 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 연결된 재배선층을 포함하는 연결부재; 를 포함하며,
    상기 복수의 배선층은 안테나 패턴 및 그라운드 패턴을 포함하고,
    상기 안테나 패턴 및 상기 그라운드 패턴은 서로 다른 레벨에 위치하며,
    상기 안테나 패턴은 상기 재배선층을 거쳐 상기 접속패드와 연결된,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 복수의 배선층은 필터 패턴을 더 포함하며,
    상기 안테나 패턴은 상기 필터 패턴 및 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 복수의 배선층은 배리어 패턴을 더 포함하고,
    상기 배리어 패턴의 일부는 상기 블라인드 캐비티에 의하여 노출되며,
    상기 반도체칩의 비활성면은 상기 배리어 패턴의 노출된 일면에 부착된,
    팬-아웃 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 코어부재는 제1절연층, 상기 제1절연층의 제1측에 배치된 제1배선층, 상기 제1절연층의 제2측에 배치된 제2배선층, 상기 제1절연층을 관통하며 상기 제1 및 제2배선층을 연결하는 제1비아, 상기 제1절연층의 제1측에 배치되어 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 및 상기 제2절연층을 관통하며 상기 제1 및 제3배선층을 연결하는 제2비아를 포함하며,
    상기 제1배선층은 상기 그라운드 패턴 및 상기 배리어 패턴을 포함하고,
    상기 제3배선층은 상기 안테나 패턴을 포함하며,
    상기 블라인드 캐비티는 상기 제1절연층을 관통하는,
    팬-아웃 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제2배선층은 필터 패턴을 포함하며,
    상기 안테나 패턴은 상기 필터 패턴 및 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 배리어 패턴은 상기 그라운드 패턴으로 기능하는,
    팬-아웃 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 제2절연층의 유전체는 상기 제1절연층의 유전체보다 유전률이 높은,
    팬-아웃 반도체 패키지.
  8. 제 3 항에 있어서,
    상기 코어부재는 제1절연층, 상기 제1절연층의 제1측에 배치된 제1배선층, 상기 제1절연층의 제2측에 배치된 제2배선층, 상기 제1절연층을 관통하며 상기 제1 및 제2배선층을 연결하는 제1비아, 상기 제1절연층의 제1측에 배치되어 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제2절연층을 관통하며 상기 제1 및 제3배선층을 연결하는 제2비아, 상기 제2절연층 상에 배치되어 상기 제3배선층을 덮는 제3절연층, 상기 제3절연층 상에 배치된 제4배선층, 및 상기 제3절연층을 관통하며 상기 제3 및 제4배선층을 연결하는 제3비아를 포함하며,
    상기 제3배선층은 상기 그라운드 패턴을 포함하고,
    상기 제4배선층은 상기 안테나 패턴을 포함하는,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1 및 제2배선층 중 적어도 하나는 필터 패턴을 포함하며,
    상기 안테나 패턴은 상기 필터 패턴 및 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제1배선층은 상기 배리어 패턴을 포함하며,
    상기 블라인드 캐비티는 상기 제1절연층을 관통하는,
    팬-아웃 반도체 패키지.
  11. 제 8 항에 있어서,
    상기 제3배선층은 상기 배리어 패턴을 포함하며,
    상기 블라인드 캐비티는 상기 제1 및 제2절연층을 관통하는,
    팬-아웃 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 배리어 패턴은 상기 그라운드 패턴으로 기능하는,
    팬-아웃 반도체 패키지.
  13. 제 8 항에 있어서,
    상기 제3절연층의 유전체는 상기 제1절연층의 유전체보다 유전률이 높은,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 안테나 패턴은 송신 안테나 패턴과 수신 안테나 패턴을 포함하는,
    팬-아웃 반도체 패키지.
  15. 제 3 항에 있어서,상기 배리어 패턴은 금속판인,
    팬-아웃 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 블라인드 캐비티의 벽면은 예각의 기울기를 갖는,
    팬-아웃 반도체 패키지.
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