KR20200117399A - 안테나 모듈 - Google Patents

안테나 모듈 Download PDF

Info

Publication number
KR20200117399A
KR20200117399A KR1020190039437A KR20190039437A KR20200117399A KR 20200117399 A KR20200117399 A KR 20200117399A KR 1020190039437 A KR1020190039437 A KR 1020190039437A KR 20190039437 A KR20190039437 A KR 20190039437A KR 20200117399 A KR20200117399 A KR 20200117399A
Authority
KR
South Korea
Prior art keywords
disposed
layer
semiconductor chip
connection structure
frame
Prior art date
Application number
KR1020190039437A
Other languages
English (en)
Other versions
KR102574415B1 (ko
Inventor
김두일
소원욱
허영식
공정철
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020190039437A priority Critical patent/KR102574415B1/ko
Priority to US16/430,959 priority patent/US10886242B2/en
Priority to TW108119672A priority patent/TWI789527B/zh
Priority to CN201910772351.7A priority patent/CN111786074B/zh
Publication of KR20200117399A publication Critical patent/KR20200117399A/ko
Priority to US17/132,224 priority patent/US11581275B2/en
Application granted granted Critical
Publication of KR102574415B1 publication Critical patent/KR102574415B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/02—Casings
    • H01F27/027—Casings specially adapted for combination of signal type inductors or transformers with electronic circuits, e.g. mounting on printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/24—Supports; Mounting means by structural association with other equipment or articles with receiving set
    • H01Q1/241—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM
    • H01Q1/242—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use
    • H01Q1/243—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use with built-in antennas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/48—Earthing means; Earth screens; Counterpoises
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/50—Structural association of antennas with earthing switches, lead-in devices or lightning protectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/52—Means for reducing coupling between antennas; Means for reducing coupling between an antenna and another structure
    • H01Q1/526—Electromagnetic shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/22—Structure, shape, material or disposition of high density interconnect preforms of a plurality of HDI interconnects
    • H01L2224/221—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32237—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83122—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors by detecting inherent features of, or outside, the semiconductor or solid-state body
    • H01L2224/83129—Shape or position of the other item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

코어층, 상기 코어층의 상면 상에 배치되는 한층 이상의 상부 배선층 및 상기 코어층의 하면 상에 배치되는 한층 이상의 하부 배선층을 포함하는 안테나 기판, 상기 안테나 기판의 하면 상에 배치되며, 상기 안테나 기판과 전기적으로 연결되는 한층 이상의 제1재배선층을 포함하는 제1연결구조체 및 상기 제1연결구조체 상에 배치되는 제1반도체 칩을 포함하는 제1반도체 패키지 및 상기 안테나 기판의 하면 상에 상기 제1반도체 패키지와 소정거리 이격되어 배치되며, 상기 안테나 기판과 전기적으로 연결되는 한층 이상의 제2재배선층을 포함하는 제2연결구조체 및 상기 제2연결구조체 상에 배치되는 제2반도체 칩을 포함하는 제2반도체 패키지를 포함하며, 상기 제1반도체 칩과 상기 제2반도체 칩은 서로 다른 종류의 반도체 칩인 안테나 모듈이 개시된다.

Description

안테나 모듈{ANTENNA MODULE}
본 개시는 안테나 모듈에 관한 것이다.
최근 5세대(5G) 통신을 포함하는 밀리미터웨이브(mmWave) 통신이 활발하게 연구되고 있으며, 이를 원활히 구현하는 안테나 모듈의 상용화를 위한 연구도 활발히 진행되고 있다.
전통적으로 밀리미터웨이브 통신환경을 제공하는 안테나 모듈은 높은 주파수에 따른 높은 수준의 안테나 성능(예: 송수신율, 이득, 직진성(directivity) 등)을 만족시키기 위해 IC와 안테나를 기판상에 배치시켜서 동축케이블로 연결하는 구조를 사용하여왔다.
그러나, 이러한 구조는 안테나 배치공간 부족, 안테나 형태 자유도 제한, 안테나와 IC간의 간섭 증가, 안테나 모듈의 사이즈/비용 증가를 유발할 수 있다.
본 개시의 여러 목적 중 하나는 안테나와 반도체 칩 사이의 신호 경로를 줄이고, 안테나의 형태 자유도가 높은 안테나 모듈을 제공하는 것이다.
본 개시의 여러 해결 수단 중 하나는 제1반도체 칩을 포함하는 제1반도체 패키지와 제2반도체 칩을 포함하는 제2반도체 패키지를 안테나 기판 상에 서로 이격시켜서 실장하는 것이다.
예를 들면, 본 개시의 일례에 따라, 코어층, 상기 코어층의 상면 상에 배치되는 한층 이상의 상부 배선층 및 상기 코어층의 하면 상에 배치되는 한층 이상의 하부 배선층을 포함하는 안테나 기판, 상기 안테나 기판의 하면 상에 배치되며, 상기 안테나 기판과 전기적으로 연결되는 한층 이상의 제1재배선층을 포함하는 제1연결구조체 및 상기 제1연결구조체 상에 배치되는 제1반도체 칩을 포함하는 제1반도체 패키지 및 상기 안테나 기판의 하면 상에 상기 제1반도체 패키지와 소정거리 이격되어 배치되며, 상기 안테나 기판과 전기적으로 연결되는 한층 이상의 제2재배선층을 포함하는 제2연결구조체 및 상기 제2연결구조체 상에 배치되는 제2반도체 칩을 포함하는 제2반도체 패키지를 포함하며, 상기 제1반도체 칩과 제2반도체 칩은 서로 다른 종류의 반도체 칩인 안테나 모듈이 제공된다.
본 개시의 여러 효과 중 하나로서 안테나와 반도체 칩 사이의 신호 경로를 줄이고, 안테나의 형태 자유도가 높은 안테나 모듈을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 안테나 모듈의 일례를 개략적으로 나타낸 단면도다.
도 10은 안테나 기판의 다양한 형태를 개략적으로 나타낸 평면도다.
도 11은 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 12는 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
안테나 모듈
도 9는 안테나 모듈의 일례를 개략적으로 나타낸 단면도이고, 도 10은 안테나 기판의 다양한 형태를 개략적으로 나타낸 평면도다.
도 9를 참조하면, 일례에 따른 안테나 모듈(600A)은 코어층(111a), 상기 코어층(111a)의 상면 상에 배치되는 한층 이상의 상부 배선층(112a) 및 상기 코어층(111a)의 하면 상에 배치되는 한층 이상의 하부 배선층(112b)을 포함하는 안테나 기판(100A), 상기 안테나 기판(100A) 상에 배치되며, 상기 안테나 기판(100A)과 전기적으로 연결되는 한층 이상의 제1재배선층(242)을 포함하는 제1연결구조체(240) 및 상기 제1연결구조체(240) 상에 배치되는 제1반도체 칩(220)을 포함하는 제1반도체 패키지(200A) 및 상기 안테나 기판(100A) 상에 상기 제1반도체 패키지(200A)와 이격되어 배치되며, 상기 안테나 기판(100A)과 전기적으로 연결되는 한층 이상의 제2재배선층(342)을 포함하는 제2연결구조체(340) 및 상기 제2연결구조체(340) 상에 배치되는 제2반도체 칩(320)을 포함하는 제2반도체 패키지(300A)를 포함하며, 상기 제1반도체 칩(220)과 제2반도체 칩(320)은 서로 다른 종류의 반도체 칩이며, 상기 제1반도체 칩(220)과 상기 제2반도체 칩(320)은 상기 하부 배선층(112b)을 통하여 서로 전기적으로 연결될 수 있다.
5세대(5G) 통신을 포함하는 밀리미터웨이브(mmWave) 통신을 구현하는 안테나 모듈을 스마트폰과 같은 모바일 디바이스에 적용되는 경우, 세트 내에서 안테나 모듈의 배치 자유도를 확보하기 위해서는 안테나 모듈의 디자인을 결정하는 안테나의 형태 및 안테나 패턴의 형태를 도 10과 같이 다양하게 디자인할 수 있는 높은 자유도가 요구된다.
따라서, 일례에 따른 안테나 모듈(600A)은 안테나 기판(100A)에 각종 반도체 칩(220, 320)과 수동부품(325)을 그룹별로 패키징한 제1반도체 패키지(200A) 및 제2반도체 패키지(300A)를 각각 표면실장기술(SMT)로 실장한다. 즉, 안테나 기판(100A)에 실장되는 패키지를 분할함으로써 안테나 기판의 형태에 따라서 분할된 패키지를 적절히 배치할 수 있기 때문에, 안테나 기판(100A)의 형태 자유도를 확보할 수 있고, 결국 세트 내에서 안테나 모듈(600A)의 배치 자유도를 확보할 수 있다.
한편, 일례에 따른 안테나 모듈(600A)은 외부 기판, 예컨대, 메인보드 등에 전기적으로 연결되기 위한 전기연결금속(270-1, 270-2)을 포함할 수 있다. 예를 들면, 제1반도체 패키지(200A) 및 제2반도체 패키지(300A)는 상기 안테나 기판(100A)의 하면을 마주하는 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 제1반도체 패키지(200A) 및 제2반도체 패키지(300A)의 제1면 상에 각각 배치되고, 상기 제1재배선층(242), 제2재배선층(342) 및 안테나 기판의 하부 배선층(112b)과 전기적으로 연결되는 복수의 제1전기연결금속(270-1) 및 제1반도체 패키지 및 제2반도체 패키지의 제2면 상에 각각 배치되고, 백사이드 배선층(232) 및 백사이드 금속층(234)와 전기적으로 연결되는 제2전기연결금속(270-2)을 포함할 수 있다.
이하에서는 도면을 참조하여 일례에 따른 안테나 모듈(600A)의 구성요소에 대하여 보다 자세히 설명한다.
(안테나 기판)
안테나 기판(100A)은 mmWave/5G Antenna를 구현할 수 있는 영역으로, 안테나 패턴(112A) 및 그라운드 패턴(112G)을 포함한다. 구체적으로, 안테나 기판(100A)은 코어층(111a), 절연층(111b), 패시베이션층(111c), 배선층(112), 및 접속비아층(113)을 포함한다. 일례에 따른 안테나 기판(100A)은 코어층(111a)을 기준으로 양측으로 절연층(111b)이 빌드-업 된 형태일 수 있다. 이때, 코어층(111a)과 각각의 절연층(111b) 상에는 코어층(111a)을 기준으로 상부 및 하부에 위치하는 상부 배선층(112a) 및 하부 배선층(112b)이 배치될 수 있으며, 이들 배선층(112)은 코어층(111a)과 각각의 절연층(111b)을 관통하는 접속비아층(113)을 통하여 전기적으로 연결될 수 있다.
코어층(111a)의 상면에는 배선층(112) 중 안테나 패턴(112A)이 배치되고, 코어층(111a)의 하면에는 배선층(112) 중 그라운드 패턴(112G)이 배치될 수 있다. 코어층(111a)의 상측으로 빌드업된 절연층(111b) 상에는 각각 안테나 패턴(112A)이 배치될 수 있다. 코어층(111a)의 상측으로 빌드업된 절연층(111b) 상에 배치된 각각의 안테나 패턴(112A)은 서로 직상 및 직하에 배치되어 커플링될 수 있다. 예컨대, 커패시턴스를 형성할 수 있다. 다만, 안테나의 종류에 따라서 안테나 패턴(112A)의 배치가 달라질 수 있으며, 필요에 따라서는 코어층(111a)의 하측으로만 절연층(111b)이 빌드업될 수도 있다. 이 경우, 코어층(111a)의 상측으로 빌드업된 절연층(111b) 상에 형성된 안테나 패턴(112A)은 생략될 수 있다.
코어층(111a)의 상면에 배치된 안테나 패턴(112A)은 배선층(112) 중의 피딩 패턴(112F)과 접속비아층(113) 중의 피딩 비아(113F)를 거쳐 반도체칩(221, 222) 중 적어도 하나와 전기적으로 및/또는 신호적으로 연결될 수 있다. 그라운드 패턴(112G)은 배선층(112)의 다른 그라운드 패턴과 접속비아층(113)의 그라운드용 접속비아를 거쳐 반도체칩(221, 222) 중 적어도 하나와, 그리고 전자부품(300)과 전기적으로 연결될 수 있다. 안테나 패턴(112A)과 그라운드 패턴(112G) 사이에 코어층(111a)이 배치되는바, 외부환경 변화에 관계없이 단일 복합 모듈 내에서 안테나와 그라운드 면 간의 거리를 안정적으로 확보하여 안테나의 방사특성을 유지할 수 있다. 또한, 코어층(111a)의 유전률(Dk)을 적절히 이용함으로써 안테나 기판(100A)을 소형화 함으로써 안테나 모듈(500A)의 크기를 소형화하여 전체 모듈의 구조를 절감하여 공간적인 효율성을 높임과 동시에 코스트 절감도 가능하다.
코어층(111a)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg)가 사용될 수 있다. 다만, 코어층(111a)의 재료가 수지 물질로 한정되는 것은 아니며, 예컨대 코어층(111a)의 재료로 유리판(glass plate)이 사용될 수도 있고, 세라믹 판(Ceramic plate)이 사용될 수도 있다. 안테나 패턴(112A)과 그라운드 패턴(112G) 사이의 충분한 거리 확보를 위하여, 코어층(111a)의 두께는 절연층(111b) 각각의 층의 두께보다 두꺼울 수 있다.
절연층(111b)의 재료로도 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, ABF(Ajinomoto Build-up Film)가 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 이 외에도 PID(Photo Image-able Dielectric) 등이 사용될 수도 있다. 절연층(111b)의 각각의 층의 재료가 동일한 경우라도, 이들 사이의 경계가 분명할 수 있다.
패시베이션층(111c)은 안테나 기판(100A)의 최외층에 배치되어 안테나 기판(100A) 내부의 구성요소를 보호할 수 있다. 패시베이션층(111c) 역시 각각 절연물질을 포함할 수 있으며, 예컨대 ABF 등일 수 있으나, 이에 한정되는 것은 아니다. 하측의 패시베이션층(111c)에는 배선층(112)을 전자부품(300) 및/또는 커넥터(410)와 전기적으로 연결하기 위하여 배선층(112)의 적어도 일부를 노출시키는 개구부(부호 미도시)가 형성될 수 있다.
배선층(112)은 실질적으로 mmWave/5G Antenna 등을 구현하는 안테나 패턴(112A)을 포함하며, 기타 그라운드 패턴(112G), 피딩 패턴(112F) 등을 포함할 수 있다. 안테나 패턴(112A)은 안테나 패턴(112A)의 배치 및 형상에 따라서 다이폴 안테나(Dipole antenna), 패치 안테나(Patch antenna) 등일 수 있다. 그라운드 패턴(112G)은 그라운드 면(Ground plane) 형태일 수 있다. 안테나 패턴(112A)의 주위는 동일 레벨에 배치된 그라운드 패턴(미도시)으로 둘러싸일 수 있으나, 이에 한정되는 것은 아니다. 배선층(112)은 그 외에도 다른 신호 패턴이나 파워 패턴, 또는 저항 패턴 등을 포함할 수 있다. 배선층(112)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다.
접속비아층(113)은 서로 다른 층에 형성된 배선층(112)을 전기적으로 연결시키며, 그 결과 안테나 기판(100A) 내에 전기적인 경로를 제공한다. 접속비아층(113)은 피딩 비아(113F)를 포함하며, 기타 그라운드용 접속비아 등을 포함할 수 있다. 접속비아층(113)은 그 외에도 다른 신호용 접속비아나 파워용 접속비아 등을 포함할 수 있다. 피딩 비아(113F)는 안테나 패턴(112A)과 전기적으로 및/또는 신호적으로 연결된다. 몇몇의 그라운드용 접속비아(미도시)는 피딩 비아(113F) 주위를 촘촘히 둘러쌀 수 있다. 접속비아층(113)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아층(113) 각각의 접속비아는 도전성 물질로 완전히 충전될 수 있으며, 또는 도면에서와 달리 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 원통형상, 모래시계 형상, 테이퍼 형상 등 공지된 모든 수직 단면 형상이 적용될 수 있다.
(제1반도체 패키지 및 제2반도체 패키지)
제1반도체 패키지(200A) 및 제2반도체 패키지(300A)는 각각 내장된 제1반도체 칩(220) 및 제2반도체 칩(320)을 안테나 기판에 전기적으로 연결하기 위한 구성을 포함하며, 후술하는 구성에 반드시 한정되는 것은 아니다. 한편, 제2반도체 패키지의 구성 중 제1반도체 패키지와 중복되는 일부 구성의 경우 도면 상에 부호를 생략하였다.
프레임(210)은 배선층(212a, 212b)을 포함하는바 연결구조체(240, 340)의 층수를 감소시킬 수 있다. 또한, 절연층(211)의 구체적인 재료에 따라 반도체 패키지(200A, 300A))의 강성을 보다 개선시킬 수 있으며, 봉합재(230, 330)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(210)의 배선층(212a, 212b) 및 접속비아(213)에 의하여 반도체 패키지(200A, 300A) 내에 상/하 전기적인 경로가 제공될 수도 있다. 프레임(210)은 관통홀(210H, 310H)을 가진다. 관통홀(210H) 내에는 반도체칩(220, 320)이 프레임(210)과 각각 소정거리 이격 되도록 배치된다. 제2반도체 패키지(300A)의 경우, 도면에 도시된 것과 달리, 관통홀(310HA) 내에 제2반도체칩(320)과 수동부품(325)이 프레임(210)과 각각 소정거리 이격 되도록 나란하게 배치될 수도 있다. 반도체칩(220, 320) 및 수동부품(325)의 측면 주위는 프레임(210)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
제2반도체 패키지(300A)의 경우 프레임(210)은 하나 이상의 관통홀을 가질 수 있다. 예컨대, 제1 내지 제3관통홀(310HA, 310HB, 310HC)을 가질 수 있고, 제1 내지 제3관통홀(310HA, 310HB, 310HC) 내에는 각각 제2반도체칩(320), 및 수동부품(325)이 프레임(210)과 각각 소정거리 이격 되도록 나란하게 배치될 수 있다. 제2반도체칩(320) 및 수동부품(325)의 측면 주위는 프레임(210)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
프레임(210)은 절연층(211), 절연층(211)의 상면 상에 배치된 제1배선층(212a), 절연층(211)의 하면 상에 배치된 제2배선층(212b), 및 절연층(211)을 관통하며 제1 및 제2배선층(212a, 212b)을 전기적으로 연결하는 접속비아(213)를 포함한다. 프레임(210)의 제1 및 제2배선층(212a, 212b)은 연결구조체(240)의 재배선층(242) 대비 두께가 두꺼울 수 있다. 프레임(210)은 반도체칩(220, 320) 등과 유사한 또는 그 이상의 두께를 가질 수 있는바, 제1 및 제2배선층(212a, 212b) 역시 그 스케일에 맞춰 기판 공정을 통하여 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(240)의 재배선층(242)은 박형화를 위하여 반도체 공정을 통하여 보다 작은 사이즈로 형성할 수 있다.
절연층(211)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 절연층(211)의 재료로는 요구되는 자재 특성에 글래스나 세라믹 계열의 절연재를 적용할 수도 있다.
배선층(212a, 212b)은 반도체칩(220, 320)의 접속패드(220P, 320P)를 재배선하는 역할을 수행할 수 있다. 또한, 패키지(200A, 300A)를 상부 및 하부의 다른 구성요소와 전기적으로 연결할 때 연결패턴으로 사용될 수 있다. 배선층(212a, 212b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(212a, 212b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다.
접속비아(213)는 서로 다른 층에 형성된 배선층(212a, 212b)을 전기적으로 연결시키며, 그 결과 프레임(210) 내에 전기적 경로를 형성시킨다. 접속비아(213) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(213)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 모래시계 형상이나 원통 형상 등 공지된 모든 형상이 적용될 수 있다. 접속비아(213) 역시 신호를 위한 접속비아, 그라운드를 위한 접속비아 등을 포함할 수 있다.
프레임(210)의 관통홀(210H, 310HA, 310HB, 310HC)의 벽면에는 각각 필요에 따라서 금속층(215)이 더 배치될 수 있다. 금속층(215)은 관통홀(210H, 310HA, 310HB, 310HC)각각의 벽면에 전면 형성이 되어 반도체칩(220, 320)과 수동부품(325)을 둘러쌀 수 있다. 이를 통하여, 방열 특성을 개선할 수 있음은 물론이며, 전자파 차폐의 효과를 가질 수 있다. 금속층(215)은 프레임(210)의 상면 및 하면, 즉 절연층(211)의 상면 및 하면으로 연장될 수 있다. 금속층(215)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 금속층(215)은 제1배선층(212a) 및/또는 제2배선층(212b)의 그라운드 패턴 및/또는 파워 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다.
반도체칩(220, 320)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 반도체칩(220, 320)은 각각 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 각각 접속패드(220P, 320P) 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(220P, 320P)는 각각 반도체칩(220, 320)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(220, 320)은 접속패드(220P, 320P)가 배치된 면이 각각의 활성면, 그 반대측이 비활성면이 된다. 도면에 도시하지는 않았으나, 반도체칩(220, 320)의 각각의 활성면 상에는 접속패드(220P, 320P)의 적어도 일부를 노출시키는 개구부를 갖는 산화막 및/또는 질화막 등으로 구성되는 패시베이션막(미도시)이 형성될 수 있다. 반도체칩(220, 320)은 각각 페이스-업 형태로 배치되며, 따라서 안테나 기판(100A)과의 최소의 신호 경로를 가질 수 있다.
한편, 제1반도체칩(220)의 집적회로(IC)는, 예를 들면, RFIC(Radio-Frequency Integrated Circuit)일 수 있고, 제2반도체칩(320)의 집적회로(IC)는 PMIC(Power Management Integrated Circuit)일 수 있다.
수동부품(325)은 제2반도체 패키지(300A) 내에 제2반도체칩(320)과 나란하게 배치된다. 수동부품(325)은 커패시터, 인덕터 등의 공지의 수동부품일 수 있다. 제한되지 않는 일례로서, 수동부품(325)은 커패시터, 보다 구체적으로는 적층 세라믹 커패시터(MLCC) 일 수 있다. 수동부품(325)은 연결구조체(240, 340)를 통하여 반도체칩(220, 320)의 접속패드(220P, 320P)와 각각 전기적으로 연결될 수 있다. 수동부품(325)의 수는 특별히 한정되지 않는다.
봉합재(230)는 반도체칩(221, 222), 수동부품(225) 등을 보호하며 절연영역을 제공하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 반도체칩(221, 222)과 수동부품(225)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(230)는 프레임(210)의 하면을 덮을 수 있으며, 반도체칩(221, 222) 각각의 측면과 비활성면을 덮을 수 있으며, 수동부품(225)의 측면과 하면을 덮을 수 있다. 또한, 관통홀(210HA, 210HB, 210HC) 내의 공간을 채울 수 있다. 봉합재(230)의 구체적인 물질은 특별히 한정되는 않으며, ABF 등의 절연물질이 사용될 수 있다. 필요에 따라서는, PIE(Photo Image-able Encapsulant)를 사용할 수 있다. 필요에 따라서는, 봉합재(230)는 수동부품(225)을 봉합하는 제1봉합재와 반도체칩(221, 222)을 봉합하는 제2봉합재 등, 복수의 봉합재로 구성될 수도 있다.
봉합재(230, 330)의 하면에는 백사이드 배선층(232) 및 백사이드 금속층(234)이 배치될 수 있다. 백사이드 배선층(232)은 봉합재(230, 330)를 관통하는 백사이드 접속비아(233)를 통하여 프레임(210)의 제2배선층(212b)과 연결될 수 있다. 백사이드 금속층(234)은 봉합재(230, 330)를 관통하는 백사이드 금속비아(235)를 통하여 프레임(210)의 금속층(215)과 연결될 수 있다. 이들 모두는 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 백사이드 배선층(232)은 신호 패턴이나 신호용 비아패드 등을 포함할 수 있다. 백사이드 금속층(234)은 반도체칩(220, 230)의 비활성면과 수동부품(325)을 덮을 수 있으며, 백사이드 금속비아(235)를 통하여 금속층(215)과 연결됨으로써 우수한 방열효과 및 우수한 전자파 차폐 효과를 구현할 수 있다. 백사이드 금속층(234) 역시 프레임(210)의 배선층(212a, 212b) 중 그라운드 패턴 및/또는 파워 패턴과 연결되어 그라운드로 이용될 수 있다.
연결구조체(240, 340)는 반도체칩(220, 320)의 접속패드(220P, 320P)를 재배선할 수 있다. 연결구조체(240, 340)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(220, 320)의 접속패드(220P, 320P)가 각각 재배선 될 수 있다. 또한, 연결구조체(240, 340)는 반도체칩(220, 320)의 접속패드(220P, 320P)를 수동부품(325)과 전기적으로 연결할 수 있다. 또한, 연결구조체(240, 340)는 안테나 기판(100A)과의 전기적 연결 경로를 제공한다. 연결구조체(240, 340)는 절연층(241, 341), 절연층(241, 341) 상에 배치된 재배선층(242, 342), 및 절연층(241, 341)을 관통하며 재배선층(242, 342)과 연결된 재배선비아(243, 343)를 포함한다. 연결구조체(240, 340)는 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
절연층(241, 341)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(241, 341)은 감광성 절연층일 수 있다. 절연층(241, 341)이 감광성의 성질을 가지는 경우, 절연층(241, 341)을 보다 얇게 형성할 수 있으며, 보다 용이하게 재배선비아(243, 343)의 파인 피치를 달성할 수 있다. 절연층(241, 341)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(241, 341)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(241, 341)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(242, 342)은 실질적으로 접속패드(220P, 320P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(242, 342)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다. 재배선층(242, 342)은 피딩 패턴을 포함할 수도 있다.
재배선비아(243, 343)는 서로 다른 층에 형성된 재배선층(242, 342), 접속패드(220P, 320P) 등을 전기적으로 연결시키며, 그 결과 패키지(200A) 내에 전기적 경로를 형성시킨다. 재배선비아(243, 343)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선비아(243, 343)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 상술한 백사이드 접속비아(233) 및 백사이드 금속비아(235)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 재배선비아(243)는 피딩 비아를 포함할 수도 있다.
연결구조체(240, 340)의 상부에는 재배선층(242, 342)의 적어도 일부를 노출시키는 개구부를 갖는 제1패시베이션층(250-1)이 배치될 수 있다. 제1패시베이션층(250-1)은 연결구조체(240, 340)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(250-1)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제1패시베이션층(250-1)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID나 솔더 레지스트 등일 수도 있다.
또한, 봉합재(230, 330)의 하부에는 백사이드 배선층(232) 및/또는 백사이드 금속층(234)의 적어도 일부를 덮는 제2패시베이션층(250-2)이 배치될 수 있다. 제2패시베이션층(250-2)은 백사이드 배선층(232) 및/또는 백사이드 금속층(234)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(250-2) 역시 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제2패시베이션층(250-2)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID나 솔더 레지스트 등일 수도 있다.
패시베이션층(250-1, 250-2)의 개구부 상에는 노출된 재배선층(242, 342)과 전기적으로 연결된 복수의 전기연결금속(270-1, 270-2)이 배치될 수 있다. 전기연결금속(270-1, 270-2)은 패키지(200A, 300A)를 안테나 기판(100A)에 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 전기연결금속(270-1, 270-2)은 저융점 금속, 예컨대 주석(Sn)이나 주석(Sn)을 포함하는 합금, 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(270-1, 270-2)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(270-1, 270-2)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
전기연결금속(270-1, 270-2) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(220, 320)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
언더범프금속(260)은 전기연결금속(270-1, 270-2)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(200A, 300A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(260)은 패시베이션층(250-1, 250-2)의 개구부를 통해 재배선층(242, 342) 또는 백사이드 배선층(232) 및/또는 백사이드 금속층(234)과 연결된다. 언더범프금속(260)은 상기 개구부에 도전성 물질, 즉 금속을 이용하여 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 언더범프금속(260)은 필요에 따라서 추가하거나 생략할 수 있으여, 도면 상에서 제2패시베이션층(250-2)의 개구부에는 도시되고 제1패시베이션층(250-1)의 개구부에는 생략되었다.
도 11은 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 11을 참조하면, 다른 일례에 따른 안테나 모듈(600B)은 다른 일례에 따른 안테나 기판(100B) 및 다른 일례에 따른 제2반도체 패키지(300B)를 포함한다. 다른 일례에 따른 안테나 기판(100B)은 상부 배선층(112a)이 하부 배선층(112b)의 층수 보다 많은 층수를 포함한다. 또한, 다른 일례에 따른 제2반도체 패키지(300B)는 제2재배선층(342)이 제1반도체 패키지(200A)의 제1재배선층(242)의 층수 보다 많은 층수를 포함한다. 즉, 전기연결금속(270-1)을 제외한 제2연결구조체(340)의 두께(340t)는 전기연결금속(270-1)을 제외한 제1연결구조체(240)의 두께(240t) 보다 크고, 다른 일례에 따른 제2반도체 패키지(300B)의 제2연결구조체(340)는 다른 일례에 따른 안테나 기판(100B)의 하부 배선층(112b) 보다 많은 층수의 제2재배선층(342)을 포함한다.
이때, 하부 배선층(112b)이 형성되는 안테나 기판(100B)의 단일 절연층(111b)의 두께(111bt)는 제2재배선층(342)이 형성되는 제2연결구조체(340)의 단일 절연층(341)의 두께(341t) 보다 두꺼우며, 따라서 하부 배선층(112b)의 층수를 줄이고 제2재배선층(342)의 층수를 증가시킴으로써 안테나 모듈(600B) 전체 두께를 축소할 수 있다. 또한, 안테나 기판(100B)의 하부 배선층(112b)의 층수가 감소하기 때문에 제1반도체 패키지(200A) 내에 위치하는 제1반도체 칩(220)과 안테나 패턴(112A)의 신호 경로가 단축될 수 있다.
또한, 제2반도체 패키지(300A)는 제2연결구조체(340)의 하면 상에 배치되는 복수의 수동부품(325)을 더 포함하며, 복수의 수동부품(325) 중 적어도 일부는 상기 한층 이상의 제2재배선층(342)을 통하여 서로 전기적으로 연결될 수 있다. 즉, 제2반도체 패키지(300A)에 내장되는 복수의 수동부품(325)을 서로 연결시키는 경로를 제공하는 제2재배선층(342)의 층수를 충분히 확보함으로써, 제2반도체 패키지(300A)에 내장되는 수동부품(325)이 안테나 기판(100B)의 하부 배선층(112b)을 경유하는 경로가 아닌, 제2연결구조체(340)의 제2재배선층(342)을 통해 서로 연결될 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 안테나 모듈(600A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 12는 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 12를 참조하면, 다른 일례에 따른 안테나 모듈(600C)은 다른 일례에 따른 안테나 기판(100C) 및 다른 일례에 따른 제1, 2패키지(200B, 300C)를 포함한다.
다른 일례에 따른 안테나 기판(100C)은 외부와 전기적으로 연결될 수 있는 커넥터(400)를 더 포함한다. 커넥터(400)는 안테나 모듈(600C)이 세트 내에 배치될 때 동축케이블이나 플렉서블 인쇄회로기판(FPCB: Flexible PCB) 등과 연결되어 세트 내의 다른 구성요소와의 물리적 및/또는 전기적 연결 경로를 제공할 수 있다. 따라서, 다른 일례에 따른 제1반도체 패키지(200B) 및 제2반도체 패키지(300C)는 하부에 전기연결금속을 포함하지 않을 수 있다. 커넥터(410)의 재료나 형상 등은 특별히 한정되지 않으며, 공지의 것들이 적용될 수 있다.
다른 일례에 따른 제2반도체 패키지(300C)는 관통홀(310H)을 가지며, 한층 이상의 배선층(312) 및 상기 한층 이상의 배선층(312)을 전기적으로 연결하는 한층 이상의 접속비아(313)를 포함하는 프레임(310), 상기 관통홀(310H)에 배치되며, 접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 갖는 상기 제2반도체 칩(320), 상기 프레임(310) 및 상기 제2반도체 칩(320)의 적어도 일부를 봉합하는 봉합재(330), 상기 프레임(310) 및 상기 제2반도체 칩(320)의 제1면 상에 배치되며, 상기 프레임(310)을 향하는 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 상기 접속패드 및 상기 한층 이상의 배선층(312)과 전기적으로 연결된 상기 한층 이상의 제2재배선층(342)을 포함하는 상기 제2연결구조체(340), 상기 제2연결구조체(340)의 제2측 상에 배치되며, 상기 한층 이상의 제2재배선층(342)과 전기적으로 연결되는 하나 이상의 제1수동부품(325), 상기 제2연결구조체(340)의 제2측 상에 배치되며, 상기 제1수동부품(325) 각각의 적어도 일부를 덮는 몰딩재(380) 및 상기 프레임(310), 상기 제2연결구조체(340) 및 상기 몰딩재(380) 각각의 외면의 적어도 일부를 덮는 금속층(390)을 포함한다.
다른 일례에 따른 제2반도체 패키지(300C)는 제2연결구조체(340)의 제1측 및 제2측에 각각 제2반도체 칩(320)과 수동부품(325)을 상하로 배치하여 제2반도체 패키지(300C)의 좌우 점유 공간을 절감하고, 따라서 안테나 기판(100C)의 여유 면적(W)을 확보하여 안테나의 디자인 자유도를 더욱 향상시킬 수 있다.
프레임(310)은 구체적인 재료에 따라 패키지(300C)의 강성을 보다 개선시킬 수 있으며, 봉합재(330)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(310)은 적어도 하나의 관통홀(310H)을 가진다. 관통홀(310H)은 프레임(310)을 관통하며, 관통홀(310H) 내에는 제2반도체 칩(320)이 배치될 수 있다. 제2반도체 칩(320)은 관통홀(310H)의 벽면과 소정거리로 이격되어 배치되며, 관통홀(310H)의 벽면으로 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다.
프레임(310)은 많은 수의 배선층(312a, 312b, 312c)을 포함하는바, 제2연결구조체(340)를 더욱 간소화할 수 있다. 따라서, 제2연결구조체(340) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 예컨대, 제2연결구조체(340)와 접하는 제1절연층(311a), 상기 제2연결구조체(340)와 접하며 상기 제1절연층(311a)에 매립된 제1배선층(312a), 상기 제1절연층(311a)의 상기 제1배선층(312a)이 매립된측의 반대측인 하면 상에 배치된 제2배선층(312b), 상기 제1절연층(311a)의 하면 상에 배치되며 상기 제2배선층(312b)을 덮는 제2절연층(311b), 상기 제2절연층(311b)의 하면 상에 배치된 제3배선층(312c), 상기 제1절연층(311a)을 관통하며 상기 제1 및 제2배선층(312a, 312b)을 연결하는 제1접속비아(313a), 및 상기 제2절연층(311b)을 관통하며 상기 제2 및 제3배선층(312b, 312c)을 연결하는 제2접속비아(313b)를 포함할 수 있다. 제1배선층(312a)이 매립되어 있기 때문에 연결구조체(340)의 절연층(341)의 절연거리가 실질적으로 일정할 수 있다.
절연층(311a, 311b)의 재료는 특별히 한정되는 않는다 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수와 함께 실리카, 알루미나 등의 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 또는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료, 예를 들면, 프리프레그(Prepreg) 등을 사용할 수도 있다. 이 경우, 우수한 강성 유지가 가능하여, 프레임(110)을 일종의 지지부재로 이용할 수 있다. 제1절연층(311a)과 제2절연층(311b)은 서로 동일한 절연물질을 포함할 수 있으며, 그 경계가 불분명할 수 있으나, 이에 한정되는 것은 아니다.
배선층(312a, 312b, 312c) 중 봉합재(330)에 형성된 개구부를 통하여 노출된 일부 배선층(312c)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 프레임(310)의 배선층(312a, 312b, 312c)의 두께는 연결구조체(340)의 재배선층(342)의 두께보다 두꺼울 수 있다. 이는 프레임(310)은 반도체칩(320) 수준의 두께를 가질 수 있는 반면, 연결구조체(340)는 박형화가 요구되기 때문이며, 공정 역시 다르기 때문이다.
접속비아(313a, 313b)는 서로 다른 층에 형성된 배선층(312a, 312b, 312c)을 전기적으로 연결시키며, 그 결과 프레임(310) 내에 전기적 경로를 형성시킨다. 접속비아(313a, 313b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아(313)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
한편, 제1접속비아(313a)를 위한 홀을 형성할 때 제1배선층(312a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있고, 제2접속비아(313b)를 위한 홀을 형성할 때 제2배선층(312b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 및 제2접속비아(313a, 313b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1접속비아(313a)는 제2배선층(312b)의 일부와, 제2접속비아(313b)는 제3배선층(312c)의 일부와 각각 일체화될 수 있다.
봉합재(330)는 관통홀(310H)의 적어도 일부를 채우며, 반도체 칩(320)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(320)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(330)는 프레임(310) 및 반도체 칩(320)의 비활성면의 적어도 일부를 덮을 수 있으며, 관통홀(310H)의 벽면 및 반도체 칩(320)의 측면 사이의 공간의 적어도 일부를 채울 수 있다.
한편, 봉합재(330)가 관통홀(310H)을 채움으로써, 구체적인 물질에 따라 반도체 칩(320)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(330)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE(Photo Image-able Encapsulant) 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
수동부품(325)는 저융점 금속을 통하여 제2연결구조체(340) 상에 실장되어 재배선층(342)과 전기적으로 연결될 수 있다. 저융점 금속은 주석(Sn)과 같이 구리(Cu) 보다 융점이 낮은 금속을 의미하며, 예컨대 솔더 범프 등일 수 있다. 수동부품(325) 중 적어도 하나는 제2반도체칩(320)의 활성면 방향으로 바라 보았을 때, 제2반도체칩(320)의 활성면 내의 영역에 배치될 수 있다. 즉, 제2연결구조체(340)의 상부의 대부분의 영역에 수동부품(325)이 실장될 수 있다. 또한, 제2연결구조체(340) 상에 직접 수동부품(325)을 실장하는 바, 다수의 수동부품(325)을 실장할 때 이들 사이의 간격을 최소화할 수 있어, 실장 밀도 역시 개선할 수 있다. 한편, 언더필 수지(미도시)는 제2연결구조체(340)와 몰딩재(380) 사이에 배치되어 이들을 접합하는 역할을 수행할 수 있으며, 수동부품(325)를 제2재배선층(342)에 연결하는 저융점 금속을 매립함으로써 수동부품(325)이 보다 효과적으로 연결구조체(340) 상에 실장되어 고정하는 역할을 수행할 수 있다.
또한, 수동부품(325)은 서로 다른 크기 및 두께를 가질 수 있고, 제2반도체 칩(320)과도 다른 두께를 가질 수 있다. 예컨대, 수동부품(325)은 제1수동부품 및 상기 제1수동부품보다 두께가 얇은 제2수동부품을 포함할 수 있고, 이때 상기 제1수동부품은 상기 제2수동부품 보다 외측에 배치될 수 있고, 상대적으로 두께가 얇은 제2수동부품의 적어도 일부는 수직방향으로 상기 반도체칩과 적어도 일부가 중첩되는 위치에 배치될 수 있다. 수동부품(325)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다.
몰딩재(380)는 수동부품(325) 및 연결구조체(340)의 상면의 적어도 일부를 봉합한다. 봉합형태는 특별히 제한되지 않으며, 연결구조체(340) 상에서 수동부품(325)의 적어도 일부를 감싸는 형태이면 무방하다. 몰딩재(380)는 수동부품(325)의 상면, 하면, 및 측면의 적어도 일부를 덮을 수 있다. 몰딩재(380)는 제2연결구조체(340) 상으로 연장되어 제2재배선층(342)의 상면과 접촉할 수 있다. 몰딩재(380)는 봉합재(330)와 동일하거나 다른 재료를 포함할 수 있다. 예컨대, 봉합재(330)는 ABF이고, 몰딩재(160)는 EMC이거나, 그 반대일 수 있다.
금속층(390)은 몰딩재(380)의 상면 및 측면을 덮으며, 연결구조체(340) 및 프레임(310)의 측면까지 연장된다. 금속층(390)은 도시되지 않은 영역에서 재배선층(342)과 연결될 수 있으며, 이에 의해 연결구조체(340)로부터 그라운드 신호를 인가받을 수 있으나, 이에 한정되지는 않는다. 금속층(390)에 의해 패키지(300C)의 EMI 차폐 기능이 더욱 향상될 수 있다. 금속층(390)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다. 또한, 서로 다른 종류의 금속물질이 2층 이상의 다층 구조를 형성할 수 있다.
봉합재(330)의 상부에는 프레임(310)의 배선층(312)과 전기적으로 연결되는 백사이드 배선층을 포함할 수 있으며, 백사이드 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층(350) 및 패시베이션층(350)의 개구부에 배치되는 전기연결금속(370)을 포함한다.
그 외에 다른 구성에 대한 설명은 상술한 안테나 모듈(600A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13은 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 13을 참조하면, 다른 일례에 따른 안테나 모듈(600D)은 다른 일례에 따른 안테나 기판(100D) 및 다른 일례에 따른 제2반도체 패키지(300D)를 포함한다.
다른 일례에 따른 안테나 기판(100D)은 안테나 기판(100D)의 하면 상에 제1반도체 패키지(200B) 및 제2반도체 패키지(300D)와 이격되어 배치되며, 안테나 기판의 하부 배선층(112b)과 전기적으로 연결되는 제2수동부품(500)을 더 포함한다. 제2수동부품(500)의 두께(t3)는 제2반도체 패키지(300D)의 내부에 내장된 제1수동부품(325)의 두께(t2) 보다 두꺼우며, 제2반도체 칩(320)의 두께(t1)와 같거나 그 보다 두꺼울 수 있다. 즉, 제2수동부품(500)은 제2반도체칩(320)의 두께(t1) 및 제1수동부품(325)의 두께(t2) 보다 두께(t3)가 두꺼운 커패시터, 인덕터 등의 수동부품일 수 있다.
예를 들면, 제2수동부품(500)은 높은 용량을 갖기 위하여 두꺼운 두께가 요구되는 파워 인덕터(PI)일 수 있다. 또한, 제2수동부품(500)은 안테나 기판(100D)의 하부 배선층(112b)을 거쳐 제2반도체 패키지(300D)의 제2반도체칩(320) 및/또는 수동부품(325)과도 전기적으로 연결될 수 있다. 제2수동부품(500)은 솔더 접착제 등을 이용하여 실장될 수 있으나, 이에 한정되는 것은 아니다.
따라서, 다른 일례에 따른 제2반도체 패키지(300D)에 내장되는 제1수동부품(325)은 그 두께(t2)가 안테나 기판(100D)에 직접 실장되는 제2수동부품(500)의 두께(t3) 보다 작은 복수의 수동부품을 포함한다.
그 외에 다른 구성에 대한 설명은 상술한 안테나 모듈(600A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 14는 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 14를 참조하면, 다른 일례에 따른 안테나 모듈(600E)은 다른 일례에 따른 제2반도체 패키지(300E)를 포함한다.
다른 일례에 따른 제2반도체 패키지(300E)는 일측이 금속판(315)으로 덮이는 캐비티(310H)를 갖는 한층 이상의 절연층(311a, 311b, 311c), 상기 절연층(311a, 311b, 311c) 상에 각각 배치되는 한층 이상의 배선층(312a, 312b 312c, 312d), 상기 절연층(311a, 311b, 311c)을 관통하여 상기 한층 이상의 배선층(312a, 312b 312c, 312d)을 전기적으로 연결하는 한층 이상의 접속비아(313a, 313b, 313c)를 포함하는 프레임(310), 접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 제2면이 상기 금속판(315)을 마주하도록 상기 캐비티(310H) 내에 배치된 제2반도체 칩, 상기 프레임(310) 및 상기 제2반도체 칩 각각의 적어도 일부를 덮는 봉합재, 상기 프레임(310) 및 상기 제2반도체 칩의 제1면 상에 배치되며, 상기 프레임을 향하는 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 상기 접속패드 및 상기 배선층과 전기적으로 연결된 상기 한층 이상의 제2재배선층(342)을 포함하는 상기 제2연결구조체(340), 상기 프레임(310) 및 상기 제2반도체 칩의 제2면 상에 배치되며, 상기 프레임(310)의 한층 이상의 배선층과 전기적으로 연결되는 하나 이상의 제1수동부품(325), 상기 프레임(310) 및 상기 제2반도체 칩의 제2면 상에 배치되며, 상기 제1수동부품(325) 각각의 적어도 일부를 덮는 몰딩재(380), 및 상기 프레임(310), 상기 제2연결구조체(340) 및 상기 몰딩재(380) 각각의 외면의 적어도 일부를 덮는 금속층(390)을 포함한다.
다른 일례에 따른 제2반도체 패키지(300E)는 프레임(310)에 포함되는 다층의 배선층(312)을 이용하여 제2재배선층(342)의 층수를 감소시킴으로써, 제조원가를 절감하고 공정효율을 향상시킬 수 있다. 즉, 제2재배선층(342)은 프레임(310)의 배선층(312a, 312b, 312c, 312d)의 층수 보다 적은 수의 층수로 형성된다.
또한, 제2반도체 칩과 수동부품(325)을 상하로 배치하여 제2반도체 패키지(300E)의 좌우 점유 공간을 절감하고, 따라서 안테나 기판(100C)의 여유 면적(W)을 확보하여 안테나의 디자인 자유도를 더욱 향상시킬 수 있다.
프레임(310)은 절연층(311a, 311b, 311c), 배선층(312a, 312b, 312c, 312d) 및 접속비아(313a, 313b, 313c)를 포함하고, 특히, 제2반도체칩(320)의 비활성면 상에 배치되는 배선층(312c, 312d)을 포함하는바, 별도의 백사이드 배선층의 형성 공정 없이도 제2반도체칩(320)을 위한 백사이드 배선층을 제공할 수 있다.
프레임(310)은 금속판(315)을 스타퍼로 형성된 블라인드 형태의 캐비티(310H)를 가지며, 제2반도체칩(320)은 금속판(315)에 제2면이 다이부착필름(DAF: Die Attach Film)과 같은 공지의 접착부재(320A) 등을 매개로 부착된다. 캐비티(310H)는 샌드 블라스트 공정을 통하여 형성될 수 있으며, 이 경우 단면 형상이 테이퍼 형상일 수 있다. 즉, 캐비티(310H)의 벽면은 금속판(315)을 기준으로 소정의 기울기를 가질 수 있다. 이 경우, 제2반도체칩(320)의 얼라인 공정이 보다 수월할 수 있는바, 수율이 높아질 수 있다.
제1절연층(311a)은 제2절연층(311b) 및 제3절연층(311c)보다 두께가 두꺼울 수 있다. 제1절연층(311a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(311b) 및 제3절연층(311c)은 더 많은 수의 배선층(312c, 312d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(311a)은 제2절연층(311b) 및 제3절연층(311c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(311a)은 절연수지가 무기필러와 함께 유리섬유에 함침된, 예컨대, 프리프레그일 수 있고, 제2절연층(311c) 및 제3절연층(311c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(311a)을 관통하는 제1접속비아(313a)는 제2 및 제3절연층(311b, 311c)을 관통하는 제2 및 제3접속비아(313b, 313c)보다 직경이 클 수 있다.
제2반도체칩(320)은 접속패드 상에 배치되어 이와 연결된 범프를 포함할 수 있다. 범프는 구리(Cu) 등의 금속재질일 수도 있고, 솔더 재질일 수도 있다. 이때, 프레임(310)의 제4배선층(312d)의 재배선층(342)을 마주하는 표면은 제2반도체칩(320)의 범프의 재배선층(342)과 마주하는 표면과 동일 레벨에 위치할 수 있다. 따라서, 범프를 재배선층(342)과 연결하는 재배선비아(343)의 높이와 제4배선층(312d)을 재배선층(342)과 연결하는 재배선비아(343)의 높이는 동일할 수 있다. 여기서, 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 이와 같이, 그라인딩 공정에 의해 제2연결구조체(340)가 형성되는 면을 평탄하게 형성하는 경우, 절연층(341)이 평탄하게 형성되기 때문에 재배선층(342)이나 재배선비아(343) 등을 보다 미세하게 형성할 수 있다.
제2재배선층(342)의 적어도 일부를 노출시키는 개구부를 갖는 제1패시베이션층(350-1) 및 제1수동부품(325)와 직접 접촉하는 프레임(310)의 배선층(312d)의 적어도 일부를 노출시키는 개구부를 갖는 제2패시베이션층(350-2)은 필요에 따라서 생략될 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 캐비티(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 캐비티(310H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩을 배치할 수도 있다. 또한, 필요에 따라서, 제1수동부품(325) 중 높이가 다른 일부의 수동부품을 제2반도체 패키지의 외부에 배치할 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 안테나 모듈(600A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 15는 안테나 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 15를 참조하면, 다른 일례에 따른 안테나 모듈(600F)은 다른 일례에 따른 제2반도체 패키지(300F)를 포함한다. 이는 상술한 다른 일례에 따른 제2반도체 패키지(300E)와 달리, 제2연결구조체(340)의 제2측 상에 배치되며, 상기 한층 이상의 제2재배선층(342)과 전기적으로 연결되는 하나 이상의 제1수동부품(325) 및 상기 제2연결구조체(340)의 제2측 상에 배치되며, 상기 제1수동부품(325) 각각의 적어도 일부를 덮는 몰딩재(380)를 더 포함하며, 상기 금속층(390)은 상기 프레임(310), 상기 제2연결구조체(340) 및 상기 몰딩재(380) 각각의 외면의 적어도 일부를 덮는다.
그 외에 다른 구성에 대한 설명은 상술한 안테나 모듈(600A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결구조체 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결구조체 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 600A~600F: 안테나 모듈
100A~100D: 안테나 기판 111a: 코어층
111b: 절연층 111c1, 111c2: 패시베이션층
112: 배선층 112a: 상부 배선층
112b: 하부 배선층 112A: 안테나 패턴
112G: 그라운드 패턴 112F: 피딩 패턴
113: 접속비아층 113F: 피딩 비아
200A~200B: 제1반도체 패키지 300A~300F: 제2반도체 패키지
210, 310: 프레임 211,311: 절연층
212, 312: 배선층 213, 313: 접속비아
210H, 310H: 관통홀 315: 금속판
220, 320: 제1, 2반도체 칩 220P, 320P: 접속패드
320A: 접착부재 325: 제1수동부품
230, 330: 봉합재 240, 340: 제1, 2연결구조체
241, 341: 절연층 242, 342: 제1, 2재배선층
243, 343: 재배선비아 250-1, 250-2, 350-1, 350-2: 패시베이션층
260: 언더범프금속층 270, 370: 전기연결금속
380: 몰딩재 390: 금속층
400: 커넥터 500: 제2수동부품

Claims (15)

  1. 코어층, 상기 코어층의 상면 상에 배치되는 한층 이상의 상부 배선층 및 상기 코어층의 하면 상에 배치되는 한층 이상의 하부 배선층을 포함하는 안테나 기판;
    상기 안테나 기판 상에 배치되며, 상기 안테나 기판과 전기적으로 연결되는 한층 이상의 제1재배선층을 포함하는 제1연결구조체 및 상기 제1연결구조체 상에 배치되는 제1반도체 칩을 포함하는 제1반도체 패키지; 및
    상기 안테나 기판 상에 상기 제1반도체 패키지와 이격되어 배치되며, 상기 안테나 기판과 전기적으로 연결되는 한층 이상의 제2재배선층을 포함하는 제2연결구조체 및 상기 제2연결구조체 상에 배치되는 제2반도체 칩을 포함하는 제2반도체 패키지; 를 포함하며,
    상기 제1반도체 칩과 상기 제2반도체 칩은 서로 다른 종류의 반도체 칩인,
    안테나 모듈.
  2. 제1항에 있어서,
    상기 제2반도체 패키지의 제2연결구조체는 상기 안테나 기판의 하부 배선층 보다 많은 층수의 상기 제2재배선층을 포함하는,
    안테나 모듈.
  3. 제1항에 있어서,
    상기 제2반도체 패키지의 제2연결구조체는 상기 제1반도체 패키지의 제1연결구조체의 제1재배선층 보다 많은 층수의 상기 제2재배선층을 포함하는,
    안테나 모듈.
  4. 제1항에 있어서,
    상기 제1반도체 칩과 상기 제2반도체 칩은 상기 하부 배선층을 통하여 서로 전기적으로 연결되는,
    안테나 모듈.
  5. 제1항에 있어서,
    상기 제2반도체 패키지는 상기 제2연결구조체 상에 배치되며 상기 제2반도체 칩과 나란히 배치되는 복수의 수동부품을 더 포함하며,
    상기 복수의 수동부품 중 적어도 일부는 상기 한층 이상의 제2재배선층을 통하여 서로 전기적으로 연결되는,
    안테나 모듈.
  6. 제1항에 있어서,
    상기 제1반도체 칩은 무선 주파수 집적회로(RFIC)를 포함하는,
    안테나 모듈.
  7. 제1항에 있어서,
    상기 제2반도체 칩은 전력관리 집적회로(PMIC)를 포함하는,
    안테나 모듈.
  8. 제1항에 있어서,
    상기 제2반도체 패키지는,
    관통홀을 가지며, 한층 이상의 배선층 및 상기 한층 이상의 배선층을 전기적으로 연결하는 한층 이상의 접속비아를 포함하는 프레임;
    상기 관통홀에 배치되며, 접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 갖는 상기 제2반도체 칩;
    상기 프레임 및 상기 제2반도체 칩의 적어도 일부를 봉합하는 봉합재;
    상기 프레임 및 상기 제2반도체 칩의 제1면 상에 배치되며, 상기 프레임을 향하는 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 상기 접속패드 및 상기 한층 이상의 배선층과 전기적으로 연결된 상기 한층 이상의 제2재배선층을 포함하는 상기 제2연결구조체;
    상기 제2연결구조체의 제2측 상에 배치되며, 상기 한층 이상의 제2재배선층과 전기적으로 연결되는 하나 이상의 제1수동부품;
    상기 제2연결구조체의 제2측 상에 배치되며, 상기 제1수동부품 각각의 적어도 일부를 덮는 몰딩재; 및
    상기 프레임, 상기 제2연결구조체 및 상기 몰딩재 각각의 외면의 적어도 일부를 덮는 금속층; 을 포함하는,
    안테나 모듈.
  9. 제8항에 있어서,
    상기 안테나 기판 상에 상기 제1반도체 패키지 및 상기 제2반도체 패키지와 이격되어 배치되며, 상기 안테나 기판의 하부 배선층과 전기적으로 연결되는 제2수동부품을 더 포함하며,
    상기 제2수동부품은 상기 제1수동부품 보다 두께가 두꺼운,
    안테나 모듈.
  10. 제9항에 있어서,
    상기 제2수동부품은 파워 인덕터(PI)인,
    안테나 모듈.
  11. 제8항에 있어서,
    상기 안테나 기판의 일측에 배치되며, 상기 안테나 기판과 전기적으로 연결된 커넥터를 더 포함하는,
    안테나 모듈.
  12. 제1항에 있어서,
    상기 제2반도체 패키지는,
    일측이 금속판으로 덮이는 캐비티를 갖는 한층 이상의 절연층, 상기 절연층 상에 각각 배치되는 한층 이상의 배선층, 상기 절연층을 관통하여 상기 한층 이상의 배선층을 전기적으로 연결하는 한층 이상의 접속비아를 포함하는 프레임;
    접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 제2면이 상기 금속판을 마주하도록 상기 캐비티 내에 배치된 상기 제2반도체 칩;
    상기 프레임 및 상기 제2반도체 칩 각각의 적어도 일부를 덮는 봉합재;
    상기 프레임 및 상기 제2반도체 칩의 제1면 상에 배치되며, 상기 프레임을 향하는 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 상기 접속패드 및 상기 배선층과 전기적으로 연결된 상기 한층 이상의 제2재배선층을 포함하는 상기 제2연결구조체;
    상기 프레임 및 상기 제2반도체 칩의 제2면 상에 배치되며, 상기 프레임의 한층 이상의 배선층과 전기적으로 연결되는 하나 이상의 제1수동부품;
    상기 프레임 및 상기 제2반도체 칩의 제2면 상에 배치되며, 상기 제1수동부품 각각의 적어도 일부를 덮는 몰딩재; 및
    상기 프레임. 상기 제2연결구조체 및 상기 몰딩재 각각의 외면의 적어도 일부를 덮는 금속층; 을 포함하는,
    안테나 모듈.
  13. 제1항에 있어서,
    상기 제2반도체 패키지는,
    일측이 금속판으로 덮이는 캐비티를 갖는 한층 이상의 절연층, 상기 절연층 상에 각각 배치되는 한층 이상의 배선층, 상기 절연층을 관통하여 상기 한층 이상의 배선층을 전기적으로 연결하는 한층 이상의 접속비아를 포함하는 프레임;
    접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 제2면이 상기 금속판을 마주하도록 상기 캐비티 내에 배치된 상기 제2반도체 칩;
    상기 프레임 및 상기 제2반도체 칩 각각의 적어도 일부를 덮는 봉합재;
    상기 프레임 및 상기 제2반도체 칩의 제1면 상에 배치되며, 상기 프레임을 향하는 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 상기 접속패드 및 상기 배선층과 전기적으로 연결된 상기 한층 이상의 제2재배선층을 포함하는 상기 제2연결구조체;
    상기 제2연결구조체의 제2측 상에 배치되며, 상기 한층 이상의 제2재배선층과 전기적으로 연결되는 하나 이상의 제1수동부품;
    상기 제2연결구조체의 제2측 상에 배치되며, 상기 제1수동부품 각각의 적어도 일부를 덮는 몰딩재; 및
    상기 프레임. 상기 제2연결구조체 및 상기 몰딩재 각각의 외면의 적어도 일부를 덮는 금속층; 을 포함하는,
    안테나 모듈.
  14. 제12항에 있어서,
    상기 안테나 기판의 일측에 배치되며, 상기 안테나 기판과 전기적으로 연결된 커넥터를 더 포함하는,
    안테나 모듈.
  15. 제1항에 있어서,
    상기 제1반도체 패키지 및 상기 제2반도체 패키지의 하면 상에 각각 배치되고, 상기 제1재배선층 및 상기 제2재배선층과 각각 전기적으로 연결되는 복수의 전기연결금속; 을 더 포함하는,
    안테나 모듈.
KR1020190039437A 2019-04-04 2019-04-04 안테나 모듈 KR102574415B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190039437A KR102574415B1 (ko) 2019-04-04 2019-04-04 안테나 모듈
US16/430,959 US10886242B2 (en) 2019-04-04 2019-06-04 Antenna module
TW108119672A TWI789527B (zh) 2019-04-04 2019-06-06 天線模組
CN201910772351.7A CN111786074B (zh) 2019-04-04 2019-08-21 天线模块
US17/132,224 US11581275B2 (en) 2019-04-04 2020-12-23 Antenna module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190039437A KR102574415B1 (ko) 2019-04-04 2019-04-04 안테나 모듈

Publications (2)

Publication Number Publication Date
KR20200117399A true KR20200117399A (ko) 2020-10-14
KR102574415B1 KR102574415B1 (ko) 2023-09-04

Family

ID=72661930

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190039437A KR102574415B1 (ko) 2019-04-04 2019-04-04 안테나 모듈

Country Status (4)

Country Link
US (2) US10886242B2 (ko)
KR (1) KR102574415B1 (ko)
CN (1) CN111786074B (ko)
TW (1) TWI789527B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018168391A1 (ja) * 2017-03-13 2018-09-20 三菱電機株式会社 マイクロ波デバイス及び空中線
KR102574415B1 (ko) * 2019-04-04 2023-09-04 삼성전기주식회사 안테나 모듈
CN111834354A (zh) * 2019-04-18 2020-10-27 三星电子株式会社 半导体封装件
US11626657B2 (en) * 2019-07-22 2023-04-11 Hauwei Device Co., Ltd Antenna packaging module and making method thereof
US11362010B2 (en) * 2019-10-16 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out feature
US11662223B2 (en) * 2019-10-24 2023-05-30 Osram Opto Semiconductors Gmbh Optoelectronic device including a shielding cap and methods for operating and fabricating an optoelectronic device
US11605571B2 (en) * 2020-05-29 2023-03-14 Qualcomm Incorporated Package comprising a substrate, an integrated device, and an encapsulation layer with undercut
TWI744052B (zh) * 2020-10-26 2021-10-21 翁敏航 天線元件與其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180122815A (ko) * 2017-05-04 2018-11-14 삼성전기주식회사 반도체 패키지 제조방법 및 이에 이용되는 제조장치
KR20180127144A (ko) * 2017-05-19 2018-11-28 삼성전기주식회사 안테나 기판 및 반도체 패키지 복합 모듈

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6279754B2 (ja) 2013-12-09 2018-02-14 インテル コーポレイション パッケージングされたダイ用のセラミック上アンテナ
US10727082B2 (en) 2015-08-28 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
CN107393880A (zh) * 2016-04-12 2017-11-24 联发科技股份有限公司 半导体封装结构
US10032722B2 (en) * 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
WO2017209761A1 (en) * 2016-06-03 2017-12-07 Intel IP Corporation Wireless module with antenna package and cap package
KR101982044B1 (ko) * 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180052062A (ko) 2016-11-09 2018-05-17 삼성전기주식회사 반도체 패키지와 그 제조 방법, 및 이를 이용한 전자 소자 모듈
US20180130761A1 (en) 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
US10312203B2 (en) * 2016-12-13 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with antenna element
DE112016007565T5 (de) * 2016-12-30 2019-10-02 Intel Corporation Mikroelektronische bauelemente, entworfen mit 3d-gestapelten, ultradünnen gehäusemodulen für hochfrequenz-kommunikationen
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
KR20180124256A (ko) * 2017-05-11 2018-11-21 에스케이하이닉스 주식회사 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법
US10347598B2 (en) 2017-05-19 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Composite antenna substrate and semiconductor package module
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치
US10847869B2 (en) * 2017-06-07 2020-11-24 Mediatek Inc. Semiconductor package having discrete antenna device
KR102081086B1 (ko) * 2017-07-07 2020-02-25 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
US10700024B2 (en) * 2017-08-18 2020-06-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101939046B1 (ko) 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102089285B1 (ko) * 2018-07-17 2020-03-16 삼성전자주식회사 안테나 모듈
KR20200048971A (ko) * 2018-10-31 2020-05-08 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
KR102574415B1 (ko) * 2019-04-04 2023-09-04 삼성전기주식회사 안테나 모듈

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180122815A (ko) * 2017-05-04 2018-11-14 삼성전기주식회사 반도체 패키지 제조방법 및 이에 이용되는 제조장치
KR20180127144A (ko) * 2017-05-19 2018-11-28 삼성전기주식회사 안테나 기판 및 반도체 패키지 복합 모듈

Also Published As

Publication number Publication date
US11581275B2 (en) 2023-02-14
KR102574415B1 (ko) 2023-09-04
US20210119321A1 (en) 2021-04-22
CN111786074B (zh) 2024-04-05
US20200321293A1 (en) 2020-10-08
TWI789527B (zh) 2023-01-11
CN111786074A (zh) 2020-10-16
US10886242B2 (en) 2021-01-05
TW202038395A (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
CN109755191B (zh) 扇出型半导体封装件
KR101939046B1 (ko) 팬-아웃 반도체 패키지
KR102145219B1 (ko) 반도체 패키지 및 이를 포함하는 안테나 모듈
KR102574415B1 (ko) 안테나 모듈
KR101982049B1 (ko) 팬-아웃 반도체 패키지
US11503713B2 (en) Antenna substrate and antenna module including the same
US10903548B2 (en) Antenna module
KR102117463B1 (ko) 팬-아웃 반도체 패키지
KR102089285B1 (ko) 안테나 모듈
KR101963282B1 (ko) 팬-아웃 반도체 패키지
KR20200126124A (ko) 인쇄회로기판 어셈블리
KR102632367B1 (ko) 반도체 패키지
KR102061564B1 (ko) 팬-아웃 반도체 패키지
KR102185706B1 (ko) 팬-아웃 반도체 패키지
KR102029544B1 (ko) 팬-아웃 반도체 패키지
KR20190075647A (ko) 팬-아웃 반도체 패키지
KR20200114313A (ko) 반도체 패키지
KR20190049626A (ko) 팬-아웃 반도체 패키지
KR20190009062A (ko) 팬-아웃 반도체 패키지 및 패키지 기판
KR102570270B1 (ko) 반도체 패키지
KR102509644B1 (ko) 패키지 모듈
KR20200069562A (ko) 반도체 패키지
KR102555814B1 (ko) 반도체 패키지
KR102111302B1 (ko) 팬-아웃 반도체 패키지
KR102484395B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant