KR20180064743A - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 개시는 관통홀을 갖는 제1연결부재; 상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제1반도체칩이 내장된 제1칩패키지; 상기 제1연결부재 및 상기 제1칩패키지의 적어도 일부를 봉합하는 봉합재; 상기 봉합재 상에 배치되며, 상기 활성면과 마주하는 제2연결부재; 및 상기 제2연결부재 상에 배치되며, 제2반도체칩을 포함하는 제2칩패키지; 를 포함하며, 상기 제1 및 제2연결부재는 각각 상기 접속패드와 전기적으로 연결되는 재배선층을 포함하며, 상기 제1 및 제2칩패키지는 상기 제2연결부재를 통해 전기적으로 연결된, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
복수의 반도체칩를 포함하는 패키지는 일반적으로 실리콘 베이스의 인터포저 기판을 이용하고 있다. 예를 들면, 실리콘 베이스의 인터포저 기판 상에 제1반도체칩을 실장하고, 이와 나란하게(side-by-side) 제2반도체칩을 실장하여, 인터포저 기판에 형성한 배선으로 전기적으로 연결하는 구조가 개발된바 있다.
그러나, 실리콘 베이스의 인터포저 기판은 실리콘 내부에 TSV 형성과 초미세회로 형성이 요구되는바, 가격적인 면에서 문제가 있다. 또한, 패키지의 전체적인 두께가 두꺼워 소형화 및 박형화에 한계가 있다. 이를 해결하기 위한 방법으로 인쇄회로기판 내에 실리콘 브릿지를 내장하여 복수의 반도체칩들을 연결하는 방법 등이 개발된바 있으나, 공정이 복잡하고 수율이 떨어지는 문제가 있다.
본 개시의 여러 목적 중 하나는 복수의 반도체칩을 포함함에도 박형화 및 소형화가 가능하고, 칩간 연결 거리 단축으로 노이즈를 최소화할 수 있으며, 낮은 비용과 높은 수율로 제조가 가능한 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 다음과 같은 구성을 만족하는 팬-아웃 반도체 패키지를 제공하는 것이다.
예를 들면, 일례에 따른 팬-아웃 반도체 패키지는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제1반도체칩이 내장된 제1칩패키지, 상기 제1연결부재 및 상기 제1칩패키지의 적어도 일부를 봉합하는 봉합재, 상기 봉합재 상에 배치되며 상기 활성면과 마주하는 제2연결부재, 및 상기 제2연결부재 상에 배치되며 제2반도체칩을 포함하는 제2칩패키지를 포함하며, 상기 제1 및 제2연결부재는 각각 상기 접속패드와 전기적으로 연결되는 재배선층을 포함하며, 상기 제1 및 제2칩패키지는 상기 제2연결부재를 통해 전기적으로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 복수의 반도체칩을 포함함에도 박형화 및 소형화가 가능하고, 칩간 연결 거리 단축으로 노이즈를 최소화할 수 있으며, 낮은 비용과 높은 수율로 제조가 가능한 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 제1칩패키지의 개략적인 제조 일례를 나타낸다.
도 12는 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례를 나타낸다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 복수의 반도체칩을 포함함에도 박형화 및 소형화가 가능하고, 칩간 연결 거리 단축으로 노이즈를 최소화할 수 있으며, 낮은 비용과 높은 수율로 제조가 가능한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(122P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제1반도체칩(122)이 내장된 제1칩패키지(120), 제1연결부재(110) 및 제1칩패키지(120)의 적어도 일부를 봉합하는 봉합재(130a, 130b), 봉합재(130a, 130b) 상에 배치되며 활성면과 마주하는 제2연결부재(140), 제2연결부재(140) 상에 배치되며 제2반도체칩(181)을 포함하는 제2칩패키지(180), 및 제2연결부재(140) 상에 배치되며 제3반도체칩(191)을 포함하는 제3칩패키지(190)를 포함한다. 제1연결부재(110)는 접속패드(122P)와 전기적으로 연결된 재배선층(112a, 112b)을 포함한다. 제2연결부재(140)는 접속패드(122P)와 전기적으로 연결된 재배선층(142)을 포함한다. 제1칩패키지(120), 제2칩패키지(180), 및 제3칩패키지(190)는 각각 서로 제2연결부재(140)에 포함된 재배선층(142)을 통하여 전기적으로 연결된다.
이와 같이, 일례에 따른 팬-아웃 반도체 패키지(100A)는 제1칩패키지(120)를 도입하여 제1반도체칩(122)을 별도로 먼저 재배선시킬 수 있다. 또한, 재배선층(112a, 112b)을 갖는 제1연결부재(110) 및 재배선층(142)을 갖는 제2연결부재(140)를 도입하여 컴팩트하게 배선을 설계할 수 있다. 따라서, 패키지(100A)의 두께나 사이즈를 최소화할 수 있고, 칩간 연결 거리를 단축시킬 수 있으며, 낮은 비용과 높은 수율로 제조가 가능하다. 특히, 제1반도체칩(122)을 제1칩패키지(120) 형태로 도입함으로써 제1연결부재(110)의 관통홀(110H)에 이를 배치할 때 발생할 수 있는 봉합재(130a, 130b)의 두께 불균일을 최소화할 수 있으며, 따라서 봉합재(130a, 130b)의 재질로 ABF 등의 절연재료를 사용할 수 있어, PID 등의 절연재료 사용 대비 비용을 더욱 저감할 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 제1반도체칩(122)의 접속패드(122P)를 재배선시키는 재배선층(112a, 112b)을 포함하는바 제2연결부재(140)의 재배선층(142)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130a, 130b)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1연결부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 POP(Package on Package) 타입의 패키지로 활용될 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 제1칩패키지(120)가 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 제1칩패키지(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있고, 형태에 따라서 다른 기능을 수행할 수 있다.
제1연결부재(110)는 절연층(111), 절연층의 하면에 형성된 제1재배선층(112a), 절연층의 상면에 형성된 제2재배선층(112b), 절연층을 관통하며 제1재배선층(112a) 및 제2재배선층(112b)을 전기적으로 연결하는 비아(113), 및 관통홀(110H)의 벽면에 배치된 금속층(115)을 포함한다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg)나 언클레드 동박적층판(Unclad CCL) 등이 사용될 수 있다.
재배선층(112a, 112b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b)은 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 접속단자 패드 등을 포함할 수 있다.
재배선층(112a, 112b)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 제1반도체칩(122) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 원통형상뿐만 아니라, 모래시계 형상 등 공지된 모든 형상이 적용될 수 있다.
금속층(115)은 부가적인 구성으로, 제1칩패키지(120)에서 발생하는 열을 효과적으로 방출시키는 역할을 수행할 수 있으며, 또한 제1칩패키지(120)에서 발생하는 전자파를 효과적으로 차단할 수 있다. 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 금속층(115)은 관통홀(110H)의 벽면에 배치되어 제1칩패키지(120)의 측면 주위를 단절 없이 둘러쌀 수 있다. 금속층(115)은 필요에 따라서는 그라운드(GND) 패턴과 연결되어 그라운드 기능을 수행할 수 있다.
제1칩패키지(120)는 제1반도체칩(122), 제1반도체칩(122)의 적어도 일부를 감싸는 수지층(123), 제1반도체칩(122)의 활성면 상에 배치되며 접속패드(122P)와 전기적으로 연결된 배선층(124b), 및 수지층(123) 상에 배치되며 제1반도체칩(122)의 비활성면과 마주하는 금속층(125)을 포함한다. 배선층(124b)은 제1반도체칩(122)의 활성면 상에 배치된 절연층(124a) 상에 배치되며, 절연층(124a)을 관통하는 비아(124c)를 통하여 접속패드(122P)와 연결된다.
제1반도체칩(122)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)이나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 일 수 있으나, 이에 한정되는 것은 아니다.
제1반도체칩(122)은 액티브 웨이퍼를 기반으로 형성된 집적회로(IC: Integrated Circuit)일 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122P)는 제1반도체칩(122)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속패드(122P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 절연막 등이 배치될 수 있다.
수지층(123)은 절연물질을 포함한다. 이때, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 실리카나 알루미나 등의 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.
절연층(124a)은 절연물질을 포함한다. 이때, 절연물질로는 PID 수지와 같은 감광성 절연물질을 사용할 수 있다. 즉, 절연층(124a)은 감광성 절연층일 수 있다. 절연층(124a)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(124a)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
배선층(124b)은 접속패드(122P)를 1차적으로 재배선한다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(124b)은 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다.
비아(124c)는 서로 다른 층에 형성된 배선층(124b) 및 접속패드(122P)를 전기적으로 연결킨다. 비아(124c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(124c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
금속층(125)은 부가적인 구성으로, 제1반도체칩(122)의 비활성면으로부터 발생하는 열을 패키지(100A)의 하부로 방출시킨다. 또한, 제1반도체칩(122)에서 전자파를 효과적으로 차단할 수 있다. 금속층(125)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 금속층(125)은 수지층(123) 상에 배치되며 제1반도체칩(122)의 비활성면 측을 덮는다. 금속층(125)은 후술하는 프론트사이드 비아(133b)와 연결되어 프론트사이드 재배선층(132b)과 전기적으로 연결될 수 있다. 금속층(125) 역시 그라운드(GND) 패턴과 연결되어 그라운드 기능을 수행할 수 있다.
봉합재(130a, 130b)는 제1연결부재(110), 제1칩패키지(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1연결부재(110), 제1칩패키지(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1봉합재(130a)는 제1연결부재(110) 및 제1칩패키지(120)의 상측을 덮을 수 있으며, 관통홀(110H)의 벽면과 제1칩패키지(120)의 측면 사이의 공간을 채울 수 있다. 또한, 제2봉합재(130b)는 제1연결부재(110) 및 제1칩패키지(120)의 하측을 덮을 수 있다.
봉합재(130a, 130b)는 절연물질을 포함한다. 이때, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF 등이 사용될 수 있다. 봉합재(130a, 130b)로 비감광성 절연물질인 ABF를 사용하는 경우 백사이드 비아(133a)나 프론트사이드 비아(133b)를 형성할 때 레이저 홀 가공이 가능하여 PID를 사용하는 경우 대비 비용 절감이 가능하며, 나아가 흐름성이 우수하여 두께 균일성을 확보하는 대에도 보다 효과적일 수 있다.
백사이드 재배선층(132a)은 제1봉합재(130a) 상에 배치된다. 백사이드 재배선층(132a)은 재배선층(142)과 함께 접속패드(122P)를 재배선할 수 있으며, 제1 내지 제3칩패키지(120, 180, 190)을 전기적으로 연결할 수 있다. 백사이드 재배선층(132a)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 재배선층(132a)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
백사이드 비아(133a)는 제1봉합재(130a)를 관통하며 백사이드 재배선층(132a)을 제1칩패키지(120) 및 제1연결부재(110)의 제2재배선층(112b)과 전기적으로 연결시킨다. 백사이드 비아(133a)는 레이저 비아일 수 있으며, 따라서 비교적 낮은 가격으로 형성할 수 있다. 백사이드 비아(133a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 비아(133a)는 도전성 물질로 완전히 충전될 수 있으며, 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 다양한 형상이 적용될 수 있다.
프론트사이드 재배선층(132b)은 제2봉합재(130b) 상에 배치된다. 프론트사이드 재배선층(132b)의 존재로 패키지(100A)의 하부에도 전기적인 경로가 형성될 수 있으며, 외부와 전기적으로 연결도 가능해진다. 프론트사이드 재배선층(132b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 재배선층(132a)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
프론트사이드 비아(133b)는 제2봉합재(130b)를 관통하며 프론트사이드 재배선층(132b)을 제1연결부재(110)의 제1재배선층(112a)과 전기적으로 연결시킨다. 제1칩패키지(120)가 금속층(125)을 가지는 경우에는, 프론트사이드 재배선층(132b)을 제1칩패키지(120)의 금속층(125)과 전기적으로 연결시킬 수도 있다. 프론트사이드 비아(133b)는 레이저 비아일 수 있으며, 따라서 비교적 낮은 가격으로 형성할 수 있다. 프론트사이드 비아(133b)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 프론트사이드 비아(133b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 다양한 형상이 적용될 수 있다.
제2연결부재(140)는 제1반도체칩(122)의 접속패드(122P)를 재배선할 수 있다. 또한, 제2연결부재(140)를 통하여 제1칩패키지(120), 제2칩패키지(180), 및 제3칩패키지(190)가 짧은 경로로 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 제2연결부재(140)가 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 접속패드(122P)를 재배선할 수 있으며, 제1 내지 제3칩패키지(120, 180, 190)을 전기적으로 연결할 수 있다. 재배선층(142)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
노출된 일부 재배선층(142)의 표면에는 필요에 따라 표면처리층(미도시)이 형성될 수 있다. 표면처리층(미도시)은, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 백사이드 재배선층(132) 등을 전기적으로 연결시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 다양한 형상이 적용될 수 있다.
제1패시베이션층(150)은 부가적인 구성으로, 패키지(100A)의 하부를 외부의 물리적 화학적 손상 등으로부터 보호한다. 제1패시베이션층(150)은 프론트사이드 재배선층(132b)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 제1패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제1패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, 감광성 물질을 포함하는 절연물질, 예컨대, 솔더레지스트일 수도 있다.
언더범프금속층(160)은 부가적인 구성으로, 접속단자(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 제1패시베이션층(150)의 개구부를 통하여 노출된 프론트사이드 재배선층(132b)과 연결된다. 언더범프금속층(160)은 제1패시베이션층(150)의 개구부에 구리(Cu) 등의 금속을 이용하여 메탈화(Metallization) 방법으로 형성할 수 있다.
접속단자(170)는 부가적인 구성으로, 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 접속패드(122P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(170)가 솔더볼인 경우, 접속단자(170)는 언더범프금속층(160)의 제1패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1반도체칩(122)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
제2패시베이션층(155)은 부가적인 구성으로, 패키지(100A)의 상부를 외부의 물리적 화학적 손상 등으로부터 보호한다. 제2패시베이션층(155)은 백사이드 재배선층(132a)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제2패시베이션층(155)에 수십 내지 수천 개 형성될 수 있다. 제2패시베이션층(155)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제2패시베이션층(155)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, 감광성 물질을 포함하는 절연물질, 예컨대, 솔더레지스트일 수도 있다.
제2칩패키지(180) 및 제3칩패키지(190)는 각각 복수의 제2반도체칩(181) 및 복수의 제3반도체칩(191)이 스택된 스택 패키지일 수 있다. 복수의 제2반도체칩(181) 및 복수의 제3반도체칩(191)은 각각 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리(예컨대, Nand Flash) 등의 메모리(Memory)일 수 있다. 즉, 제2칩패키지(180) 및 제3칩패키지(190)는 각각 HBM(High Bandwidth Memory), WIO(Wide I/O) 등일 수 있으나, 이에 한정되는 것은 아니다. 상하로 스택된 복수의 제2반도체칩(181)은 제1접속부재(182)를 통하여 연결될 수 있다. 마찬가지로, 상하로 스택된 복수의 제3반도체칩(191)은 제2접속부재(192)를 통하여 연결될 수 있다. 제1접속부재(182) 및 제3접속부재(192)는 각각 실리콘관통전극(Through Silicon Via: TSV)일 수도 있고, 또는 도전성 물질로 형성된 범프일 수도 있으나, 이에 한정되는 것은 아니다. 제2칩패키지(180) 및 제3칩패키지(190)는 각각 제1접속단자(183) 및 제2접속단자(193)를 통하여 노출된 제2연결부재(140)의 재배선층과 연결될 수 있다. 제1접속단자(183) 및 제2접속단자(193)는 각각 솔더볼이나 솔더범프 등일 수 있으나, 이에 한정되는 것은 아니다.
도 11은 도 9의 제1칩패키지의 개략적인 제조 일례를 나타낸다.
도 11a를 참조하면, 먼저 캐비티(121H)를 갖는 기판(121)을 준비한다. 기판(121)은 절연물질을 포함하며, 예를 들면, 프리프레그(Prepreg), 언클레드 동박적층판(Unclad CCL) 등일 수 있다. 캐비티(121H)는 기판(121)을 관통하며, 레이저 드릴이나 기계적 드릴 등으로 형성할 수 있다. 다음으로, 기판(121)을 점착필름(201)에 부착한다. 점착필름(201)은 공지의 테이프일 수 있다. 다음으로, 점착필름(201)의 기판(121)의 캐비티(121H)를 통하여 노출된 일면 상에 제1반도체칩(122)을 부착한다. 제1반도체칩(122)은 활성면이 점착필름(201)에 접하도록 페이스-다운(face-down) 형태로 부착할 수 있다.
도 11b를 참조하면, 다음으로, 수지층(123)을 형성한다. 수지층(123)은 ABF 등일 수 있으며, 수지층(123)의 전구체를 라미네이션하거나 도포한 후 경화하는 방법으로 형성할 수 있다. 또한, 점착필름(201)을 박리하고, 점착필름(201)이 박리된 제1반도체칩(122)의 활성면 상에 PID를 라미네이션하거나 도포한 후 경화하는 방법으로 절연층(124a)을 형성한다. 그 후, 포토리소그래피 법으로 절연층(124a)을 관통하는 홀을 형성한다. 그 후, 드라이 필름 등으로 패턴을 형성한 후 도금으로 홀 및 패턴을 채우고, 시드층을 에칭하는 과정 등을 통하여 배선층(124b) 및 비아(124c)를 형성한다. 일련의 과정을 통하여 복수의 제1칩패키지(120)가 제조된다. 다음으로, 스퍼터링 등을 이용하여 수지층(123) 상에 금속층(125)을 형성한다. 다음으로, 소잉 공정을 진행하여 복수의 제1칩패키지(120)를 소잉(Sawing)한다. 소잉 과정에서 다이싱(Dicing) 폭의 조절로 기판(121)은 제거될 수 있으나, 후술하는 바와 같이 기판(121)이 남아 있을 수도 있다.
도 12는 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례를 나타낸다.
도 12a를 참조하면, 먼저 절연층(111)을 준비한다. 절연층(111)의 양면에는 도금 공정 등의 편의를 위하여 금속막(111c, 111d)이 양면에 형성되어 있을 수 있다. 이러한 절연층(111)은, 예를 들면, 동박 적층판(CCL)일 수 있으나, 이에 한정되는 것은 아니다. 다음으로, 절연층(111)을 관통하는 관통홀(110H)을 형성한다. 이와 동시에, 또는 이와 별개로 비아(113)를 위한 홀을 형성한다. 그 후, 드라이 필름 등으로 패턴을 형성한 후 도금으로 홀 및 패턴을 채우고, 시드층을 에칭하는 과정 등을 통하여 재배선층(112a, 112b), 비아(113), 및 금속층(115)을 형성한다. 일련의 과정을 통하여 제1연결부재(110)가 제조된다. 다음으로, 제1연결부재(110)를 점착필름(202)에 부착한다. 점착필름(202)은 공지의 테이프일 수 있다.
도 12b를 참조하면, 다음으로, 점착필름(202)의 제1연결부재(110)의 관통홀(110H)을 통하여 노출된 일면 상에 앞서 제조한 제1칩패키지(120)를 부착한다. 제1칩패키지(120)는 제1반도체칩(122)의 비활성면이 점착필름(202)을 향하도록 페이스-업(face-up) 형태로 부착할 수 있다. 다음으로, 제1연결부재(110) 및 제1칩패키지(120)의 적어도 일부를 봉합하는 제1봉합재(130a)를 형성한다. 제1봉합재(130a)는 ABF 등일 수 있으며, 제1봉합재(130a)의 전구체를 라미네이션하거나 도포한 후 경화하는 방법으로 형성할 수 있다. ABF는 수지 흐름성이 용이한바 이를 제1봉합재(130a)의 재료로 사용하는 경우 제1연결부재(110)의 관통홀(110H)의 벽면과 제1칩패키지(120)의 측면 사이의 공간을 용이하게 채울 수 있다. 다음으로, 점착필름(202)을 박리한다. 다음으로, 점착필름(202)이 박리된 제1연결부재(110)의 제1재배선층(112a) 및 제1칩패키지(120)의 금속층(125) 상에 제1연결부재(110) 및 제1칩패키지(120)의 적어도 일부를 봉합하는 제2봉합재(130b)를 형성한다. 제2봉합재(130b)는 ABF 등일 수 있으며, 제2봉합재(130b)의 전구체를 라미네이션하거나 도포한 후 경화하는 방법으로 형성할 수 있다.
도 12c를 참조하면, 다음으로, 백사이드 비아(133a) 및 프론트사이드 비아(133b)를 형성하기 위하여 제1봉합재(130a) 및 제2봉합재(130b)에 이들을 각각 관통하는 홀을 형성한다. 이때, 제1봉합재(130a) 및 제2봉합재(130b)는 비감광성 절연물질을 포함할 수 잇는바, 레이저나 기계적 드릴을 이용하여 홀을 형성할 수 있으며, 따라서 공정 비용 절감이 가능하다. 그 후, 드라이 필름 등으로 제1봉합재(130a) 및 제2봉합재(130b) 상에 각각 패턴을 형성한 후 도금으로 홀 및 패턴을 채우고, 시드층을 에칭하는 과정 등을 통하여 백사이드 재배선층(132a), 백사이드 비아(133b), 프론트사이드 재배선층(132b), 및 프론트사이드 비아(133b)를 형성한다. 다음으로, 제2봉합재(130b) 상에 프론트사이드 재배선층(132b)의 적어도 일부를 노출시키는 개구부를 갖는 제1패시베이션층(150)을 형성한다. 제1패시베이션층(150)은 솔더 레지스트 전구체 등을 라미네이션하거나 도포한 후 경화하는 방법으로 형성할 수 있다. 한편, 제1패시베이션층(150)은 이와 달리 후술하는 제2연결부재(140)를 형성한 후에 형성할 수도 있다. 즉, 공정 순서는 달라질 수 있다.
도 12d를 참조하면, 다음으로, 제1봉합재(130a) 상에 제2연결부재(140)를 형성한다. 제2연결부재(140)는 제1봉합재(130a) 상에 백사이드 재배선층(132a)을 매립하는 절연층(141)을 형성하고, 포토리소그래피법 등을 이용하여 절연층(141)에 비아(143)를 위한 홀을 형성하고, 절연층(141) 상에 드라이 필름 등을 이용하여 패턴을 형성하고, 도금 등으로 홀 및 패턴을 채우는 방법으로 재배선층(142) 및 비아(143)를 형성하고, 이러한 과정을 반복하는 방법을 통하여 형성할 수 있다. 다음으로, 제2연결부재(140) 상에 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 갖는 제2패시베이션층(155)을 형성한다. 제2패시베이션층(155)은 솔더 레지스트 전구체 등을 라미네이션하거나 도포한 후 경화하는 방법 등으로 형성할 수 있다. 한편, 제2패시베이션층(155)은 제2연결부재(140)를 형성한 후 제1패시베이션층(150)을 형성할 때 함께 형성할 수도 있다. 다음으로, 미리 준비한 제2칩패키지(180) 및 제3칩패키지(190)를 제2패시베이션층(155) 상에 실장한다. 또한, 제1패시베이션층(150) 상에 언더범프금속층(160) 및 접속단자(170)를 공지의 방법을 이용하여 형성한다. 일련의 과정을 통하여 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)가 제조될 수 있다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는, 상술한 팬-아웃 반도체 패키지(100A)에 있어서, 제1칩패키지(120)가 캐비티(121H)를 갖는 기판(121)을 더 포함한다. 즉, 제1칩패키지(120)의 제조 과정에서 다이싱 폭을 조절하여 기판(121)이 제1칩패키지(120)에 남아있게 할 수 있으며, 이 경우 워피지 제어 등에 효과적일 수 있다. 제1반도체칩(122)은 캐비티(121H)에 배치되며, 기판(121)은 제1반도체칩(122)의 측면 주위를 둘러싸도록 남아있을 수 있다.
그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1연결부재(110)가 제2봉합재(130b)와 접하는 제1절연층(111a), 제2봉합재(130b)와 접하는 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122P)와 전기적으로 연결된다. 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1재배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1재배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 될 수 있다. 제1재배선층(112a)은 제1절연층(111a) 내부로 리세스될 수 있으며, 그 결과 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가질 수 있다. 따라서, 제1봉합재(130a) 형성물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수도 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 제1반도체칩(122) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B)의 특징이 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100C)에 적용될 수도 있음은 물론이다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)는 접속패드(122P)와 전기적으로 연결된다. 제1연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 유리섬유, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3비아(113b, 113c)보다 직경이 클 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 제1반도체칩(122) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B)의 특징이 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에 적용될 수도 있음은 물론이다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100D: 팬-아웃 반도체 패키지
110: 제1연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113, 113a, 113b, 113c: 비아
120: 제1칩패키지 121: 기판
122: 제1반도체칩 122P: 접속패드
123: 수지층 124a: 절연층
124b: 배선층 124c: 비아
125: 금속층 130a, 130b: 봉합재
140: 제2연결부재 141: 절연층
142: 재배선층 143: 비아
132a: 백사이드 재배선층 133a: 백사이드 비아
132b: 프론트사이드 재배선층 133b: 프론트사이드 비아
150, 155: 패시베이션층 160: 언더범프금속층
170: 접속단자 180: 제2칩패키지
181: 제2반도체칩 182: 제1접속부재
183: 제1접속단자 190: 제3칩패키지
191: 제3반도체칩 192: 제2접속부재
193: 제2접속단자 201, 202: 점착필름

Claims (16)

  1. 관통홀을 갖는 제1연결부재;
    상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제1반도체칩이 내장된 제1칩패키지;
    상기 제1연결부재 및 상기 제1칩패키지의 적어도 일부를 봉합하는 봉합재;
    상기 봉합재 상에 배치되며, 상기 활성면과 마주하는 제2연결부재; 및
    상기 제2연결부재 상에 배치되며, 제2반도체칩을 포함하는 제2칩패키지; 를 포함하며,
    상기 제1 및 제2연결부재는 각각 상기 제1반도체칩의 접속패드와 전기적으로 연결되는 재배선층을 포함하며,
    상기 제1 및 제2칩패키지는 상기 제2연결부재를 통해 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1칩패키지는, 상기 제1반도체칩, 상기 제1반도체칩의 적어도 일부를 감싸는 수지층, 및 상기 제1반도체칩의 활성면 상에 배치되며 상기 제1반도체칩의 접속패드와 전기적으로 연결된 배선층, 을 포함하는,
    팬-아웃 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 배선층은 상기 제1반도체칩의 팬-아웃 영역까지 확장된,
    팬-아웃 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제1칩패키지는, 캐비티를 갖는 기판, 을 더 포함하며,
    상기 제1반도체칩은 상기 캐비티에 배치된,
    팬-아웃 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 제1칩패키지는, 상기 수지층 상에 배치되며 상기 제1반도체칩의 비활성면과 마주하는 금속층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 봉합재 상에 배치되며, 상기 비활성면과 마주하는 프론트사이드 재배선층; 및
    상기 봉합재를 관통하며, 상기 프론트사이드 재배선층을 상기 금속층과 전기적으로 연결시키는 프론트사이드 비아; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  7. 제 2 항에 있어서,
    상기 제1칩패키지는, 상기 제1반도체칩의 활성면 상에 배치되며 상기 배선층이 배치되는 절연층, 을 더 포함하고,
    상기 제2연결부재는, 상기 봉합재 상에 배치되며 상기 제2연결부재의 재배선층이 배치되는 절연층, 을 더 포함하며,
    상기 제1칩패키지의 절연층은 감광성 절연물질을 포함하고,
    상기 봉합재는 비감광성 절연물질을 포함하며,
    상기 제2연결부재의 절연층은 감광성 절연물질을 포함하는,
    팬-아웃 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 봉합재는, 상기 제1연결부재 및 상기 제1칩패키지의 상측을 덮으며 상기 관통홀의 벽면과 상기 제1칩패키지의 측면 사이의 공간을 채우는 제1봉합재, 및 상기 제1연결부재 및 상기 제1칩패키지의 하측을 덮는 제2봉합재, 를 포함하는,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1봉합재 상에 배치된 백사이드 재배선층; 및
    상기 제1봉합재를 관통하며, 상기 백사이드 재배선층을 상기 제1칩패키지 및 상기 제1연결부재의 재배선층과 연결시키는 백사이드 비아; 를 더 포함하며,
    상기 백사이드 재배선층은 상기 제2연결부재에 매립된,
    팬-아웃 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제2봉합재 상에 배치된 프론트사이드 재배선층; 및
    상기 제2봉합재를 관통하며, 상기 프론트사이드 재배선층을 상기 제1연결부재의 재배선층과 전기적으로 연결시키는 프론트사이드 비아; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 프론트사이드 재배선층 상이 배치되며, 상기 프론트사이드 재배선층의 적어도 일부를 노출시키는 제1개구부를 갖는 패시베이션층;
    상기 제1개구부 상에 배치된 언더범프금속층; 및
    상기 언더범프금속층 상에 배치된 접속단자; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 제2칩패키지는 상기 제2반도체칩이 복수개 스택된 구조인,
    팬-아웃 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 봉합재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하는,
    팬-아웃 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하는,
    팬-아웃 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
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