WO2023157892A1 - 半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法 - Google Patents

半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法 Download PDF

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rewiring
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chip
semiconductor package
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大日本印刷株式会社
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    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the embodiments of the present disclosure relate to a semiconductor package, a semiconductor package intermediate, a rewiring layer chip, a rewiring layer chip intermediate, a semiconductor package manufacturing method, and a semiconductor package intermediate manufacturing method.
  • Patent Literatures 1 and 2 disclose a semiconductor package including an interposer including through electrodes and a semiconductor element mounted on the interposer.
  • FOWLP FeOutWaferLevelPackage
  • a wiring layer is formed on a substrate having a wafer shape such as an 8-inch wafer.
  • a semiconductor element is mounted on the substrate.
  • a mold resin layer for encapsulating the wiring layer and the semiconductor element is formed on the substrate.
  • the structure including the wiring layer, the semiconductor element and the mold resin layer is separated from the substrate. According to FOWLP, a wiring layer can be formed even in a region outside the semiconductor element.
  • FOPLP Flexible Out Panel Level Package
  • substrates in the form of panels that are larger than wafers are used.
  • 4th generation glass, 6th generation glass, 8th generation glass, 10th generation glass, etc. are used as the substrate.
  • Embodiments of the present disclosure provide a semiconductor package, a semiconductor package intermediate, a rewiring layer chip, a rewiring layer chip intermediate, a semiconductor package manufacturing method, and a semiconductor package intermediate manufacturing method that can effectively solve such problems.
  • the purpose is to provide a method.
  • a semiconductor package comprising: an interposer; a rewiring layer chip adjacent to the interposer; a semiconductor element overlapping the interposer and the rewiring layer chip,
  • the rewiring layer chip is attached to a rewiring element including a surface on which the semiconductor element overlaps, and a surface of the rewiring element located opposite to the surface on which the semiconductor element overlaps, and a first mold resin layer containing resin.
  • the rewiring element includes an insulating layer having insulating properties and a first rewiring layer covered with the insulating layer.
  • the interposer includes a second rewiring layer including a second conductive portion located on a surface of the interposer on which the semiconductor element overlaps, A semiconductor package, wherein the semiconductor element is electrically connected to the first conductive portion and the second conductive portion.
  • [2] further comprising a support carrier arranged at a position facing the semiconductor element via the interposer and the rewiring layer chip, and supporting the interposer and the rewiring layer chip;
  • [3] According to [1] or [2], further comprising a second mold resin layer that covers the interposer and the rewiring layer chip, is attached to the interposer and the rewiring layer chip, and holds the semiconductor element. semiconductor package.
  • the first conductive portion includes a first wiring
  • the second conductive portion includes a second wiring
  • the line width of the first wiring is smaller than the line width of the second wiring
  • the resin contained in the first mold resin layer is at least one of epoxy resin, polyimide, acrylic, bismaleimide, polybenzoxazole, and benzocyclobutene of [1] to [14].
  • an interposer a rewiring layer chip adjacent to the interposer; a support carrier substrate that supports the interposer and the redistribution layer chip;
  • the redistribution layer chip includes a redistribution element and a mold resin layer attached to the redistribution element and containing a resin, the redistribution layer chip having the mold resin layer in contact with the support carrier substrate. attached to the support carrier substrate;
  • the support carrier substrate is detachable from the interposer and the rewiring layer chip,
  • the rewiring element includes an insulating layer having insulating properties and a first rewiring layer covered with the insulating layer, and the first rewiring layer is the opposite side of the rewiring element to which the mold resin layer is attached.
  • a second redistribution line comprising a first conductive portion located at least partially on a side facing the support carrier substrate, the interposer including a second conductive portion located on a side located opposite to the side facing the support carrier substrate;
  • a semiconductor package intermediate comprising layers.
  • [17] including an insulating layer having insulating properties and a rewiring layer covered with the insulating layer, including a first surface and a second surface located opposite to the first surface, wherein the rewiring layer is the first surface; a rewiring element including a conductive portion located at least partially on a surface; a mold resin layer attached to the second surface and containing a resin.
  • An insulating layer having an insulating property and a plurality of rewiring layers covered with the insulating layer, including a first surface and a second surface opposite to the first surface, wherein each of the rewiring layers is a rewiring element portion including a conductive portion at least partially located on the first surface;
  • a rewiring layer chip intermediate comprising: a mold resin layer portion attached to the second surface and containing resin; and a chip carrier substrate bonded to the first surface.
  • the rewiring layer chip is attached to a rewiring element including a surface on which the semiconductor element overlaps, and a surface of the rewiring element located opposite to the surface on which the semiconductor element overlaps, and a first mold resin layer containing resin.
  • the rewiring element includes an insulating layer having insulating properties and a first rewiring layer covered with the insulating layer.
  • the interposer includes a second rewiring layer including a second conductive portion located on a surface of the interposer on which the semiconductor element overlaps, A method of manufacturing a semiconductor package, wherein in the mounting step, the semiconductor element is electrically connected to the first conductive portion and the second conductive portion.
  • the redistribution layer chip includes a redistribution element and a mold resin layer attached to the redistribution element and containing a resin, the redistribution layer chip having the mold resin layer in contact with the support carrier substrate.
  • the support carrier substrate is detachable from the interposer and the rewiring layer chip
  • the rewiring element includes an insulating layer having insulating properties and a first rewiring layer covered with the insulating layer, and the first rewiring layer is the opposite side of the rewiring element to which the mold resin layer is attached.
  • a second redistribution line comprising a first conductive portion located at least partially on a side facing the support carrier substrate, the interposer including a second conductive portion located on a side located opposite to the side facing the support carrier substrate;
  • a large semiconductor package can be provided at low cost.
  • FIG. 1 is a plan view showing a semiconductor package according to one embodiment
  • FIG. 2 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line AA
  • FIG. 3 is an enlarged cross-sectional view showing a rewiring layer chip constituting the semiconductor package of FIG. 2
  • FIG. 4 is a cross-sectional view along line BB of the rewiring layer chip of FIG. 3
  • FIG. 2 is a cross-sectional view of a rewiring layer chip before being incorporated as part of the semiconductor package of FIG. 1
  • FIG. FIG. 6 is a diagram for explaining a method of manufacturing the rewiring layer chip of FIG. 5
  • FIG. 6 is a diagram for explaining a method of manufacturing the rewiring layer chip of FIG. 5;
  • FIG. 5 is a diagram for explaining a method of manufacturing the rewiring layer chip of FIG. 5;
  • FIG. 7B is a plan view corresponding to FIG. 7A;
  • FIG. 6 is a diagram for explaining a method of manufacturing the rewiring layer chip of FIG. 5;
  • FIG. 6 is a diagram for explaining a method of manufacturing the rewiring layer chip of FIG. 5;
  • FIG. 9B is a plan view corresponding to FIG. 9A;
  • FIG. 6 is a diagram for explaining a method of manufacturing the rewiring layer chip of FIG. 5;
  • 10B is a plan view corresponding to FIG. 10A;
  • FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. FIG. 12B is a plan view corresponding to FIG.
  • FIG. 12B It is a figure explaining the manufacturing method of the semiconductor package of FIG. 13B is a plan view corresponding to FIG. 13A; FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. FIG. 15B is a plan view corresponding to FIG. 15A; 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. 1. It is a figure explaining the manufacturing method of the semiconductor package of FIG. 6 is a diagram showing a modified example of the rewiring layer chip of FIG. 5; FIG. FIG. 3 is a diagram showing a modified example of the semiconductor package of FIG. 1; FIG. 3 is a diagram showing a modified example of the semiconductor package of FIG. 1; FIG.
  • FIG. 20 is a cross-sectional view of the semiconductor package of FIG. 19 taken along line CC;
  • FIG. 3 is a diagram showing a modified example of the semiconductor package of FIG. 1;
  • 13B is a diagram showing a modification of the semiconductor package intermediate of FIG. 13A;
  • FIG. 26B is a diagram showing a step performed after the steps shown in the manufacturing method of FIG.
  • FIG. 25 is a view for explaining another manufacturing method of the rewiring layer chip constituting the semiconductor package intermediate of FIG. 24;
  • FIG. 26D illustrates a step performed after the steps illustrated in the manufacturing method of FIG. 26C;
  • FIG. 13B is a diagram showing another modification of the semiconductor package intermediate of FIG. 13A;
  • FIG. FIG. 28 is a view for explaining a method of manufacturing the semiconductor package intermediate of FIG. 27;
  • 6 is a diagram showing a modification of the rewiring layer chip of FIG. 5;
  • FIG. It is a figure which shows the example of the product by which a semiconductor package is mounted.
  • the terms “substrate”, “substrate”, “sheet”, “film” and the like are not distinguished from each other based solely on their designation.
  • “substrate” is a concept that includes members that can be called sheets and films.
  • the normal direction used for a plate-like member refers to the normal direction to the surface of the member.
  • Terms such as "parallel” and “perpendicular” and length and angle values used herein to specify shapes and geometric conditions and their degrees are not bound by a strict meaning. , to include the extent to which similar functions can be expected.
  • the numerical range of the parameter is any one upper limit candidate and any one lower limit value.
  • “Parameter B is, for example, A1 or more, may be A2 or more, or may be A3 or more.
  • Parameter B may be, for example, A4 or less, may be A5 or less, or A6 or less.
  • the numerical range of the parameter B may be A1 or more and A4 or less, A1 or more and A5 or less, A1 or more and A6 or less, or A2 or more and A4 or less, It may be A2 or more and A5 or less, A2 or more and A6 or less, A3 or more and A4 or less, A3 or more and A5 or less, or A3 or more and A6 or less.
  • FIG. 1 is a plan view showing a semiconductor package 1 according to one embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor package 1 of FIG. 1 taken along line AA.
  • the semiconductor package 1 has a first direction D1, a second direction D2 and a third direction D3.
  • the first direction D1 and the second direction D2 are included in the planar direction of the semiconductor package 1 .
  • the first direction D1 is orthogonal to the second direction D2.
  • a third direction D3 is the thickness direction of the semiconductor package 1 .
  • the third direction D3 is orthogonal to the first direction D1 and the second direction D2.
  • the semiconductor package 1 includes an interposer 20 , a rewiring layer chip 30 , a first semiconductor element 40 , a second semiconductor element 45 , a support carrier 50 and a second mold resin layer 60 .
  • the rewiring layer chip 30 has a rewiring element 31 and a first mold resin layer 32 .
  • the support carrier 50 supports the interposer 20 and the rewiring layer chip 30 .
  • the interposer 20 and the rewiring layer chip 30 are adjacent to each other on the support carrier 50 in the surface direction of the semiconductor package 1, in this example, in the first direction D1.
  • a first wiring is formed in a direction intersecting the direction in which the interposer 20 and the rewiring layer chip 30 are adjacent to each other, which is the thickness direction of the semiconductor package 1 in this example, that is, the third direction D3. are mounted so as to overlap each other.
  • the first semiconductor element 40 is positioned so as to overlap the interposer 20 and the rewiring layer chip 30 when viewed in the third direction D3, which is a plan view.
  • a second are mounted so as to overlap each other.
  • the second semiconductor element 45 is positioned so as to overlap the interposer 20 and the rewiring layer chip 30 when viewed in the third direction D3, which is a plan view.
  • the second mold resin layer 60 covers the interposer 20 , the rewiring layer chip 30 , the first semiconductor element 40 and the second semiconductor element 45 .
  • the illustrated interposer 20 has, as an example, a penetrating portion 21 that is a hole penetrating in the thickness direction.
  • the rewiring layer chip 30 is arranged in the through portion 21 . Thereby, the rewiring layer chip 30 is adjacent to the interposer 20 .
  • the interposer 20 and the rewiring layer chip 30 extend in the first direction D1 and the second direction D2.
  • the shape of the interposer 20 is not particularly limited.
  • the interposer 20 may have, for example, a rectangular plate shape, and in this case, the rewiring layer chip 30 may be arranged adjacent to the interposer 20 in the first direction D1 or the second direction D2.
  • the rewiring layer chip 30 arranged in the through portion 21 may be spaced from the interposer 20 over the entire circumference of the rewiring layer chip 30 .
  • the distance between the rewiring layer chip 30 and the interposer 20 is, for example, 0.03 mm or more, may be 0.05 mm or more, or may be 0.1 mm or more.
  • the distance between the rewiring layer chip 30 and the interposer 20 is, for example, 3.0 mm or less, may be 1.0 mm or less, or may be 0.5 mm or less.
  • the distance between the rewiring layer chip 30 and the interposer 20 referred to here is the shortest distance from a certain point on the periphery of the rewiring layer chip 30 to the penetrating portion 21 .
  • the shapes of the rewiring layer chip 30 and the penetrating portion 21 are not particularly limited. As shown in FIG. 1, the rewiring layer chip 30 and the through portion 21 may be rectangular in plan view. The shape of the penetrating portion 21 in plan view may be larger than the rewiring layer chip 30 and may be similar to the rewiring layer chip 30 .
  • the rewiring layer chip 30 is one of a plurality of rewiring layer chips 30 cut out from a rewiring layer chip intermediate 300 (see FIGS. 9 and 10), which will be described later. Considering ease of processing, the preferred shape of the rewiring layer chip 30 is rectangular.
  • the first semiconductor element 40 overlaps the interposer 20 and the rewiring layer chip 30 in plan view, in other words, when viewed in the third direction D3.
  • the first semiconductor element 40 is mounted on the interposer 20 and the rewiring layer chip 30 so as to overlap the interposer 20 and the rewiring layer chip 30 .
  • the first semiconductor element 40 is electrically connected to both the interposer 20 and the rewiring layer chip 30 .
  • the redistribution layer chip 30 includes a first conductive portion 30 ⁇ /b>E including first wirings 35 electrically connected to the first semiconductor element 40 .
  • the first conductive part 30 ⁇ /b>E is included in the first rewiring layer 34 in the rewiring element 31 .
  • the interposer 20 includes a second conductive portion 20E including a plurality of through electrodes 14 and second wirings 15 .
  • the second conductive part 20 ⁇ /b>E is included in the second rewiring layer 24 included in the interposer 20 .
  • one or a plurality of through electrodes 14 of the plurality of through electrodes 14 in the second conductive portion 20E are electrically connected to the first semiconductor element 40 .
  • the second semiconductor element 45 overlaps the interposer 20 and the rewiring layer chip 30 at a position different from that of the first semiconductor element 40 in plan view, in other words, when viewed in the third direction D3.
  • the second semiconductor element 45 is mounted so as to overlap the interposer 20 and the rewiring layer chip 30 .
  • the second semiconductor element 45 is electrically connected to both the interposer 20 and the rewiring layer chip 30 .
  • the first conductive portion 30 ⁇ /b>E in the rewiring layer chip 30 includes the first wiring 35 electrically connected to the second semiconductor element 45 .
  • the second semiconductor element 45 is electrically connected to one or more of the through electrodes 14 of the second conductive portion 20E in the interposer 20 .
  • the first wiring 35 may electrically connect the first semiconductor element 40 and the second semiconductor element 45 .
  • the interposer 20 includes a first surface 20A and a second surface 20B.
  • the second surface 20B is located opposite the first surface 20A.
  • the through electrode 14 is positioned in a through hole 22A extending from the first surface 20A to the second surface 20B.
  • the interposer 20 has an interposer insulating layer 22 provided with a second conductive portion 20E (second rewiring layer 24) including the through electrode 14 and the second wiring 15.
  • the interposer insulating layer 22 has a plurality of through holes 22A penetrating in the thickness direction.
  • a through electrode 14 is positioned in each through hole 22A.
  • the first semiconductor element 40 is electrically connected to the through electrode 14 of the second conductive portion 20E, but is electrically connected to an electrode located in a hole having a bottom extending from the first surface 20A, for example.
  • the second wiring 15 is embedded in the interposer insulating layer 22 .
  • the second wiring 15 is covered with the interposer insulating layer 22 .
  • the illustrated second wiring 15 is embedded in the interposer insulating layer 22 and partially exposed to the outside of the interposer insulating layer 22 .
  • the second wiring 15 may be connected to the semiconductor elements 40 and 45 at portions of the interposer insulating layer 22 exposed to the outside. Note that the second wiring 15 may be provided on the surface of the interposer insulating layer 22 .
  • the first surface 20A includes the surface on one side in the thickness direction of the interposer insulating layer 22, the surface of the through electrode 14 exposed from the through hole 22A on one side in the thickness direction of the interposer insulating layer 22, and the interposer insulating layer 22. and the surface of the second wiring 15 exposed from the interposer insulating layer 22 on one side in the thickness direction.
  • the second surface 20B includes the surface on the other side in the thickness direction of the interposer insulating layer 22, the surface of the through electrode 14 exposed from the through hole 22A on the other side in the thickness direction of the interposer insulating layer 22, and the interposer insulating layer 22. and the surface of the second wiring 15 exposed from the interposer insulating layer 22 on the other side in the thickness direction.
  • the penetrating portion 21 is formed in the interposer insulating layer 22 .
  • a plurality of through holes 22 ⁇ /b>A are formed in a portion of the interposer insulating layer 22 surrounding the through portion 21 . Therefore, a plurality of through electrodes 14 are positioned around the through portion 21 in the interposer insulating layer 22 .
  • the second wiring 15 is similarly positioned around the penetrating portion 21 in the interposer insulating layer 22 .
  • the through electrode 14 and the second wiring 15 may be electrically connected.
  • the rewiring layer chip 30 includes a first surface 30A and a second surface 30B.
  • the second surface 30B is located opposite the first surface 30A.
  • the first surface 30A of the rewiring layer chip 30 faces the same direction as the first surface 20A of the interposer 20 .
  • the second surface 30B of the rewiring layer chip 30 faces the same direction as the second surface 20B of the interposer 20 .
  • the first surface 20A of the interposer 20 and the first surface 30A of the rewiring layer chip 30 are surfaces on which the first semiconductor element 40 and the second semiconductor element 45 overlap.
  • the first semiconductor element 40 and the second semiconductor element 45 are mounted on the first surface 20A of the interposer 20 and the first surface 30A of the rewiring layer chip 30, respectively.
  • a portion of the first wiring 35 in the first conductive portion 30E described above is located on the first surface 30A.
  • the first wiring 35 connects to the semiconductor elements 40 and 45 at a portion located on the first surface 30A.
  • the support carrier 50 is arranged at a position facing the first semiconductor element 40 and the second semiconductor element 45 with the interposer 20 and the rewiring layer chip 30 interposed therebetween.
  • a support carrier 50 supports the interposer 20 and the rewiring layer chip 30 .
  • a second surface 20B of interposer 20 faces support carrier 50 .
  • the interposer 20 is formed on the support carrier 50 so that the second surface 20B contacts the release layer 51 .
  • the rewiring layer chip 30 is attached to the support carrier 50 by bonding the second surface 30B to the support carrier 50 via the release layer 51 .
  • the support carrier 50 can be peeled off from the interposer 20 and the rewiring layer chip 30 .
  • the support carrier 50 is separated from the interposer 20 and the rewiring layer chip 30 together with the separation layer 51 .
  • the second mold resin layer 60 covers the interposer 20 and the rewiring layer chip 30 and is attached to the interposer 20 and the rewiring layer chip 30 . Specifically, the second mold resin layer 60 is bonded to the first surface 20A of the interposer 20 and the first surface 30A of the rewiring layer chip 30 . Also, the second mold resin layer 60 bonds to the first semiconductor element 40 and the second semiconductor element 45 and holds the first semiconductor element 40 and the second semiconductor element 45 . As a result, even if the support carrier 50 is separated from the interposer 20 and the rewiring layer chip 30, the interposer 20, the rewiring layer chip 30, the first semiconductor element 40 and the second semiconductor element 45 can be integrated. status can be maintained.
  • the interposer 20 includes an interposer insulating layer 22 and a second rewiring layer 24 .
  • the second rewiring layer 24 includes a second conductive portion 20 ⁇ /b>E, and the second conductive portion 20 ⁇ /b>E includes the through electrode 14 and the second wiring 15 .
  • the through electrode 14 and the second wiring 15 have conductivity.
  • interposer 20 may include pads 16 provided on first surface 20A.
  • the interposer 20 may include wiring and an insulating layer provided on the first surface 20A.
  • the interposer insulating layer 22 may be made of insulating resin.
  • the insulating resin forming the interposer insulating layer 22 may be, for example, polyimide, epoxy resin, acrylic resin, or a combination of two or more of these.
  • the interposer insulating layer 22 is made of polyimide.
  • the interposer insulating layer 22 is made of a glass substrate, a quartz substrate, a sapphire substrate, a silicon substrate, a silicon carbide substrate, an alumina (Al2O3) substrate, an aluminum nitride (AlN) substrate, a zirconium oxide (ZrO2) substrate, a lithium niobate substrate, or a niobium substrate.
  • the interposer insulating layer 22 may partially include a substrate made of a conductive material such as an aluminum substrate or a stainless steel substrate.
  • the thickness of the interposer insulating layer 22 is, for example, 0.01 mm or more, may be 0.1 mm or more, or may be 0.2 mm or more.
  • the thickness of the interposer insulating layer 22 is, for example, 2.0 mm or less, may be 1.5 mm or less, or may be 1.0 mm or less.
  • the through-electrode 14 extends from one surface of the interposer insulating layer 22 to the other surface in the thickness direction in the through-hole 22A of the interposer insulating layer 22 .
  • the through electrode 14 may be positioned over the entire area of the through hole 22A. That is, the through electrode 14 may be a so-called filled via that fills the through hole 22A. The through electrode 14 does not have to fill the through hole 22A.
  • the through electrode 14 may include multiple layers.
  • the through electrode 14 may include a first layer located on the side surface of the through hole 22A and a second layer located on the first layer.
  • the second layer may extend to the center of the through hole 22A in plan view.
  • the first layer is formed on the side surface of the through hole 22A by, for example, a physical film forming method such as sputtering or vapor deposition.
  • the thickness of the first layer is, for example, 0.05 ⁇ m or more.
  • the thickness of the first layer is, for example, 1.0 ⁇ m or less.
  • another layer may be provided between the first layer and the side surface of the through hole 22A.
  • metals such as titanium, chromium, nickel and copper, alloys using these metals, or laminates thereof can be used.
  • the second layer may contain copper as a main component.
  • the second layer may contain 80% by weight or more of copper.
  • the second layer may contain a metal such as gold, silver, platinum, rhodium, tin, aluminum, nickel, chromium, or an alloy using these.
  • the second layer is formed on the first layer by electroplating, for example.
  • the second wiring 15 includes a conductive layer.
  • the materials listed for the through electrode 14 can be used.
  • the thickness of the second wiring 15 is, for example, 0.5 ⁇ m or more, and may be 1.0 ⁇ m or more.
  • the thickness of the second wiring 15 is, for example, 10.0 ⁇ m or less, and may be 5.0 ⁇ m or less.
  • the line width of the second wiring 15 is, for example, 5 ⁇ m or more, and may be 10 ⁇ m or more.
  • the line width of the second wiring 15 is, for example, 30 ⁇ m or less, and may be 20 ⁇ m or less.
  • the pad 16 includes a conductive layer.
  • the pads 16 may be positioned on the through electrodes 14 on the first surface 20A side.
  • the materials listed for the through electrode 14 can be used.
  • the thickness of the pad 16 is, for example, 0.5 ⁇ m or more, and may be 1.0 ⁇ m or more.
  • the thickness of the pad 16 is, for example, 10.0 ⁇ m or less, and may be 5.0 ⁇ m or less.
  • FIG. 3 is a cross-sectional view showing an enlarged rewiring layer chip 30.
  • the rewiring layer chip 30 has a rewiring element 31 , a first mold resin layer 32 and an adhesive layer 36 .
  • the rewiring element 31 has an insulating layer 33 having insulating properties and a first rewiring layer 34 embedded in the insulating layer 33 .
  • the rewiring element 31 has an insulating layer 33 having insulating properties and a first rewiring layer 34 covered with the insulating layer 33 .
  • the redistribution layer chip 30 is referred to as a "redistribution layer" chip because it is used for redistribution purposes.
  • the rewiring layer chip 30 may be simply called a rewiring layer chip, and the rewiring element 31 may be simply called a wiring element.
  • the rewiring element 31 includes a first surface 31A and a second surface 31B located on the opposite side of the first surface 31A.
  • the first surface 31A forms a surface on which the first semiconductor element 40 and the second semiconductor element 45 overlap. That is, in the state of FIG. 2, the first surface 31A forms the first surface 30A of the rewiring layer chip 30.
  • the first mold resin layer 32 is attached to the second surface 31B.
  • the adhesive layer 36 is attached to the surface of the first mold resin layer 32 opposite to the surface attached to the second surface 31B of the rewiring element 31 .
  • the adhesive layer 36 forms the second surface 30B of the rewiring layer chip 30 .
  • the rewiring layer chip 30 may include pads 37 provided on the first surface 31A.
  • the first rewiring layer 34 includes a first conductive portion 30E including the first wiring 35 described above.
  • at least a portion of the first wiring 35 in the first conductive portion 30E is located on the first surface 31A of the rewiring element 31 .
  • at least a portion of the first wiring 35 forms the first surface 31A.
  • At least a portion of the first wiring 35 in the first conductive portion 30E located on the first surface 31A is connected to the semiconductor elements 40 and 45. As shown in FIG.
  • the insulating layer 33 may be, for example, polyimide, epoxy resin, acrylic resin, or a combination of two or more of these.
  • the thickness of the insulating layer 33 is, for example, 3 ⁇ m or more, and may be 5 ⁇ m or more.
  • the thickness of the insulating layer 33 is, for example, 20 ⁇ m or less, and may be 10 ⁇ m or less.
  • the thickness of the first wiring 35 is, for example, 0.5 ⁇ m or more, and may be 1 ⁇ m or more.
  • the thickness of the first wiring 35 is, for example, 5 ⁇ m or less, and may be 3 ⁇ m or less.
  • the line width of the first wiring 35 is, for example, 10 ⁇ m or less.
  • the line width of the first wiring 35 may be, for example, 5 ⁇ m or less, 3 ⁇ m or less, or 2 ⁇ m or less.
  • the line width of the first wiring 35 may be smaller than the line width of the second wiring 15 of the interposer 20 .
  • the minimum line width of the first wiring 35 is, for example, 1/2 or less of the minimum line width of the second wiring 15 of the interposer 20, may be 1/5 or less, or may be 1/10 or less.
  • the plurality of first wirings 35 may be provided in a line-and-space pattern. In this case, the line width of the first wiring 35 and the interval (space) between adjacent first wirings 35 may be the same or may be different.
  • the interval between adjacent first wirings 35 may be, for example, 1 ⁇ m or more and 5 ⁇ m or less, 1 ⁇ m or more and 3 ⁇ m or less, or 1 ⁇ m or more and 2 ⁇ m or less.
  • the aspect ratio (thickness/line width) of the first wiring 35 may be, for example, 1 or more and 4 or less, or 1 or more and 2.5 or less.
  • FIG. 4 is a cross-sectional view along line BB of the rewiring layer chip 30 of FIG.
  • the first wiring 35 linearly extends in the second direction D2.
  • the first rewiring layer 34 includes a plurality of first wirings 35, and the plurality of first wirings 35 are formed in a line-and-space pattern extending parallel to each other.
  • Each first wiring 35 has a rectangular cross section in a direction orthogonal to the longitudinal direction, and exposes only one side of the four sides forming the rectangle to the outside of the insulating layer 33 .
  • the surface of the first wiring 35 exposed to the outside of the insulating layer 33 forms a first surface 31A. Note that the formation pattern of the first wiring 35 is not particularly limited.
  • the first redistribution layer 34 may include wiring that is completely embedded in, or covered with, the insulating layer 33 .
  • the first conductive portion 30E in the first rewiring layer 34 may include a through electrode.
  • the first conductive portion 30E in the first rewiring layer 34 may include wiring located on the second surface 31B.
  • the pad 37 includes a conductive layer.
  • the pad 37 may be positioned on the first wiring 35 on the first surface 31A side.
  • the materials listed for the through electrode 14 can be used.
  • the thickness of the pad 37 is, for example, 0.5 ⁇ m or more, and may be 1.0 ⁇ m or more.
  • the thickness of the pad 37 is, for example, 10.0 ⁇ m or less, and may be 5.0 ⁇ m or less.
  • the first mold resin layer 32 contains resin.
  • the resin contained in the first mold resin layer 32 may be, for example, polyimide, epoxy resin, acryl, bismaleimide, polybenzoxazole, or benzocyclobutene, or a combination of two or more thereof.
  • the first mold resin layer 32 is provided to suppress deformation of the rewiring element 31 .
  • the first mold resin layer 32 may have at least one of the following characteristics (1) to (4) in order to suitably suppress deformation of the rewiring element 31 .
  • the thermal expansion coefficient, ie the linear expansion coefficient, of the first mold resin layer 32 is smaller than the thermal expansion coefficient, ie the linear expansion coefficient, of the insulating layer 33 .
  • the Young's modulus of the first mold resin layer 32 is greater than that of the insulating layer 33 .
  • the bending rigidity of the first mold resin layer 32 is greater than the bending rigidity of the insulating layer 33 .
  • the thickness of the first mold resin layer 32 is greater than the thickness of the insulating layer 33 .
  • the coefficient of thermal expansion of the first mold resin layer 32 and the coefficient of thermal expansion of the insulating layer 33 are measured according to JISK7197:2012. That is, in this specification, the coefficient of thermal expansion means the coefficient of linear expansion measured based on JISK7197:2012.
  • the Young's modulus of the first mold resin layer 32 and the Young's modulus of the insulating layer 33 are specified by measuring the mechanical properties of the first mold resin layer 32 and the insulating layer 33 by the nanoindentation method.
  • the flexural rigidity of the first mold resin layer 32 and the flexural rigidity of the insulating layer 33 are obtained by specifying the Young's modulus of the first mold resin layer 32 and the insulating layer 33 by the nanoindentation method described above, and It is calculated by specifying the cross-sectional shape of the insulating layer 33 .
  • the measurement of Young's modulus by the nanoindentation method is performed in the following procedure.
  • the first mold resin layer 32 and the insulating layer 33 are placed in a measuring device "TI950 TriboIndenter" manufactured by BRUKER.
  • the rewiring layer chip 30 is cut out by cutting and installed in the measuring apparatus.
  • the rewiring layer chip 30 before being incorporated is installed in the measuring apparatus.
  • the measurement by the nanoindentation method is started on the side surface of the first mold resin layer 32 or the insulating layer 33 .
  • the indenter is pressed in the surface direction at an arbitrary intermediate position in the thickness direction on the side surface of the first mold resin layer 32 or the insulating layer 33 until it reaches a depth of 100 nm over 10 seconds. After being held for 5 seconds, it is unloaded to an indentation depth of 0 nm over 10 seconds. This pressing is performed separately for the first mold resin layer 32 and the insulating layer 33 . Thereby, the Young's modulus of the object to be measured is calculated.
  • a diamond indenter (Berkovich indenter TI-0039) having a facing angle of 142.3° is used.
  • the thermal expansion coefficient (linear expansion coefficient) of the first mold resin layer 32 may be 2 ppm/°C or more and 12 ppm/°C or less, or 5 ppm/°C or more and 9 ppm/°C or less. As described above, the coefficient of linear expansion of the first mold resin layer 32 may be smaller than the coefficient of linear expansion of the insulating layer 33 from the viewpoint of suppressing deformation of the rewiring element 31 . Also, as described above, the insulating layer 33 may be made of, for example, polyimide, epoxy resin, acrylic resin, or a combination of two or more of these.
  • the resin contained in the first mold resin layer 32 may be, for example, polyimide, epoxy resin, acryl, bismaleimide, polybenzoxazole, or benzocyclobutene, or a combination of two or more thereof.
  • polyimide polyimide
  • epoxy resin acryl, bismaleimide
  • polybenzoxazole polybenzoxazole
  • benzocyclobutene or a combination of two or more thereof.
  • the relation of linear expansion coefficient of polyimide>linear expansion coefficient of acrylic>linear expansion coefficient of epoxy usually holds. Therefore, when the coefficient of linear expansion of the first mold resin layer 32 is made smaller than the coefficient of linear expansion of the insulating layer 33, for example, when the first mold resin layer 32 contains polyimide, the insulating layer 33 may also contain polyimide. good.
  • the molecular weight of the polyimide contained in the first mold resin layer 32 is increased. may As the molecular weight increases, the movement of molecules tends to be restricted and the coefficient of linear expansion tends to decrease.
  • the first mold resin layer 32 and the insulating layer 33 contain the same resin and the linear expansion coefficient of the first mold resin layer 32 is made smaller than the linear expansion coefficient of the insulating layer 33, the first mold resin layer The molecular weight of the resin contained in the insulating layer 33 may be increased.
  • the adhesion strength between the first mold resin layer 32 and the insulating layer 33 can be improved.
  • the Young's modulus of the first mold resin layer 32 may be 12 GPa or more and 30 GPa or less, or 18 GPa or more and 22 GPa or less. As described above, the Young's modulus of the first mold resin layer 32 may be greater than the Young's modulus of the insulating layer 33 from the viewpoint of suppressing deformation of the rewiring element 31 .
  • the relationship of Young's modulus of polyimide>Young's modulus of acrylic>Young's modulus of epoxy usually holds. Therefore, when the coefficient of linear expansion of the first mold resin layer 32 is made smaller than the coefficient of linear expansion of the insulating layer 33, for example, when the first mold resin layer 32 contains polyimide, the insulating layer 33 may also contain polyimide.
  • the molecular weight of the polyimide contained in the first mold resin layer 32 may be increased. good.
  • the thickness of the first mold resin layer 32 is made larger than that of the insulating layer 33, thereby The bending rigidity of the one mold resin layer 32 can be made larger than the bending rigidity of the insulating layer 33 .
  • the first mold resin layer 32 may contain filler dispersed in resin such as epoxy resin.
  • the filler may be, for example, a particulate body made of silica, alumina, or the like.
  • the filler may be a granular body made of silicon oxide or silicon nitride. Silicon oxide and silicon nitride may contain fluorine or nitrogen.
  • the filler may be a particulate body made of carbon black.
  • the thermal conductivity of the filler is higher than the thermal conductivity of the resin in which the filler is dispersed, from the viewpoint of improving heat dissipation.
  • the filler may be made of an inorganic material. Also, the color of the filler may be black. When the first mold resin layer 32 is black due to the inclusion of the black filler, for example, it is possible to suppress the transmission of light through the rewiring layer chip.
  • the thickness of the first mold resin layer 32 is, for example, 5 ⁇ m or more, and may be 10 ⁇ m or more.
  • the thickness of the first mold resin layer 32 is, for example, 50 ⁇ m or less, and may be 20 ⁇ m or less.
  • through holes for providing through electrodes may be formed in the first mold resin layer 32 .
  • the rewiring layer chip 30 is attached to the support carrier 50 with the first mold resin layer 32 in contact with the support carrier 50 .
  • the adhesive layer 36 is bonded to the release layer 51 while the first mold resin layer 32 is in contact with the support carrier 50 via the adhesive layer 36 and the release layer 51 .
  • the wiring layer chip 30 is thereby attached to the support carrier 50 .
  • the adhesive layer 36 has heat-sensitive adhesive properties, photo-sensitive adhesive properties, or pressure-sensitive adhesive properties.
  • the adhesive layer 36 may be formed of thermoplastic polyimide as a material having heat-sensitive adhesive properties. Note that if the first mold resin layer 32 and the support carrier 50 are bonded together, the adhesive layer 36 may be omitted.
  • NCF Non Conductive Film
  • NCP Non Conductive Paste
  • the thickness of the adhesive layer 36 is, for example, 5 ⁇ m or more, and may be 10 ⁇ m or more.
  • the thickness of the adhesive layer 36 is, for example, 100 ⁇ m or less, and may be 30 ⁇ m or less.
  • FIG. 5 is a cross-sectional view of the rewiring layer chip 30 before being incorporated as part of the semiconductor package 1.
  • a chip carrier 38 may be attached to the first surface 31A via a release layer 39 .
  • the first wirings 35 positioned on the first surface 31 ⁇ /b>A are covered and protected by the chip carrier 38 .
  • the chip carrier 38 is, for example, a glass substrate, a quartz substrate, a sapphire substrate, a resin substrate, a silicon substrate, a silicon carbide substrate, an alumina (Al2O3) substrate, an aluminum nitride (AlN) substrate, a zirconium oxide (ZrO2) substrate, or a lithium niobate substrate. , a tantalum niobate substrate, and the like.
  • the resin substrate may contain an organic material.
  • the resin substrate may contain epoxy resin, polyethylene, polypropylene, or the like.
  • the release layer 39 is bonded to the first surface 31A of the rewiring element 31 and bonded to the chip carrier 38 .
  • the peeling layer 39 can be peeled off from a part of the first wiring 35 forming the first surface 31A and the insulating layer 33, and may be peeled off by heating, for example.
  • the release layer 39 may contain a thermoplastic resin.
  • the peeling layer may be a polyimide resin type peeling layer that can be peeled off with a laser beam of about 355 nm.
  • the chip carrier 38 is also stripped.
  • the thickness of the chip carrier 38 is, for example, 700 ⁇ m or more, and may be 1000 ⁇ m or more.
  • the thickness of the chip carrier 38 is, for example, 2000 ⁇ m or less, and may be 1200 ⁇ m or less.
  • the thickness of the release layer 39 is, for example, 0.3 ⁇ m or more, and may be 1 ⁇ m or more.
  • the thickness of the release layer 39 is, for example, 30 ⁇ m or less, and may be 100 ⁇ m or less.
  • the rewiring layer chip 30 When the rewiring layer chip 30 is incorporated as part of the semiconductor package 1, the chip carrier 38 and the peeling layer 39 are removed from the rewiring layer chip 30' before incorporation. Then, the rewiring layer chip 30 is attached to the support carrier 50 by being bonded to the release layer 51 via the adhesive layer 36 . If the adhesive layer 36 has, for example, heat-sensitive adhesive properties, the rewiring layer chip 30 is arranged with the adhesive layer 36 in contact with the release layer 51 . Thereafter, the adhesive layer 36 and the release layer 51 may be bonded together by heating the adhesive layer 36 .
  • the first semiconductor element 40 includes a transistor made of a semiconductor such as silicon.
  • the first semiconductor element 40 is, for example, a CPU, GPU, FPGA, sensor, memory, or the like.
  • the first semiconductor element 40 may be a chiplet in which semiconductor elements such as a CPU, GPU, FPGA, sensor, memory, etc. are divided for each function.
  • the first semiconductor device 40 may include a plurality of stacked substrates.
  • the first semiconductor element 40 is electrically connected to the interposer 20 through the pads 16.
  • a bump may be provided between the pad 16 of the interposer 20 and the first semiconductor element 40 .
  • the first semiconductor element 40 is electrically connected to the first wiring 35 in the first conductive portion 30 ⁇ /b>E of the rewiring layer chip 30 via the pad 37 .
  • a bump may be provided between the pad 37 of the rewiring layer chip 30 and the first semiconductor element 40 .
  • the second semiconductor element 45 includes a transistor made of a semiconductor such as silicon.
  • the second semiconductor element 45 is, for example, a CPU, GPU, FPGA, sensor, memory, or the like.
  • the second semiconductor element 45 may be a chiplet in which semiconductor elements such as a CPU, GPU, FPGA, sensor, and memory are divided for each function.
  • the second semiconductor element 45 may include multiple substrates stacked together.
  • the shape, function, performance, etc. of the second semiconductor element 45 may be the same as or different from the shape, function, performance, etc. of the first semiconductor element 40 .
  • the second semiconductor element 45 is electrically connected to the interposer 20 through the pad 16.
  • a bump may be provided between the pad 16 of the interposer 20 and the second semiconductor element 45 .
  • the second semiconductor element 45 is electrically connected to the first wiring 35 of the rewiring layer chip 30 via the pad 37 .
  • a bump may be provided between the pad 37 of the rewiring layer chip 30 and the second semiconductor element 45 .
  • the support carrier 50 supports the interposer 20 and the rewiring layer chip 30 .
  • the support carrier 50 can be peeled off from the interposer 20 and the rewiring layer chip 30 .
  • the release layer 51 is also peeled off.
  • the through electrodes 14 and the second wirings 15 are exposed to the outside. Thereby, the through electrode 14 and the second wiring 15 can be electrically connected to, for example, another semiconductor package or wiring board.
  • the support carrier 50 has a size that encompasses the entire combination of the interposer 20 and the rewiring layer chip 30 .
  • the shape of the support carrier 50 may be rectangular, for example. In the illustrated example, the support carrier 50 supports one combination of the interposer 20 and the rewiring layer chip 30 , but may support a plurality of combinations of the interposer 20 and the rewiring layer chip 30 .
  • the semiconductor package 1 is formed by cutting out from a support carrier substrate 50P (see FIG. 16A) which supports multiple combinations of the interposer 20 and the rewiring layer chip 30, which will be described later.
  • the support carrier 50 is a part of the support carrier substrate 50P cut out from the support carrier substrate 50P.
  • the corresponding interposer 20 , rewiring layer chip 30 , semiconductor elements 40 and 45 , and second mold resin layer 60 are mounted on the cut support carrier 50 .
  • the support carrier 50 is, for example, a glass substrate, a quartz substrate, a sapphire substrate, a resin substrate, a silicon substrate, a silicon carbide substrate, an alumina (Al2O3) substrate, an aluminum nitride (AlN) substrate, a zirconium oxide (ZrO2) substrate, or a lithium niobate substrate. , a tantalum niobate substrate, and the like.
  • the resin substrate may contain an organic material.
  • the resin substrate may contain epoxy resin, polyethylene, polypropylene, or the like.
  • the thickness of the support carrier 50 is, for example, 100 ⁇ m or more, may be 200 ⁇ m or more, or may be 500 ⁇ m or more.
  • the thickness of the support carrier 50 is, for example, 2 mm or less, may be 1.5 mm or less, or may be 1 mm or less.
  • the release layer 51 is bonded to the second surface 20B of the interposer 20 and the second surface 30B of the rewiring layer chip 30 and bonded to the support carrier 50 .
  • the peeling layer 51 can be peeled off from the second surface 20B of the interposer 20 and the second surface 30B of the rewiring layer chip 30, and may be peeled off by heating, for example.
  • the release layer 51 may contain a thermoplastic resin.
  • the thickness of the release layer 51 is, for example, 0.3 ⁇ m or more, and may be 1 ⁇ m or more.
  • the thickness of the release layer 51 is, for example, 30 ⁇ m or less, and may be 50 ⁇ m or less.
  • the second mold resin layer 60 contains a resin, and the resin contained in the second mold resin layer 60 is, for example, one of polyimide, epoxy resin, acrylic, bismaleimide, polybenzoxazole, and benzocyclobutene, or A combination of two or more of these may also be used.
  • the second mold resin layer 60 may contain a thermosetting resin.
  • the resin contained in the second mold resin layer 60 may be a thermosetting epoxy resin.
  • the second mold resin layer 60 covers the interposer 20 , the rewiring layer chip 30 , the first semiconductor element 40 and the second semiconductor element 45 .
  • the second mold resin layer 60 is bonded to the interposer 20 , the rewiring layer chip 30 , the first semiconductor element 40 and the second semiconductor element 45 .
  • the second mold resin layer 60 holds the first semiconductor element 40 and the second semiconductor element 45 attached to the interposer 20 and the rewiring layer chip 30 .
  • the second mold resin layer 60 may entirely cover the first semiconductor element 40 and the second semiconductor element 45 as shown in FIG.
  • the second mold resin layer 60 may cover the first semiconductor element 40 and the second semiconductor element 45 while partially exposing them.
  • the second mold resin layer 60 may fill the gap between the through portion 21 and the rewiring layer chip 30 in the interposer 20 . Then, the second mold resin layer 60 may be bonded to the through portion 21 and the side surface of the rewiring layer chip 30 .
  • the thickness of the second mold resin layer 60 is, for example, 30 ⁇ m or more, and may be 100 ⁇ m or more.
  • the thickness of the second mold resin layer 60 is, for example, 300 ⁇ m or less, and may be 600 ⁇ m or less.
  • the thickness of the second mold resin layer 60 is the distance from the surface in contact with the interposer 20 to the opposite surface.
  • the manufacturing procedure of the rewiring layer chip intermediate 300 that serves as the base material of the rewiring layer chip 30 will be described.
  • the manufacturing procedure of the rewiring layer chip 30 manufactured from the rewiring layer chip intermediate 300 will be described.
  • the manufacturing procedure of the semiconductor package 1 manufactured using the rewiring layer chip 30 will be described.
  • a chip carrier substrate 38M is prepared as shown in FIG.
  • a release layer 39M is formed on the chip carrier substrate 38M.
  • the rewiring layer chip 30 is one of a plurality of chips cut out from the rewiring layer chip intermediate 300 .
  • the peeling layer 39M corresponds to a portion including the peeling layer 39 before being cut out as a component of the rewiring layer chip 30 .
  • the chip carrier substrate 38M may be, for example, a glass substrate or a silicon substrate (wafer).
  • the shape of the chip carrier substrate 38M may be circular like a wafer.
  • the diameter of the chip carrier substrate 38M is, for example, 100 mm or more, may be 150 mm or more, or may be 200 mm or more.
  • the diameter of the chip carrier substrate 38M is, for example, 400 mm or less, may be 350 mm or less, or may be 300 mm or less.
  • the size is smaller than when the first rewiring layer 34 is formed as described later on a support carrier substrate 50P, which is described later and is larger than the chip carrier substrate 38M.
  • a fine wiring can be formed by using the exposure apparatus of .
  • the release layer 39M may contain, for example, a thermoplastic resin.
  • the release layer 39M may be formed, for example, by bonding a thermoplastic resin film to the chip carrier substrate 38M.
  • a plurality of first rewiring layers 34 are formed on the separation layer 39M.
  • a first rewiring layer 34 is formed on a circular chip carrier substrate 38M.
  • a plurality of first rewiring layers 34 shown in FIGS. 7A and 7B include wirings forming a plurality of rewiring layer chips 30 .
  • Such a plurality of first rewiring layers 34 are also referred to as a rewiring layer group 34M.
  • the rewiring layer group 34M may be formed by photolithography. In this case, for example, a conductive layer made of copper or the like is first provided on the chip carrier substrate 38M.
  • a photosensitive resist film is then provided on the conductive layer. Then, the resist film is exposed with a desired pattern corresponding to the first rewiring layer 34 by an exposure device. The resist film is then removed. After that, the conductive layer is etched to form the rewiring layer group 34M.
  • the rewiring layer group 34M is covered with an insulating layer 33M.
  • the insulating layer 33 ⁇ /b>M corresponds to a portion including the insulating layer 33 before being cut out as a component of the rewiring layer chip 30 .
  • the insulating layer 33M may be formed by curing a material made of, for example, polyimide, epoxy resin, acrylic resin, or a combination of two or more of these.
  • the insulating layer 33M covers the surfaces of the rewiring layer group 34M other than the surface in contact with the separation layer 39M so that the rewiring layer group 34M is not exposed.
  • a rewiring element portion 31M is formed by the rewiring layer group 34M and the insulating layer 33M.
  • the rewiring element portion 31 ⁇ /b>M corresponds to a portion including the rewiring element 31 before being cut out as a component of the rewiring layer chip 30 .
  • the insulating layer 33M is covered with the first mold resin layer portion 32M.
  • the first mold resin layer portion 32 ⁇ /b>M corresponds to a portion including the first mold resin layer 32 before being cut out as a constituent portion of the rewiring layer chip 30 .
  • the first mold resin layer portion 32M is made of, for example, one of polyimide, epoxy resin, acrylic, bismaleimide, polybenzoxazole, and benzocyclobutene, or a combination of two or more of these. It may be formed by curing.
  • the first mold resin layer portion 32M is covered with an adhesive layer 36M.
  • the adhesive layer 36 ⁇ /b>M corresponds to a portion including the adhesive layer 36 before being cut out as a constituent part of the rewiring layer chip 30 .
  • the adhesive layer 36M may be formed of thermoplastic polyimide having heat-sensitive adhesive properties.
  • the rewiring layer chip intermediate 300 is manufactured by the above procedure.
  • the rewiring layer chip intermediate 300 includes a rewiring element portion 31M, a first mold resin layer portion 32M containing resin, and a chip carrier substrate 38M.
  • the rewiring element portion 31M has an insulating layer 33M having insulating properties and a plurality of first rewiring layers 34 embedded in, in other words, covered with, the insulating layer 33M, and has a first surface (lower surface in FIG. 9A). and a second surface (upper surface in FIG. 9A) located opposite the first surface.
  • Each first redistribution layer 34 includes a first conductive portion 30E including a first wire 35 at least partially located on the first surface.
  • the first mold resin layer portion 32M is attached to the second surface of the rewiring element portion 31M.
  • the chip carrier substrate 38M is in contact with the first surface of the rewiring element portion 31M via a release layer 39M, and supports the rewiring element portion 31M and the first mold resin layer portion 32M.
  • the rewiring layer chip intermediate 300 includes an adhesive layer 36M attached to the first mold resin layer portion 32M, and a release layer 39M provided between the rewiring element portion 31M and the chip carrier substrate 38M. I have more.
  • the rewiring layer chip intermediate 300 is cut into a plurality of pieces as shown in FIGS. 10A and 10B.
  • a plurality of rewiring layer chips 30 are cut out from the rewiring layer chip intermediate 300 .
  • the rewiring layer chip 30 is manufactured.
  • 10A and 10B strictly show the pre-integration redistribution layer chip 30'.
  • FIG. 11 shows the rewiring layer chip 30 with the chip carrier 38 and the peeling layer 39 removed.
  • the redistribution layer chip 30 is incorporated as part of the semiconductor package 1 after the chip carrier 38 and release layer 39 are removed.
  • the laminate including the rewiring element portion 31M and the first mold resin layer portion 32M may be cut into a plurality of pieces. good.
  • a support carrier substrate 50P is prepared.
  • the area of the support carrier substrate 50P is, for example, 0.5 m 2 or more, may be 1.0 m 2 or more, may be 2.0 m 2 or more, or may be 3.0 m 2 or more.
  • a release layer 51M is formed on the support carrier substrate 50P.
  • the release layer 51M corresponds to a portion including the release layer 51 before being cut out as a component of the semiconductor package 1 .
  • an interposer layer 20M is formed on the support carrier substrate 50P.
  • the interposer layer 20 ⁇ /b>M corresponds to a portion including a plurality of interposers 20 before being cut out as a component of the semiconductor package 1 .
  • the interposer layer 20M includes a plurality of penetrating portions 21.
  • a plurality of rewiring layer chips 30 are prepared.
  • a rewiring layer chip 30 is arranged in each of the plurality of penetrating portions 21 . Specifically, as shown in FIGS. 13A and 13B, each rewiring layer chip 30 is arranged adjacent to the corresponding interposer 20 among the plurality of interposers 20 included in the interposer layer 20M. A layer chip 30 is attached to the support carrier substrate 50P. The rewiring layer chip 30 is attached to the support carrier substrate 50P by being bonded to the release layer 51M via the adhesive layer 36. As shown in FIG. If the adhesive layer 36 has, for example, heat-sensitive adhesive properties, the rewiring layer chip 30 is arranged with the adhesive layer 36 in contact with the release layer 51M. Then, the adhesive layer 36 and the release layer 51M may be bonded by heating the adhesive layer 36, for example.
  • the semiconductor package intermediate 1M shown in FIGS. 13A and 13B is manufactured.
  • the semiconductor package intermediate 1 ⁇ /b>M includes an interposer 20 , a rewiring layer chip 30 adjacent to the interposer 20 , and a support carrier substrate 50 ⁇ /b>P that supports the interposer 20 and the rewiring layer chip 30 .
  • the semiconductor package intermediate 1M includes an interposer layer 20M including a plurality of interposers 20, a plurality of rewiring layer chips 30 adjacent to the plurality of interposers 20, and a plurality of interposers 20 and the rewiring layer chips 30. and a support carrier substrate 50P that supports the .
  • pads 16 are provided on the first surface 20A of the interposer 20 as shown in FIG.
  • the pads 16 are electrically connected to the through electrodes 14 .
  • a pad 37 is formed on the first surface 31A formed by part of the first wiring 35 of the rewiring layer chip 30 .
  • Pad 37 is electrically connected to first wiring 35 .
  • the first semiconductor element 40 and the second semiconductor element 45 are mounted so as to overlap the interposer 20 and the rewiring layer chip 30 as shown in FIGS. 15A and 15B.
  • a plurality of combinations of the first semiconductor elements 40 and the second semiconductor elements 45 are arranged so as to overlap the corresponding interposers 20 and rewiring layer chips 30 .
  • the first semiconductor element 40 is electrically connected to the through electrodes 14 of the interposer 20 via the pads 16 .
  • the first semiconductor element 40 is electrically connected to the first wiring 35 of the rewiring layer chip 30 via the pad 37 .
  • the second semiconductor element 45 is electrically connected to the through electrodes 14 of the interposer 20 via the pads 16 .
  • the second semiconductor element 45 is electrically connected to the first wiring 35 of the rewiring layer chip 30 via the pad 37 .
  • a second mold resin layer portion 60M is provided as shown in FIG. 16A.
  • the second mold resin layer portion 60 ⁇ /b>M corresponds to a portion including the second mold resin layer 60 before being cut out as a constituent portion of the rewiring layer chip 30 .
  • a semiconductor package block including a plurality of semiconductor packages 1 is formed.
  • semiconductor packages 1 are cut out from the block.
  • the second mold resin layer portion 60 ⁇ /b>M is bonded to the first surfaces 20 ⁇ /b>A of the interposers 20 and the first surfaces 30 ⁇ /b>A of the rewiring layer chips 30 .
  • the second mold resin layer portion 60M is bonded to the plurality of first semiconductor elements 40 and the second semiconductor elements 45 and holds the plurality of first semiconductor elements 40 and the second semiconductor elements 45. As shown in FIG. As a result, even if the support carrier 50 is separated from the interposer 20 and the rewiring layer chip 30 after the semiconductor package 1 is cut out from the block, the interposer 20 and the rewiring layer 30 are separated by the second mold resin layer 60 . The integrated state of the chip 30, the first semiconductor element 40 and the second semiconductor element 45 is maintained.
  • the second mold resin layer portion 60M may be formed by curing a softened material.
  • the second mold resin layer portion 60M may be formed by curing a liquid material.
  • the semiconductor package 1 described above includes an interposer 20 , a rewiring layer chip 30 adjacent to the interposer 20 , and semiconductor elements 40 and 45 overlapping the interposer 20 and the rewiring layer chip 30 .
  • the rewiring layer chip 30 is located on the opposite side of the rewiring element 31 including the first surface 31A on which the semiconductor elements 40 and 45 overlap, and the surface of the rewiring element 31 on which the semiconductor elements 40 and 45 overlap. and a first mold resin layer 32 that is attached to the second surface 31B, which is a surface, and contains resin.
  • the rewiring element 31 includes an insulating layer 33 having insulating properties and a first rewiring layer 34 covered with the insulating layer 33 .
  • the first rewiring layer 34 includes a first conductive portion 30E including a first wiring 35 at least partially located on the first surface 31A on which the semiconductor elements 40 and 45 of the rewiring element 31 overlap.
  • the interposer 20 includes a second conductive portion 20E including the through electrode 14 positioned on the surface of the interposer 20 on which the semiconductor elements 40 and 45 overlap. The semiconductor elements 40 and 45 are electrically connected to the first conductive portion 30E and the second conductive portion 20E.
  • the interposer 20 and the rewiring layer chip 30 are manufactured separately. Then, the semiconductor package 1 is manufactured by integrating the interposer 20 and the rewiring layer chip 30 .
  • the rewiring layer chip 30 is manufactured in a place different from the support carrier substrate 50P or the support carrier 50, the rewiring layer chip 30 can be manufactured, for example, by existing small-sized equipment. Therefore, it is possible to efficiently provide the large-sized semiconductor package 1 at low cost.
  • the semiconductor package 1 is manufactured by integrating the interposer 20 and the rewiring layer chip 30 .
  • the rewiring layer chip 30 has the rewiring element 31 and the first mold resin layer 32 .
  • the first mold resin layer 32 has a function of suppressing deformation of the rewiring element 31 .
  • the insulating layer 33 and the first rewiring layer 34 have different coefficients of thermal expansion, so the rewiring elements 31 tend to warp.
  • the first mold resin layer 32 functions to reinforce the insulating layer 33 and suppress warping of the rewiring element 31 .
  • the portion where the interposer 20 and the rewiring layer chip are connected can be made flat, so that the entire semiconductor package 1 can be formed flat. Thereby, a large semiconductor package 1 can be formed in the planar direction.
  • the large semiconductor package 1 can be provided at low cost. Also, deformation in the semiconductor package 1 can be suppressed.
  • FIG. 17 is a diagram showing a modified example of the rewiring layer chip 30. As shown in FIG. A rewiring layer chip 30 according to the modification shown in FIG. The through electrode 32E is electrically connected to the first rewiring layer 34 .
  • part of the first rewiring layer 34 in the rewiring element 31 is located on the first surface 31A and the second surface 31B of the rewiring element 31.
  • a portion composed of a portion of the first wiring 35 located on the first surface 31A and a conductive portion 34E extending from the portion of the first wiring 35 through the insulating layer 33 to the second surface 31B. are located on the first surface 31A and the second surface 31B of the rewiring element 31 .
  • a through electrode 32E is connected to the conductive portion 34E.
  • the first wiring 35 is formed on the separation layer 39 ( 39 ⁇ /b>M) and then the first wiring 35 is covered with the insulating layer 33 . After that, a hole is formed in the insulating layer 33 so that a portion of the first wiring 35 opens toward the second surface 31B, and the conductive portion 34E is provided in the hole.
  • the conductive portion 34E may be formed by an electrolytic plating method.
  • FIG. 18 is a diagram showing a modified example of the semiconductor package 1 of FIG. In the semiconductor package 1 according to the modification shown in FIG. 18, no gap is formed between the rewiring layer chip 30 arranged in the through portion 21 of the interposer 20 and the interposer 20 .
  • the space between the rewiring layer chip 30 and the interposer 20 may be filled with the same material as the insulating layer 33 , or may be filled with the second mold resin layer 60 .
  • FIG. 19 is a diagram showing a semiconductor package 1' according to one modification.
  • FIG. 20 is a cross-sectional view of the semiconductor package 1' of FIG. 19 taken along line CC.
  • the semiconductor package 1' includes an interposer 20, a rewiring layer chip 30, two first semiconductor elements 40, two second semiconductor elements 45, one third semiconductor element 48, a support carrier 50 and a second mold resin.
  • a layer 60 is provided.
  • the interposer 20 has one penetrating portion 21 that is a hole penetrating in the thickness direction.
  • the rewiring layer chip 30 is arranged in the penetrating portion 21 .
  • One of the two first semiconductor elements 40 overlaps the interposer 20 and the rewiring layer chip 30 in plan view, in other words, when viewed in the third direction D3.
  • the other of the two first semiconductor elements 40 overlaps the interposer 20 and the rewiring layer chip 30 at a position different from the above one when seen in a plan view, in other words, when viewed in the third direction D3.
  • the first semiconductor element 40 is electrically connected to both the interposer 20 and the rewiring layer chip 30 .
  • one or a plurality of through electrodes 14 among the plurality of through electrodes 14 in the interposer 20 are electrically connected to each of the two first semiconductor elements 40 .
  • the rewiring layer chip 30 includes a first conductive portion 30E including first wirings 35 electrically connected to each of the first semiconductor elements 40 .
  • One of the two second semiconductor elements 45 overlaps the interposer 20 and the rewiring layer chip 30 in plan view, in other words, when viewed in the third direction D3.
  • the other of the two second semiconductor elements 45 overlaps the interposer 20 and the rewiring layer chip 30 at a position different from the above one when seen in a plan view, in other words, when viewed in the third direction D3.
  • the second semiconductor element 45 is electrically connected to both the interposer 20 and the rewiring layer chip 30 .
  • one or a plurality of through electrodes 14 among the plurality of through electrodes 14 in the second conductive portion 20 ⁇ /b>E of the interposer 20 are electrically connected to each of the two second semiconductor elements 45 .
  • the redistribution layer chip 30 includes first wirings 35 electrically connected to each of the second semiconductor elements 45 .
  • the third semiconductor element 48 overlaps the rewiring layer chip 30 in plan view, in other words, when viewed in the third direction D3.
  • the third semiconductor element 48 is electrically connected to the first wiring 35 of the rewiring layer chip 30 .
  • the third semiconductor element 48 is electrically connected to the first wiring 35 electrically connected to the first semiconductor element 40 .
  • the third semiconductor element 48 is electrically connected to the first wiring 35 electrically connected to the second semiconductor element 45 .
  • the first semiconductor element 40, the third semiconductor element 48 and the second semiconductor element 45 are electrically connected to each other.
  • FIG. 21 is a diagram showing a semiconductor package 1'' according to a modified example.
  • FIG. 22 is a cross-sectional view of the semiconductor package 1'' of FIG. 21 taken along line DD.
  • the semiconductor package 1'' includes an interposer 20, four rewiring layer chips 30, two first semiconductor devices 40, two second semiconductor devices 45, one third semiconductor device 48, a support carrier 50 and a third semiconductor device 48. It has two mold resin layers 60 .
  • the interposer 20 has four penetrating portions 21 formed of holes penetrating in the thickness direction.
  • the four rewiring layer chips 30 are arranged in separate through portions 21 .
  • a plurality of rewiring layer chips 30 may be incorporated into one interposer 20 as in the modifications shown in FIGS.
  • FIG. 23 is a diagram showing a semiconductor package 1''' according to a modified example.
  • the semiconductor package 1''' differs from the semiconductor package 1 shown in FIG. do.
  • the second insulating layer 70 may be, for example, polyimide, epoxy resin, acrylic resin, or a combination of two or more of these.
  • pads 16 and 37 are embedded in second insulating layer 70 .
  • FIG. 24 is a diagram showing a semiconductor package intermediate 1M' according to a modified example.
  • the semiconductor package intermediate 1M' includes an interposer 20, a rewiring layer chip 30 adjacent to the interposer 20, and a support carrier substrate 50P that supports the interposer 20 and the rewiring layer chip 30. Note that FIG. 24 shows only a part of the semiconductor package intermediate 1M'.
  • the semiconductor package intermediate 1M' supports an interposer layer 20M including a plurality of interposers 20, a plurality of rewiring layer chips 30 adjacent to the plurality of interposers 20, and a plurality of interposers 20 and the rewiring layer chips 30. and a support carrier substrate 50P.
  • the first surface 20A of the interposer 20 is covered with the third insulating layer 80.
  • a pad 16 is provided on the third insulating layer 80 .
  • the pads 16 protrude with respect to the first surface 20A.
  • the pad 16 is electrically connected to the through electrode 14 of the interposer 20 exposed from the first surface 20A via the connection conductive portion 16a penetrating the third insulating layer 80.
  • the insulating layer 33 in the rewiring element 31 of the rewiring layer chip 30 embeds the first wiring 35, and the insulating layer 33 is provided with a connecting conductive portion 37a electrically connected to a part of the first wiring 35.
  • Pads 37 are provided on the rewiring layer chip 30 .
  • the pads 37 protrude from the first surface 30A of the rewiring layer chip 30 .
  • the pad 37 is electrically connected to the first wiring 35 via the connection conductive portion 37a.
  • the semiconductor package intermediate 1M' integrally includes the pads 16 and 37, the pad 16 is held by the third insulating layer 80, and the pad 37 is held by the insulating layer 33.
  • the first semiconductor element 40 and the second semiconductor element 45 are covered with the third insulating layer 80. and the insulating layer 33 to overlap the interposer 20 and the rewiring layer chip 30 .
  • the third insulating layer 80 may be, for example, polyimide, epoxy resin, acrylic resin, or a combination of two or more of these.
  • bumps may be formed instead of the pads 16 and 37 in the semiconductor package intermediate 1M'.
  • FIG. 25 is a diagram explaining an example of a method for manufacturing the semiconductor package intermediate 1M'.
  • a support carrier substrate 50P having an interposer layer 20M formed thereon is prepared.
  • the interposer layer 20 ⁇ /b>M corresponds to a portion including a plurality of interposers 20 before being cut out as a component of the semiconductor package 1 .
  • the interposer layer 20M includes a plurality of penetrating portions 21. As shown in FIG.
  • a plurality of rewiring layer chips 30 are prepared.
  • the connection conductive part 37 a is integrated with the rewiring element 31 in a state of being exposed from the insulating layer 33 .
  • the rewiring layer chip 30 is arranged in each of the plurality of through portions 21, and the rewiring layer chip 30 is attached to the support carrier substrate 50P.
  • the rewiring layer chip 30 is attached to the support carrier substrate 50P by being bonded to the release layer 51M via the adhesive layer 36. As shown in FIG.
  • a forming material 80M for forming the third insulating layer 80 is provided on the interposer 20 and the rewiring layer chip 30. Then, as shown in FIG.
  • the forming material 80M covers the first surface 20A of the interposer 20 and also covers the rewiring layer chip 30 .
  • the forming material 80M is, for example, a film, and may be provided in a state of being in close contact with the interposer 20 and the rewiring layer chip 30 by vacuum lamination. In the illustrated example, the space between the interposer 20 and the rewiring layer chip 30 is partially filled with the forming material 80M.
  • the forming material 80M is a photosensitive material, and the portions other than the non-exposed portion NE shown in FIG. 25(C) are exposed. This exposure cures a portion of the forming material 80M, leaving the non-exposed portion NE uncured. After that, the non-exposed portion NE is removed to form the third insulating layer 80 provided with the through holes. Also, the rewiring layer chip 30 is exposed to the outside. Then, plating is grown in the through holes in the third insulating layer 80 by, for example, electroplating.
  • the plating grows sufficiently in the through-holes in the third insulating layer 80, so that the connection conductive portions 16a are formed as shown in FIG. 25(D).
  • the pads 16 and 37 are formed by growing plating from the connecting conductive portions 16a and 37a.
  • a semiconductor package intermediate 1M' is obtained.
  • the bumps may be formed by plating or by printing.
  • 26A and 26B are diagrams illustrating a method of manufacturing the rewiring layer chip 30 that constitutes the semiconductor package intermediate 10M'.
  • a pre-process chip carrier substrate 38M' is prepared.
  • a pre-process release layer 39M' is formed on the pre-process chip carrier substrate 38M'.
  • a plurality of first rewiring layers 34 are formed on the pre-process separation layer 39M'.
  • the plurality of first rewiring layers 34 includes wiring that constitutes the plurality of rewiring layer chips 30 .
  • the pre-process insulating layer 33M1 is a photosensitive material.
  • the pre-process insulating layer 33M1 may be formed by curing a material made of, for example, polyimide, epoxy resin, acrylic resin, or a combination of two or more of these.
  • the pre-process insulating layer 33M1 is exposed except for the non-exposed portion NE shown in FIG. 26A(C). Then, the non-exposed portion NE is removed, and the unremoved portion of the pre-process insulating layer 33M1 is cured. As a result, a hole that exposes a portion of the wiring in the first rewiring layer 34 is formed. Then, a connection conductive portion 37a is formed as shown in FIG. 26A(D) by growing plating, for example, by electroplating, in the hole formed in the pre-process insulating layer 33M1.
  • the pre-process chip carrier substrate 38M' and the pre-process release layer 39M' are separated from the pre-process insulating layer 33M1 on which the first rewiring layer 34 and the connection conductive portion 37a are formed. be done.
  • a chip carrier substrate 38M is prepared, and a release layer 39M is formed on the chip carrier substrate 38M.
  • the release layer 39M and the pre-process insulating layer 33M1 are bonded together so that the connection conductive portion 37a is in contact with the release layer 39M.
  • a post-process insulating layer 33M2 is provided on the pre-process insulating layer 33M1.
  • the post-process insulating layer 33M2 covers the first rewiring layer .
  • the pre-process insulating layer 33M1 and the post-process insulating layer 33M2 form the insulating layer 33M.
  • the insulating layer 33M is covered with the first mold resin layer portion 32M and the adhesive layer 36M.
  • a rewiring layer chip intermediate is formed.
  • a plurality of rewiring layer chips 30 are cut out from the rewiring layer chip intermediate.
  • 26C and 26D are diagrams explaining another manufacturing method of the rewiring layer chip 30.
  • FIG. In this example, the connection conductive portion 37 a and the pad 37 are integrated with the rewiring layer chip 30 before being incorporated into the interposer 20 .
  • a pre-process chip carrier substrate 38M' is prepared.
  • a pre-process release layer 39M' is formed on the pre-process chip carrier substrate 38M'.
  • a plurality of first rewiring layers 34 are formed on the pre-process separation layer 39M'.
  • the plurality of first rewiring layers 34 includes wiring that constitutes the plurality of rewiring layer chips 30 .
  • the plurality of first rewiring layers 34 are covered with a pre-process insulating layer 33M1.
  • the pre-process chip carrier substrate 38M' and the pre-process release layer 39M' are separated from the first rewiring layer 34 and the pre-process insulating layer 33M1. Then, as shown in FIG. 26C(D), the surface of the first rewiring layer 34 and the front-end insulating layer 33M1 opposite to the surface on which the front-end chip carrier substrate 38M' and the front-end peeling layer 39M' were provided. The surface is provided with a mid-process chip carrier substrate 38M'' and a mid-process release layer 39M''.
  • a post-process insulating layer 33M2 is provided on the surface where the first rewiring layer 34 is exposed.
  • the post-process insulating layer 33M2 covers the first rewiring layer .
  • the post-process insulating layer 33M2 is exposed except for the non-exposed portion NE shown in FIG. 26C(E).
  • the non-exposed portion NE is removed, and the unremoved portion of the post-process insulating layer 33M2 is cured.
  • a hole that exposes a portion of the wiring in the first rewiring layer 34 is formed.
  • plating is grown in the holes formed in the post-process insulating layer 33M2 by, for example, electroplating, thereby forming the connection conductive portion 37a as shown in FIG. 26C(F). Also, the pre-process insulating layer 33M1 and the post-process insulating layer 33M2 form the insulating layer 33M.
  • the pad 37 is formed by growing the plating from the connection conductive portion 37a.
  • a chip carrier substrate 38M having a release layer 39M formed thereon is prepared.
  • a chip carrier substrate 38M is provided on the insulating layer 33M so that the release layer 39M and the pads 37 are in contact with each other.
  • the middle-process chip carrier substrate 38M'' and the middle-process peeling layer 39M'' are peeled off.
  • the insulating layer 33M is covered with the first mold resin layer portion 32M and the adhesive layer 36M.
  • a rewiring layer chip intermediate is formed.
  • a plurality of rewiring layer chips 30 are cut out from the rewiring layer chip intermediate.
  • FIG. 27 is a diagram showing a semiconductor package intermediate 1M'' according to still another modification.
  • the semiconductor package intermediate 1M′′ includes an interposer 20, a rewiring layer chip 30 adjacent to the interposer 20, and a support carrier substrate 50P that supports the interposer 20 and the rewiring layer chip 30.
  • the rewiring layer chip 30 is manufactured by the steps described with reference to FIGS. 26C and 26D and has pads 37 before being incorporated into the interposer 20 . Note that FIG. 27 shows only a part of the semiconductor package intermediate 1M''.
  • the semiconductor package intermediate 1M'' includes an interposer layer 20M including a plurality of interposers 20, a plurality of rewiring layer chips 30 adjacent to the plurality of interposers 20, and a plurality of interposers 20 and the rewiring layer chips 30. and a support carrier substrate 50P for supporting.
  • the interposer layer 20M has a multilayer structure, and includes a first interposer layer 20M1 and a second interposer layer 20M2 superimposed on the first interposer layer 20M1.
  • the rewiring layer chip 30 is arranged so as to overlap the first interposer layer 20M1, and is adjacent to the second interposer layer 20M2 in this state.
  • FIG. 28 is a diagram explaining an example of a method for manufacturing the semiconductor package intermediate 1M''.
  • a support carrier substrate 50P having a first interposer layer 20M1 formed thereon is prepared.
  • a rewiring layer chip 30 is provided on the first interposer layer 20M1.
  • a second interposer layer 20M2 is provided so as to surround the rewiring layer chip 30.
  • the connection conductive portion 16a and the pad 16 are formed on the second interposer layer 20M2.
  • the interposer 20 has a multi-layer structure, and some layers forming the interposer 20 and the rewiring layer chip 30 are adjacent to each other. Needless to say, even in the semiconductor package formed using the semiconductor package intermediate 1M'', some layers constituting the interposer 20 and the rewiring layer chip 30 are adjacent to each other.
  • FIG. 29 is a diagram showing a modification of the rewiring layer chip of FIG.
  • each first wiring 35 of the first rewiring layer 34 is covered with an inorganic film 35a.
  • the inorganic film 35a has insulating properties.
  • the inorganic film 35a can be formed of, for example, silicon oxide (SiO 2 ), silicon nitride (SiN), or the like.
  • the inorganic film 35a suppresses loss of electrical energy when high-frequency current flows.
  • the dielectric loss tangent of the insulating layer 33 is preferably 0.01 or less.
  • the loss of electrical energy can be effectively suppressed by the inorganic film 35a and the insulating layer 33 with a low dielectric loss tangent.
  • the insulating layer 33 may be made of polyimide.
  • the inorganic film 35 a covers exposed portions of the first wirings 35 provided on the surface of the separation layer 39 .
  • the exposed portion of the first wiring 35 is the side surface and surface of the first wiring 35 excluding the back surface of the first wiring 35 in contact with the surface of the peeling layer 39, but the connection portion with other conductive portions is covered with the inorganic film 35a. can't break
  • the inorganic film 35a covers the entire surface of the peeling layer 39 where the first wiring 35 is not provided.
  • the inorganic film 35 a covers the portion of the surface of the separation layer 39 that is located between the adjacent first wirings 35 . Further, the inorganic film 35a covers a portion of the surface of the release layer 39 from the outer edge to the first wiring 35 positioned on the outermost peripheral side.
  • a plurality of first wirings 35 are provided in a line-and-space pattern, and the line width of the first wirings 35 and the spacing between adjacent first wirings 35 are the same, eg, 1.5 ⁇ m.
  • the aspect ratio of the first wiring 35 is about 2.5.
  • the dimensional conditions are not particularly limited. Note that the inorganic film 35 a does not have to cover the entire surface of the release layer 39 . For example, by removing part of the inorganic film 35a from the state shown in FIG. A non-existent state may also be formed.
  • FIG. 30 is a diagram showing an example of a product on which the semiconductor package 1 is mounted.
  • the semiconductor package 1 can be used in various products. For example, it is installed in a notebook personal computer 110, a tablet terminal 120, a mobile phone 130, a smart phone 140, a digital video camera 150, a digital camera 160, a digital clock 170, a server, and the like.

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Abstract

半導体パッケージは、インターポーザと、インターポーザと隣り合う再配線層チップと、インターポーザ及び再配線層チップに重なる半導体素子とを備える。再配線層チップは、前記半導体素子が重なる面を含む再配線要素と、前記再配線要素における前記半導体素子が重なる面の反対側に位置する面に取り付けられ、樹脂を含む第１モールド樹脂層とを含む。再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、第１再配線層は、前記再配線要素における前記半導体素子が重なる面に少なくとも一部が位置する第１導電部を含み、インターポーザは、前記インターポーザにおける前記半導体素子が重なる面に位置する第２導電部を含む第２再配線層を含む。前記半導体素子は、前記第１導電部及び前記第２導電部に電気的に接続する。

Description

半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法
　本開示の実施形態は、半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法に関する。
　ＣＰＵやメモリなど、機能の異なる複数の半導体素子を１つの基板上に高密度で実装するパッケージング技術が注目されている。複数の半導体素子を電気的に接続する基板は、インターポーザとも称される。例えば特許文献１，２は、貫通電極を含むインターポーザと、インターポーザに搭載された半導体素子と、を備える半導体パッケージを開示している。
　近年、半導体素子のさらなる高密度化を実現する技術として、ＦＯＷＬＰ（Fan Out Wafer Level Package）が注目されている。ＦＯＷＬＰの一例を説明する。まず、８インチなどのウェハの形状を有する基板上に配線層を形成する。続いて、基板上に半導体素子を実装する。続いて、配線層及び半導体素子を封止するモールド樹脂層を基板上に形成する。半導体素子を他の配線基板などに接続する際には、配線層、半導体素子及びモールド樹脂層を含む構造体を基板から剥離する。ＦＯＷＬＰによれば、半導体素子よりも外側の領域にまで配線層を形成できる。
特許第６０１４９０７号公報 特許第６１５９８２０号公報
　ＦＯＷＬＰよりも高い生産性を実現できる技術として、ＦＯＰＬＰ（Fan Out Panel Level Package）が知られている。ＦＯＰＬＰにおいては、ウェハよりも大型のパネルの形状の基板が用いられる。例えば、第４世代のガラス、第６世代のガラス、第８世代のガラス、第１０世代のガラスなどが、基板として用いられる。しかしながら、大型の基板上に配線層を形成するためには、大型の露光装置の新規導入が必要となり得る。その結果、設備コストが大きくなり得る。
　本開示の実施形態は、このような課題を効果的に解決し得る半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法を提供することを目的とする。
　本開示の一実施形態は、以下の［１］～［２１］に関連する。
［１］　半導体パッケージであって、
　インターポーザと、
　前記インターポーザと隣り合う再配線層チップと、
　前記インターポーザ及び前記再配線層チップに重なる半導体素子と、を備え、
　前記再配線層チップは、前記半導体素子が重なる面を含む再配線要素と、前記再配線要素における前記半導体素子が重なる面の反対側に位置する面に取り付けられ、樹脂を含む第１モールド樹脂層とを含み、
　前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記半導体素子が重なる面に少なくとも一部が位置する第１導電部を含み、
　前記インターポーザは、前記インターポーザにおける前記半導体素子が重なる面に位置する第２導電部を含む第２再配線層を含み、
　前記半導体素子は、前記第１導電部及び前記第２導電部に電気的に接続する、半導体パッケージ。
［２］　前記インターポーザ及び前記再配線層チップを介して前記半導体素子と向き合う位置に配置され、前記インターポーザ及び前記再配線層チップを支持する支持キャリアをさらに備え、
　前記支持キャリアは、前記インターポーザ及び前記再配線層チップから剥離可能である、［１］に記載の半導体パッケージ。
［３］　前記インターポーザ及び前記再配線層チップを覆い且つ前記インターポーザ及び前記再配線層チップに取り付けられ、前記半導体素子を保持する第２モールド樹脂層をさらに備える、［１］又は［２］に記載の半導体パッケージ。
［４］　前記第１モールド樹脂層の線膨張率は、前記絶縁層の線膨張率よりも小さい、［１］乃至［３］のいずれかに記載の半導体パッケージ。
［５］　前記第１モールド樹脂層のヤング率は、前記絶縁層のヤング率よりも大きい、［１］乃至［４］のいずれかに記載の半導体パッケージ。
［６］　前記第１モールド樹脂層の曲げ剛性は、前記絶縁層の曲げ剛性よりも大きい、［１］乃至［５］のいずれかに記載の半導体パッケージ。
［７］　前記第１モールド樹脂層の厚さは、前記絶縁層の厚さよりも大きい、［１］乃至［６］のいずれかに記載の半導体パッケージ。
［８］　前記第１モールド樹脂層は、前記樹脂に分散された粒状のフィラーを含む、［１］乃至［７］のいずれかに記載の半導体パッケージ。
［９］　前記フィラーの熱伝導率は、前記樹脂の熱伝導率よりも大きい、［８］に記載の半導体パッケージ。
［１０］　前記フィラーは、無機材料で形成される、［８］又は［９］に記載の半導体パッケージ。
［１１］　前記フィラーの色は、黒である、半導体パッケージ。
［１２］　前記再配線層チップは、前記第１モールド樹脂層に形成された貫通孔に位置する貫通電極をさらに含む、［１］乃至［１１］のいずれかに記載の半導体パッケージ。
［１３］　前記第１導電部は第１配線を含み、前記第２導電部は第２配線を含み、前記第１配線の線幅は、前記第２配線の線幅よりも小さい、［１］乃至［１２］のいずれかに記載の半導体パッケージ。
［１４］　前記第１導電部は第１配線を含み、前記第１配線の線幅は、１０μｍ以下である、［１］乃至［１３］のいずれかに記載の半導体パッケージ。
［１５］　前記第１モールド樹脂層が含む前記樹脂は、エポキシ樹脂、ポリイミド、アクリル、ビスマレイミド、ポリベンゾオキサゾール、及びベンゾシクロブテンのうちの少なくともいずれかである、［１］乃至［１４］のいずれかに記載の半導体パッケージ。
［１６］　インターポーザと、
　前記インターポーザと隣り合う再配線層チップと、
　前記インターポーザ及び前記再配線層チップを支持する支持キャリア基板と、を備え、
　前記再配線層チップは、再配線要素と、前記再配線要素に取り付けられ、樹脂を含むモールド樹脂層とを含み、前記再配線層チップは、前記モールド樹脂層が前記支持キャリア基板に接する状態で前記支持キャリア基板に取り付けられ、
　前記支持キャリア基板は、前記インターポーザ及び前記再配線層チップから剥離可能であり、
　前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記モールド樹脂層が取り付けられる面の反対側に位置する面に少なくとも一部が位置する第１導電部を含み、前記インターポーザは、前記支持キャリア基板に向く面の反対側に位置する面に位置する第２導電部を含む第２再配線層を含む、半導体パッケージ中間体。
［１７］　絶縁性を有する絶縁層及び前記絶縁層に覆われる再配線層を含み、第１面及び前記第１面の反対側に位置する第２面を含み、前記再配線層が前記第１面に少なくとも一部が位置する導電部を含む再配線要素と、
　前記第２面に取り付けられ、樹脂を含むモールド樹脂層と、を備える、再配線層チップ。
［１８］　前記モールド樹脂層における前記第２面に取り付けられる面の反対側に位置する面に取り付けられる接着層をさらに備え、前記接着層は、感熱接着性又は感光接着性又は感圧接着性を有する、［１７］に記載の再配線層チップ。
［１９］　絶縁性を有する絶縁層及び前記絶縁層に覆われる複数の再配線層を含み、第１面及び前記第１面の反対側に位置する第２面を含み、各前記再配線層が前記第１面に少なくとも一部が位置する導電部を含む再配線要素部分と、
　前記第２面に取り付けられ、樹脂を含むモールド樹脂層部分と、前記第１面に接合するチップキャリア基板と、を備える、再配線層チップ中間体。
［２０］　インターポーザと隣り合うように再配線層チップを配置する工程と、
　前記インターポーザ及び前記再配線層チップに重なるように半導体素子を搭載する工程と、を備え、
　前記再配線層チップは、前記半導体素子が重なる面を含む再配線要素と、前記再配線要素における前記半導体素子が重なる面の反対側に位置する面に取り付けられ、樹脂を含む第１モールド樹脂層とを含み、
　前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記半導体素子が重なる面に少なくとも一部が位置する第１導電部を含み、前記インターポーザは、前記インターポーザにおける前記半導体素子が重なる面に位置する第２導電部を含む第２再配線層を含み、
　前記搭載する工程で、前記半導体素子を、前記第１導電部及び前記第２導電部に電気的に接続する、半導体パッケージの製造方法。
［２１］　支持キャリア基板を準備する工程と、
　前記支持キャリア基板上にインターポーザを形成する工程と、
　前記インターポーザと隣り合うように再配線層チップを前記支持キャリア基板に取り付ける工程と、を備え、
　前記再配線層チップは、再配線要素と、前記再配線要素に取り付けられ、樹脂を含むモールド樹脂層とを含み、前記再配線層チップは、前記モールド樹脂層が前記支持キャリア基板に接する状態で前記支持キャリア基板に取り付けられ、
　前記支持キャリア基板は、前記インターポーザ及び前記再配線層チップから剥離可能であり、
　前記再配線要素は、絶縁性を含む絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記モールド樹脂層が取り付けられる面の反対側に位置する面に少なくとも一部が位置する第１導電部を含み、前記インターポーザは、前記支持キャリア基板に向く面の反対側に位置する面に位置する第２導電部を含む第２再配線層を含む、半導体パッケージ中間体の製造方法。
　本開示の実施形態によれば、大型の半導体パッケージを低コストで提供できる。
一実施の形態による半導体パッケージを示す平面図である。 図１の半導体パッケージのＡ－Ａ線に沿った断面図である。 図２の半導体パッケージを構成する再配線層チップを拡大して示す断面図である。 図３の再配線層チップのＢ－Ｂ線に沿った断面図である。 図１の半導体パッケージの一部として組み込まれる前の再配線層チップの断面図である。 図５の再配線層チップの製造方法を説明する図である。 図５の再配線層チップの製造方法を説明する図である。 図７Ａに対応する平面図である。 図５の再配線層チップの製造方法を説明する図である。 図５の再配線層チップの製造方法を説明する図である。 図９Ａに対応する平面図である。 図５の再配線層チップの製造方法を説明する図である。 図１０Ａに対応する平面図である。 図１の半導体パッケージの製造方法を説明する図である。 図１の半導体パッケージの製造方法を説明する図である。 図１の半導体パッケージの製造方法を説明する図である。 図１２Ｂに対応する平面図である。 図１の半導体パッケージの製造方法を説明する図である。 図１３Ａに対応する平面図である。 図１の半導体パッケージの製造方法を説明する図である。 図１の半導体パッケージの製造方法を説明する図である。 図１５Ａに対応する平面図である。 図１の半導体パッケージの製造方法を説明する図である。 図１の半導体パッケージの製造方法を説明する図である。 図５の再配線層チップの一変形例を示す図である。 図１の半導体パッケージの一変形例を示す図である。 図１の半導体パッケージの一変形例を示す図である。 図１９の半導体パッケージのＣ－Ｃ線に沿った断面図である。 図１の半導体パッケージの一変形例を示す図である。 図２１の半導体パッケージのＤ－Ｄ線に沿った断面図である。 図１の半導体パッケージの一変形例を示す図である。 図１３Ａの半導体パッケージ中間体の一変形例を示す図である。 図２４の半導体パッケージ中間体の製造方法を説明する図である。 図２４の半導体パッケージ中間体を構成する再配線層チップの製造方法を説明する図である。 図２６Ａの製造方法に示した工程の後に行われる工程を示す図である。 図２４の半導体パッケージ中間体を構成する再配線層チップの他の製造方法を説明する図である。 図２６Ｃの製造方法に示した工程の後に行われる工程を示す図である。 図１３Ａの半導体パッケージ中間体の他の変形例を示す図である。 図２７の半導体パッケージ中間体の製造方法を説明する図である。 図５の再配線層チップの変形例を示す図である。 半導体パッケージが搭載される製品の例を示す図である。
　以下、半導体パッケージの構成及びその製造方法などについて、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。本明細書において、「基板」、「基材」、「シート」、「フィルム」などの用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」はシートやフィルムと呼ばれ得るような部材も含む概念である。板状の部材に対して用いる法線方向とは、部材の面に対する法線方向のことを指す。本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈する。
　本明細書において、あるパラメータに関して複数の上限値の候補及び複数の下限値の候補が挙げられている場合、そのパラメータの数値範囲は、任意の１つの上限値の候補と任意の１つの下限値の候補とを組み合わせることによって構成されてもよい。例えば、「パラメータＢは、例えばＡ１以上であり、Ａ２以上であってもよく、Ａ３以上であってもよい。パラメータＢは、例えばＡ４以下であり、Ａ５以下であってもよく、Ａ６以下であってもよい。」と記載されている場合を考える。この場合、パラメータＢの数値範囲は、Ａ１以上Ａ４以下であってもよく、Ａ１以上Ａ５以下であってもよく、Ａ１以上Ａ６以下であってもよく、Ａ２以上Ａ４以下であってもよく、Ａ２以上Ａ５以下であってもよく、Ａ２以上Ａ６以下であってもよく、Ａ３以上Ａ４以下であってもよく、Ａ３以上Ａ５以下であってもよく、Ａ３以上Ａ６以下であってもよい。
　本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
　図１は、一実施の形態による半導体パッケージ１を示す平面図である。図２は、図１の半導体パッケージ１のＡ－Ａ線に沿った断面図である。半導体パッケージ１は、第１方向Ｄ１、第２方向Ｄ２及び第３方向Ｄ３を有する。第１方向Ｄ１及び第２方向Ｄ２は、半導体パッケージ１の面方向に含まれる。第１方向Ｄ１は第２方向Ｄ２に直交している。第３方向Ｄ３は、半導体パッケージ１の厚さ方向である。第３方向Ｄ３は第１方向Ｄ１及び第２方向Ｄ２に直交している。
　半導体パッケージ１は、インターポーザ２０、再配線層チップ３０、第１の半導体素子４０、第２の半導体素子４５、支持キャリア５０及び第２モールド樹脂層６０を備える。再配線層チップ３０は、再配線要素３１と、第１モールド樹脂層３２と、を有する。
　支持キャリア５０は、インターポーザ２０及び再配線層チップ３０を支持している。支持キャリア５０上で、半導体パッケージ１の面方向に、本例では第１方向Ｄ１に、インターポーザ２０及び再配線層チップ３０は隣り合っている。インターポーザ２０及び再配線層チップ３０には、インターポーザ２０と再配線層チップ３０とが隣り合う方向と交差する方向に、本例では半導体パッケージ１の厚さ方向、すなわち第３方向Ｄ３に、第１の半導体素子４０が重なるように搭載されている。言い換えると、平面視である第３方向Ｄ３に見たときに、第１の半導体素子４０がインターポーザ２０及び再配線層チップ３０に重なるように位置する。インターポーザ２０及び再配線層チップ３０には、インターポーザ２０と再配線層チップ３０とが隣り合う方向と交差する方向に、本例では半導体パッケージ１の厚さ方向、すなわち第３方向Ｄ３に、第２の半導体素子４５が重なるように搭載されている。言い換えると、平面視である第３方向Ｄ３に見たときに、第２の半導体素子４５がインターポーザ２０及び再配線層チップ３０に重なるように位置する。第２モールド樹脂層６０は、インターポーザ２０、再配線層チップ３０、第１の半導体素子４０、及び第２の半導体素子４５を覆っている。
　図示のインターポーザ２０は、一例として厚さ方向に貫通する孔でなる貫通部２１を有する。再配線層チップ３０は、貫通部２１に配置されている。これにより、再配線層チップ３０は、インターポーザ２０と隣り合う。そして、インターポーザ２０と再配線層チップ３０は、第１方向Ｄ１及び第２方向Ｄ２に延び拡がる。インターポーザ２０の形状は特に限られない。インターポーザ２０は例えば矩形の板状でもよく、この場合、再配線層チップ３０は、第１方向Ｄ１又は第２方向Ｄ２にインターポーザ２０と隣り合うように配置されてもよい。
　図１に示すように、貫通部２１に配置された再配線層チップ３０は、再配線層チップ３０の全周にわたりインターポーザ２０との間に間隔を空けてもよい。再配線層チップ３０とインターポーザ２０との間の間隔は、例えば０．０３ｍｍ以上であり、０．０５ｍｍ以上であってもよく、０．１ｍｍ以上でもよい。再配線層チップ３０とインターポーザ２０との間の間隔は、例えば３．０ｍｍ以下であり、１．０ｍｍ以下であってもよく、０．５ｍｍ以下でもよい。ここで言う再配線層チップ３０とインターポーザ２０との間の間隔は、再配線層チップ３０の外周のある点から、貫通部２１までの最短距離である。
　再配線層チップ３０及び貫通部２１の形状は特に限られない。図１に示すように、再配線層チップ３０及び貫通部２１は、平面視において矩形でもよい。貫通部２１の平面視の形状は、再配線層チップ３０よりも大きく、且つ再配線層チップ３０と相似でもよい。再配線層チップ３０は、後述する再配線層チップ中間体３００（図９及び図１０参照）から切り出される複数の再配線層チップ３０のうちの１つである。加工の容易性を考慮すると、再配線層チップ３０の好ましい形状は、矩形である。
　図１に示すように、第１の半導体素子４０は、平面視において、言い換えると第３方向Ｄ３で見たとき、インターポーザ２０及び再配線層チップ３０に重なる。詳しくは、第１の半導体素子４０は、インターポーザ２０及び再配線層チップ３０に重なる状態でインターポーザ２０及び再配線層チップ３０に搭載されている。そして、第１の半導体素子４０は、インターポーザ２０及び再配線層チップ３０の両方に電気的に接続されている。詳しくは、図２を参照し、再配線層チップ３０は、第１の半導体素子４０に電気的に接続されている第１配線３５を含む第１導電部３０Ｅを含む。第１導電部３０Ｅは、再配線要素３１における第１再配線層３４に含まれる。インターポーザ２０は、複数の貫通電極１４及び第２配線１５を含む第２導電部２０Ｅを含む。第２導電部２０Ｅは、インターポーザ２０が含む第２再配線層２４に含まれる。図示の例では、第２導電部２０Ｅにおける複数の貫通電極１４のうちの１つ又は複数の貫通電極１４が、第１の半導体素子４０に電気的に接続されている。
　第２の半導体素子４５は、平面視において、言い換えると第３方向Ｄ３で見たとき、第１の半導体素子４０とは異なる位置で、インターポーザ２０及び再配線層チップ３０に重なる。詳しくは、第２の半導体素子４５は、インターポーザ２０及び再配線層チップ３０に重なる状態で搭載されている。そして、第２の半導体素子４５は、インターポーザ２０及び再配線層チップ３０の両方に電気的に接続されている。詳しくは、再配線層チップ３０における第１導電部３０Ｅは、第２の半導体素子４５に電気的に接続されている第１配線３５を含む。第２の半導体素子４５は、インターポーザ２０における第２導電部２０Ｅの複数の貫通電極１４のうちの１つ又は複数の貫通電極１４に電気的に接続されている。第１配線３５は、第１の半導体素子４０と第２の半導体素子４５を電気的に接続してもよい。
　インターポーザ２０は、第１表面２０Ａ及び第２表面２０Ｂを含む。第２表面２０Ｂは、第１表面２０Ａの反対側に位置している。貫通電極１４は、第１表面２０Ａから第２表面２０Ｂに至る貫通孔２２Ａに位置する。詳しくは、インターポーザ２０は、貫通電極１４及び第２配線１５を含む第２導電部２０Ｅ（第２再配線層２４）が設けられるインターポーザ絶縁層２２を有する。インターポーザ絶縁層２２は、厚さ方向に貫通する複数の貫通孔２２Ａを有する。各貫通孔２２Ａには、貫通電極１４が位置する。第１の半導体素子４０は、第２導電部２０Ｅのうちの貫通電極１４に電気的に接続されるが、例えば第１表面２０Ａから延びる、底を有する孔に位置する電極に電気的に接続されてもよい。第２配線１５は、インターポーザ絶縁層２２に埋め込まれる。言い換えると、第２配線１５は、インターポーザ絶縁層２２に覆われる。図示の第２配線１５は、インターポーザ絶縁層２２に埋め込まれ、一部をインターポーザ絶縁層２２の外部に露出させている。第２配線１５は、インターポーザ絶縁層２２の外部に露出する部分で、半導体素子４０，４５と接続してもよい。なお、第２配線１５は、インターポーザ絶縁層２２の表面に設けられてもよい。
　第１表面２０Ａは、インターポーザ絶縁層２２の厚さ方向における一方側の表面と、インターポーザ絶縁層２２の厚さ方向における一方側で貫通孔２２Ａから露出する貫通電極１４の表面と、インターポーザ絶縁層２２の厚さ方向における一方側でインターポーザ絶縁層２２から露出する第２配線１５の表面と、で形成されている。第２表面２０Ｂは、インターポーザ絶縁層２２の厚さ方向における他方側の表面と、インターポーザ絶縁層２２の厚さ方向における他方側で貫通孔２２Ａから露出する貫通電極１４の表面と、インターポーザ絶縁層２２の厚さ方向における他方側でインターポーザ絶縁層２２から露出する第２配線１５の表面と、で形成されている。
　また、貫通部２１は、インターポーザ絶縁層２２に形成されている。インターポーザ絶縁層２２における貫通部２１の周囲の部分に、複数の貫通孔２２Ａが形成される。したがって、インターポーザ絶縁層２２における貫通部２１の周囲に、複数の貫通電極１４が位置する。第２配線１５も同様に、インターポーザ絶縁層２２における貫通部２１の周囲に位置する。貫通電極１４と第２配線１５は、電気的に接続されてもよい。
　再配線層チップ３０は、第１表面３０Ａ及び第２表面３０Ｂを含む。第２表面３０Ｂは、第１表面３０Ａの反対側に位置している。再配線層チップ３０の第１表面３０Ａは、インターポーザ２０の第１表面２０Ａと同じ方向を向く面である。再配線層チップ３０の第２表面３０Ｂは、インターポーザ２０の第２表面２０Ｂと同じ方向を向く面である。インターポーザ２０の第１表面２０Ａ及び再配線層チップ３０の第１表面３０Ａは、第１の半導体素子４０及び第２の半導体素子４５が重なる面である。第１の半導体素子４０及び第２の半導体素子４５は、インターポーザ２０の第１表面２０Ａ及び再配線層チップ３０の第１表面３０Ａに搭載されている。上述した第１導電部３０Ｅにおける第１配線３５の一部は、第１表面３０Ａに位置する。第１配線３５は、第１表面３０Ａに位置する一部で半導体素子４０，４５に接続する。
　支持キャリア５０は、インターポーザ２０及び再配線層チップ３０を介して第１の半導体素子４０及び第２の半導体素子４５と向き合う位置に配置されている。支持キャリア５０は、インターポーザ２０及び再配線層チップ３０を支持している。インターポーザ２０の第２表面２０Ｂが、支持キャリア５０に向いている。詳しくは、インターポーザ２０は、第２表面２０Ｂが剥離層５１に接するように支持キャリア５０上に形成されている。再配線層チップ３０は、第２表面３０Ｂが剥離層５１を介して支持キャリア５０に接合されることで支持キャリア５０に取り付けられている。支持キャリア５０は、インターポーザ２０及び再配線層チップ３０から剥離可能である。支持キャリア５０は、剥離層５１とともにインターポーザ２０及び再配線層チップ３０から剥離される。
　第２モールド樹脂層６０は、インターポーザ２０及び再配線層チップ３０を覆い且つインターポーザ２０及び再配線層チップ３０に取り付けられている。詳しくは、第２モールド樹脂層６０は、インターポーザ２０の第１表面２０Ａ及び再配線層チップ３０の第１表面３０Ａに接合する。また、第２モールド樹脂層６０は、第１の半導体素子４０及び第２の半導体素子４５に接合し、第１の半導体素子４０及び第２の半導体素子４５を保持する。これにより、支持キャリア５０がインターポーザ２０及び再配線層チップ３０から剥離された場合であっても、インターポーザ２０、再配線層チップ３０、第１の半導体素子４０及び第２の半導体素子４５の一体化状態を維持することが可能となる。
　半導体パッケージ１の各構成要素について詳細に説明する。
　インターポーザ２０は、インターポーザ絶縁層２２と、第２再配線層２４と、を含む。第２再配線層２４は、第２導電部２０Ｅを含み、第２導電部２０Ｅは、貫通電極１４及び第２配線１５を含む。貫通電極１４及び第２配線１５は、導電性を有する。図２に示すように、インターポーザ２０は、第１表面２０Ａに設けられるパッド１６を含んでいてもよい。図示はしないが、インターポーザ２０は、第１表面２０Ａに設けられる配線及び絶縁層を含んでいてもよい。
　インターポーザ絶縁層２２は、絶縁性の樹脂で形成されてもよい。インターポーザ絶縁層２２を形成する絶縁性の樹脂は、例えば、ポリイミド、エポキシ系樹脂、アクリル系樹脂、及びこれらの二種以上の組合せなどでもよい。本実施の形態では、インターポーザ絶縁層２２がポリイミドで形成される。また、インターポーザ絶縁層２２は、ガラス基板、石英基板、サファイア基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジルコニウム (ZrO2)基板、ニオブ酸リチウム基板、ニオブ酸タンタル基板など、又は、これらの基板が積層されたものでもよい。インターポーザ絶縁層２２は、アルミニウム基板、ステンレス基板など、導電性を有する材料から構成された基板を部分的に含んでいてもよい。インターポーザ絶縁層２２の厚さは、例えば０．０１ｍｍ以上であり、０．１ｍｍ以上であってもよく、０．２ｍｍ以上であってもよい。インターポーザ絶縁層２２の厚さは、例えば２．０ｍｍ以下であり、１．５ｍｍ以下であってもよく、１．０ｍｍ以下であってもよい。
　貫通電極１４は、インターポーザ絶縁層２２の貫通孔２２Ａにおいて、厚さ方向でインターポーザ絶縁層２２の一方の面から他方の面まで延びている。貫通電極１４は、貫通孔２２Ａの全域にわたって位置していてもよい。すなわち、貫通電極１４は、貫通孔２２Ａに充填されている、いわゆるフィルドビアであってもよい。貫通電極１４は、貫通孔２２Ａに充填されていなくてもよい。
　貫通電極１４は、複数の層を含んでいてもよい。例えば、貫通電極１４は、貫通孔２２Ａの側面上に位置する第１の層と、第１の層の上に位置する第２の層と、を含んでいてもよい。第２の層は、平面視における貫通孔２２Ａの中心にまで広がっていてもよい。
　第１の層は、例えば、スパッタリング法や蒸着法などの物理成膜法によって貫通孔２２Ａの側面上に形成される。第１の層の厚さは、例えば０．０５μｍ以上である。第１の層の厚さは、例えば１．０μｍ以下である。なお、第１の層と貫通孔２２Ａの側面との間に、その他の層が設けられていてもよい。第１の層を構成する材料としては、チタン、クロム、ニッケル、銅などの金属又はこれらを用いた合金など、あるいはこれらを積層したものを使用することができる。
　第２の層は、銅を主成分として含んでいてもよい。例えば、第２の層は、８０質量％以上の銅を含んでいてもよい。また、第２の層は、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムなどの金属又はこれらを用いた合金を含んでいてもよい。第２の層は、例えば電解めっき法によって第１の層の上に形成される。
　第２配線１５は、導電層を含む。第２配線１５を構成する材料としては、貫通電極１４において挙げた材料を用いることができる。第２配線１５の厚さは、例えば０．５μｍ以上であり、１．０μｍ以上であってもよい。第２配線１５の厚さは、例えば１０．０μｍ以下であり、５．０μｍ以下であってもよい。第２配線１５の線幅は、例えば５μｍ以上であり、１０μｍ以上であってもよい。第２配線１５の線幅は、例えば３０μｍ以下であり、２０μｍ以下であってもよい。
　パッド１６は、導電層を含む。パッド１６は、第１表面２０Ａ側において貫通電極１４の上に位置していてもよい。パッド１６を構成する材料としては、貫通電極１４において挙げた材料を用いることができる。パッド１６の厚さは、例えば０．５μｍ以上であり、１．０μｍ以上であってもよい。パッド１６の厚さは、例えば１０．０μｍ以下であり、５．０μｍ以下であってもよい。
　図３は、再配線層チップ３０を拡大して示す断面図である。再配線層チップ３０は、再配線要素３１と、第１モールド樹脂層３２と、接着層３６と、を有する。再配線要素３１は、絶縁性を有する絶縁層３３及び絶縁層３３に埋め込まれる第１再配線層３４を有する。言い換えると、再配線要素３１は、絶縁性を有する絶縁層３３及び絶縁層３３に覆われる第１再配線層３４を有する。本開示では、再配線層チップ３０が、再配線（Re distribution）の用途で使用されるため、“再配線層”チップと称している。ただし、再配線層チップ３０は、単に、再配線層チップと称されもよく、再配線要素３１は、単に、配線要素と称されもよい。
　再配線要素３１は、第１面３１Ａ及び第１面３１Ａの反対側に位置する第２面３１Ｂを含む。図２の状態において、第１面３１Ａは、第１の半導体素子４０及び第２の半導体素子４５が重なる面を形成する。すなわち、図２の状態において、第１面３１Ａは、再配線層チップ３０の第１表面３０Ａを形成している。第１モールド樹脂層３２は、第２面３１Ｂに取り付けられる。接着層３６は、第１モールド樹脂層３２における、再配線要素３１の第２面３１Ｂに取り付けられる面の反対側に位置する面に取り付けられている。接着層３６は、再配線層チップ３０の第２表面３０Ｂを形成している。
　図２に示すように、再配線層チップ３０は、第１面３１Ａに設けられるパッド３７を含んでいてもよい。また、第１再配線層３４は、上述の第１配線３５を含む第１導電部３０Ｅを含む。図示の例では、第１導電部３０Ｅにおける第１配線３５の少なくとも一部が、再配線要素３１の第１面３１Ａに位置している。言い換えると、第１配線３５は、その少なくとも一部で第１面３１Ａを形成している。第１面３１Ａに位置する第１導電部３０Ｅにおける第１配線３５の少なくとも一部が、半導体素子４０，４５に接続する。
　絶縁層３３は、例えば、ポリイミド、エポキシ系樹脂、アクリル系樹脂、及びこれらの二種以上の組合せなどでもよい。絶縁層３３の厚さは、例えば３μｍ以上であり、５μｍ以上であってもよい。絶縁層３３の厚さは、例えば２０μｍ以下であり、１０μｍ以下であってもよい。
　第１配線３５を含む第１導電部３０Ｅを構成する材料としては、貫通電極１４において挙げた材料を用いることができる。第１配線３５の厚さは、例えば０．５μｍ以上であり、１μｍ以上であってもよい。第１配線３５の厚さは、例えば５μｍ以下であり、３μｍ以下であってもよい。第１配線３５の線幅は、例えば１０μｍ以下である。第１配線３５の線幅は、例えば、５μｍ以下でもよく、３μｍ以下でもよく、２μｍ以下であってもよい。第１配線３５の線幅は、インターポーザ２０の第２配線１５の線幅よりも小さくてもよい。第１配線３５の線幅の最小値は、インターポーザ２０の第２配線１５の線幅の最小値の例えば１／２以下であり、１／５以下であってもよく、１／１０以下であってもよい。複数の第１配線３５は、ラインアンドスペースのパターンで設けられてもよい。この場合、第１配線３５の線幅と隣り合う第１配線３５の間隔（スペース）は同じでもよいし、異なってもよい。隣り合う第１配線３５の間隔は、例えば１μｍ以上５μｍ以下でもよいし、１μｍ以上３μｍ以下でもよいし、１μｍ以上２μｍ以下でもよい。また、第１配線３５のアスペクト比（厚さ／線幅）は、例えば１以上４以下でもよいし、１以上２．５以下でもよい。
　図４は、図３の再配線層チップ３０のＢ－Ｂ線に沿った断面図である。第１配線３５は、第２方向Ｄ２に線状に延びている。第１再配線層３４は、複数の第１配線３５を含み、複数の第１配線３５は互いに平行に延びるラインアンドスペースパターンで形成されている。各第１配線３５は、長手方向に直交する方向での断面が矩形であり、矩形をなす四辺のうちの一辺のみを絶縁層３３の外部に露出させる。絶縁層３３の外部に露出する第１配線３５の表面は、第１面３１Ａを形成している。なお、第１配線３５の形成パターンは特に限られるものではない。第１再配線層３４は、絶縁層３３に完全に埋め込まれる、言い換えると覆われる配線を含んでもよい。第１再配線層３４における第１導電部３０Ｅは、貫通電極を含んでもよい。第１再配線層３４における第１導電部３０Ｅは、第２面３１Ｂに位置する配線を含んでもよい。
　パッド３７は、導電層を含む。パッド３７は、第１面３１Ａ側において第１配線３５の上に位置していてもよい。パッド３７を構成する材料としては、貫通電極１４において挙げた材料を用いることができる。パッド３７の厚さは、例えば０．５μｍ以上であり、１．０μｍ以上であってもよい。パッド３７の厚さは、例えば１０．０μｍ以下であり、５．０μｍ以下であってもよい。
　第１モールド樹脂層３２は樹脂を含む。第１モールド樹脂層３２に含まれる樹脂は、例えば、ポリイミド、エポキシ樹脂、アクリル、ビスマレイミド、ポリベンゾオキサゾール、及びベンゾシクロブテンのうちのいずれか、又はこれらの二種以上の組合せなどでもよい。第１モールド樹脂層３２は、再配線要素３１の変形を抑制するために設けられている。第１モールド樹脂層３２は、再配線要素３１の変形を好適に抑制するべく、以下の（１）～（４）のうちの少なくともいずれかの特性を有してもよい。
（１）第１モールド樹脂層３２の熱膨張係数、すなわち線膨張率は、絶縁層３３の熱膨張係数、すなわち線膨張率よりも小さい。
（２）第１モールド樹脂層３２のヤング率は、絶縁層３３のヤング率よりも大きい。
（３）第１モールド樹脂層３２の曲げ剛性は、絶縁層３３の曲げ剛性よりも大きい。
（４）第１モールド樹脂層３２の厚さは、絶縁層３３の厚さよりも大きい。
　第１モールド樹脂層３２の熱膨張係数及び絶縁層３３の熱膨張係数は、ＪＩＳＫ７１９７：２０１２に準拠して測定される。すなわち、本明細書では、熱膨張係数は、ＪＩＳＫ７１９７：２０１２に準拠して測定される線膨張率のことを意味する。第１モールド樹脂層３２のヤング率及び絶縁層３３のヤング率は、ナノインデンテーション法により第１モールド樹脂層３２及び絶縁層３３の機械的特性を測定することにより特定される。第１モールド樹脂層３２の曲げ剛性及び絶縁層３３の曲げ剛性は、上記、ナノインデンテーション法により第１モールド樹脂層３２及び絶縁層３３のヤング率を特定し、且つ第１モールド樹脂層３２及び絶縁層３３の断面形状を特定することにより計算される。
　上記ナノインデンテーション法によるヤング率の測定は、以下の手順で行われる。
　まず、測定装置であるＢＲＵＫＥＲ社製の「ＴＩ９５０ ＴｒｉｂｏＩｎｄｅｎｔｅｒ」に、第１モールド樹脂層３２及び絶縁層３３を設置する。この際、再配線層チップ３０が半導体パッケージ１に組み込まれている場合は、切断により再配線層チップ３０が切り出され、上記測定装置に設置される。また、再配線層チップ３０が半導体パッケージ１に組み込まれる前であれば、組み込み前の再配線層チップ３０が上記測定装置に設置される。
　そして、第１モールド樹脂層３２又は絶縁層３３の側面において、ナノインデンテーション法による測定を開始する。この際、圧子が、第１モールド樹脂層３２又は絶縁層３３の側面における任意の厚さ方向の中間の位置で、面方向に１０秒間かけて深さ１００ｎｍに到達するまで押し込まれ、その状態で５秒間保持された後、１０秒間かけて押し込み深さ０ｎｍまで除荷される。この押し込みは、第１モールド樹脂層３２と、絶縁層３３とで別々に行われる。これにより、測定対象のヤング率が演算される。上記圧子としては、対面角１４２．３°のダイヤモンド圧子（バーコビッチ圧子　ＴＩ－００３９）が用いられる。
　第１モールド樹脂層３２の熱膨張係数（線膨張率）は、２ｐｐｍ／℃以上１２ｐｐｍ／℃以下でもよく、５ｐｐｍ／℃以上９ｐｐｍ／℃以下でもよい。上述したように、再配線要素３１の変形を抑制する観点で、第１モールド樹脂層３２の線膨張率は、絶縁層３３の線膨張率よりも小さくてもよい。また、上述したように、絶縁層３３は、例えば、ポリイミド、エポキシ系樹脂、アクリル系樹脂、及びこれらの二種以上の組合せなどでもよい。第１モールド樹脂層３２に含まれる樹脂は、例えば、ポリイミド、エポキシ樹脂、アクリル、ビスマレイミド、ポリベンゾオキサゾール、及びベンゾシクロブテンのうちのいずれか、又はこれらの二種以上の組合せなどでもよい。ここで、通常、ポリイミドの線膨張率＞アクリルの線膨張率＞エポキシの線膨張率の関係が成り立つ。したがって、第１モールド樹脂層３２の線膨張率を絶縁層３３の線膨張率よりも小さくする場合には、例えば第１モールド樹脂層３２がポリイミドを含む場合、絶縁層３３もポリイミドを含むことがよい。そして、第１モールド樹脂層３２の線膨張率を絶縁層３３の線膨張率よりも小さくするべく、第１モールド樹脂層３２が含むポリイミドの分子量を、絶縁層３３が含むポリイミドの分子量を大きくしてもよい。分子量が大きくなると、分子の移動が規制され、線膨張率が低下する傾向がある。第１モールド樹脂層３２と絶縁層３３とが同じ樹脂を含む場合に、第１モールド樹脂層３２の線膨張率を絶縁層３３の線膨張率よりも小さくする際には、第１モールド樹脂層３２が含む樹脂の分子量を、絶縁層３３が含む樹脂の分子量を大きくしてもよい。また、第１モールド樹脂層３２と絶縁層３３とが同じ樹脂を含む場合、第１モールド樹脂層３２と絶縁層３３との密着強度も向上し得る。
　第１モールド樹脂層３２のヤング率は、１２ＧＰａ以上３０ＧＰａ以下でもよく、１８ＧＰａ以上２２ＧＰａ以下でもよい。上述したように、再配線要素３１の変形を抑制する観点で、第１モールド樹脂層３２のヤング率は、絶縁層３３のヤング率よりも大きくてもよい。ここで、通常、ポリイミドのヤング率＞アクリルのヤング率＞エポキシのヤング率の関係が成り立つ。したがって、第１モールド樹脂層３２の線膨張率を絶縁層３３の線膨張率よりも小さくする場合には、例えば第１モールド樹脂層３２がポリイミドを含む場合、絶縁層３３もポリイミドを含むことがよい。そして、第１モールド樹脂層３２のヤング率を絶縁層３３のヤング率よりも大きくするべく、第１モールド樹脂層３２が含むポリイミドの分子量を、絶縁層３３が含むポリイミドの分子量を大きくしてもよい。一方で、分子量の調整をせず、第１モールド樹脂層３２と絶縁層３３とに同じ樹脂を含ませる場合、第１モールド樹脂層３２の厚さを絶縁層３３よりも大きくすることで、第１モールド樹脂層３２の曲げ剛性を、絶縁層３３の曲げ剛性よりも大きくできる。第１モールド樹脂層３２は、エポキシ系樹脂などの樹脂中に分散されたフィラーを含んでいてもよい。フィラーが樹脂に分散される場合、例えば第１配線３５の発熱の放熱性が向上し得る。フィラーは、例えばシリカ、アルミナ等からなる粒状体でもよい。フィラーは、酸化ケイ素、窒化ケイ素からなる粒状体でもよい。酸化ケイ素、窒化ケイ素は、フッ素又は窒素を含んでいてもよい。フィラーは、カーボンブラックからなる粒状体でもよい。
　また、再配線層チップ３０の物性と、インターポーザ２０の物性とが近い場合には、両者の物性の違いに起因して半導体パッケージ１が変形することが抑制され、平坦性が維持しやすくなり、半導体パッケージ１を大型化しやすくなる。この観点で、再配線層チップ３０における第１モールド樹脂層３２及び絶縁層３３と、インターポーザ２０におけるインターポーザ絶縁層２２とは、同じ樹脂を含んでもよい。
　第１モールド樹脂層３２がフィラーを含む場合、放熱性の向上の観点で、フィラーの熱伝導率は、フィラーを分散させる樹脂の熱伝導率よりも大きいことが望ましい。フィラーは、無機材料で形成されてもよい。また、フィラーの色は、黒でもよい。黒色のフィラーの含有により、第１モールド樹脂層３２が黒色になる場合、例えば光が再配線層チップを透過することを抑制できる。
　第１モールド樹脂層３２の厚さは、例えば５μｍ以上であり、１０μｍ以上であってもよい。第１モールド樹脂層３２の厚さは、例えば５０μｍ以下であり、２０μｍ以下であってもよい。また、第１モールド樹脂層３２に貫通電極を設けるための貫通孔が形成されてもよい。
　再配線層チップ３０は、第１モールド樹脂層３２が支持キャリア５０に接する状態で支持キャリア５０に取り付けられている。詳しくは、第１モールド樹脂層３２は、接着層３６及び剥離層５１を介して支持キャリア５０に接する状態で、接着層３６が剥離層５１に接合される。これにより、配線層チップ３０は、支持キャリア５０に取り付けられる。接着層３６は、感熱接着性又は感光接着性又は感圧接着性を有する。接着層３６は、感熱接着性を有する材料としての熱可塑性ポリイミドで形成されてもよい。なお、第１モールド樹脂層３２と支持キャリア５０とが接合されるのであれば、接着層３６は無くてもよい。接着層３６として半導体実装用のNCF（Non Conductive Film）やNCP（Non Conductive Paste）も用いることができる。ＮＣＦ又はＮＣＰを接着層３６として用いる場合、接着層３６を加熱した後に冷却することで、ＮＣＦ又はＮＣＰにより再配線層チップ３０と支持キャリア５０とを接着できる。
　接着層３６の厚さは、例えば５μｍ以上であり、１０μｍ以上であってもよい。接着層３６の厚さは、例えば１００μｍ以下であり、３０μｍ以下であってもよい。
　図５は、半導体パッケージ１の一部として組み込まれる前の再配線層チップ３０の断面図である。図５に示される組み込み前の再配線層チップ３０（以下、組み込み前再配線層チップ３０’と呼ぶ場合がある。）は、再配線要素３１における第１面３１Ａに接するチップキャリア３８を備えてもよい。チップキャリア３８は、剥離層３９を介して第１面３１Ａに取り付けられてもよい。半導体パッケージ１の一部として組み込まれる前の組み込み前再配線層チップ３０’では、第１面３１Ａに位置する第１配線３５がチップキャリア３８によって覆われ、保護されている。
　チップキャリア３８は、例えば、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジルコニウム(ZrO2)基板、ニオブ酸リチウム基板、ニオブ酸タンタル基板などを含んでいてもよい。樹脂基板は、有機材料を含んでいてもよい。例えば、樹脂基板は、エポキシ樹脂、ポリエチレン、ポリプロピレンなどを含んでいてもよい。剥離層３９は、再配線要素３１の第１面３１Ａと接合し且つチップキャリア３８と接合する。剥離層３９は、第１面３１Ａを形成する第１配線３５の一部及び絶縁層３３から剥離され得るものであり、例えば加熱されることにより剥離されてもよい。この場合、剥離層３９は、熱可塑性の樹脂を含むものでもよい。剥離層は355nmほどのレーザ光にて、剥離できるポリイミド樹脂型剥離層でもよい。剥離層３９が剥離されると、チップキャリア３８も剥離される。チップキャリア３８の厚さは、例えば７００μｍ以上であり、１０００μｍ以上であってもよい。チップキャリア３８の厚さは、例えば２０００μｍ以下であり、１２００μｍ以下であってもよい。剥離層３９の厚さは、例えば０．３μｍ以上であり、１μｍ以上であってもよい。剥離層３９の厚さは、例えば３０μｍ以下であり、１００μｍ以下であってもよい。
　再配線層チップ３０を半導体パッケージ１の一部として組み込む場合、組み込み前再配線層チップ３０’からチップキャリア３８及び剥離層３９が取り外される。そして、再配線層チップ３０が、接着層３６を介して剥離層５１に接合されることにより支持キャリア５０に取り付けられる。接着層３６が例えば感熱接着性を有する場合、再配線層チップ３０は、接着層３６が剥離層５１に接する状態で配置される。その後、接着層３６が加熱されることにより、接着層３６と剥離層５１とが接合されてもよい。
　図１及び図２に戻り、第１の半導体素子４０は、シリコン等の半導体によって形成されたトランジスタを含む。第１の半導体素子４０は、例えばＣＰＵ、ＧＰＵ、ＦＰＧＡ、センサ、メモリ等である。第１の半導体素子４０は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、センサ、メモリ等の半導体素子が機能ごとに分割されたチップレットであってもよい。第１の半導体素子４０は、積層された複数の基板を含んでいてもよい。
　第１の半導体素子４０は、パッド１６を介してインターポーザ２０に電気的に接続されている。インターポーザ２０のパッド１６と第１の半導体素子４０との間にはバンプが設けられていてもよい。第１の半導体素子４０は、パッド３７を介して再配線層チップ３０の第１導電部３０Ｅにおける第１配線３５に電気的に接続されている。再配線層チップ３０のパッド３７と第１の半導体素子４０との間にはバンプが設けられていてもよい。
　第２の半導体素子４５は、シリコン等の半導体によって形成されたトランジスタを含む。第２の半導体素子４５は、例えばＣＰＵ、ＧＰＵ、ＦＰＧＡ、センサ、メモリ等である。第２の半導体素子４５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、センサ、メモリ等の半導体素子が機能ごとに分割されたチップレットであってもよい。第２の半導体素子４５は、積層された複数の基板を含んでいてもよい。第２の半導体素子４５の形状、機能、性能などは、第１の半導体素子４０の形状、機能、性能などと同一でもよく、異なっていてもよい。
　第２の半導体素子４５は、パッド１６を介してインターポーザ２０に電気的に接続されている。インターポーザ２０のパッド１６と第２の半導体素子４５との間にはバンプが設けられていてもよい。第２の半導体素子４５は、パッド３７を介して再配線層チップ３０の第１配線３５に電気的に接続されている。再配線層チップ３０のパッド３７と第２の半導体素子４５との間にはバンプが設けられていてもよい。
　支持キャリア５０は、インターポーザ２０及び再配線層チップ３０を支持する。支持キャリア５０は、インターポーザ２０及び再配線層チップ３０から剥離可能である。支持キャリア５０が剥離される際、剥離層５１も剥離される。支持キャリア５０及び剥離層５１が剥離された場合、貫通電極１４及び第２配線１５が外部に露出する。これにより、貫通電極１４及び第２配線１５を、例えば他の半導体パッケージや配線基板に電気的に接続することができる。支持キャリア５０は、インターポーザ２０及び再配線層チップ３０の組み合わせの全体を包含する大きさを有する。支持キャリア５０の形状は、例えば矩形でもよい。なお、図示の例では、支持キャリア５０がインターポーザ２０及び再配線層チップ３０の組み合わせを１つ支持するが、インターポーザ２０及び再配線層チップ３０の複数の組み合わせを支持してもよい。
　本実施の形態にかかる半導体パッケージ１は、インターポーザ２０及び再配線層チップ３０の複数の組み合わせを支持する後述する支持キャリア基板５０Ｐ（図１６Ａ参照）から切り出されることで形成される。支持キャリア５０は、支持キャリア基板５０Ｐから切り出された支持キャリア基板５０Ｐの一部である。切り出された支持キャリア５０には、対応するインターポーザ２０、再配線層チップ３０、半導体素子４０，４５、及び第２モールド樹脂層６０が搭載されている。
　支持キャリア５０は、例えば、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジルコニウム(ZrO2)基板、ニオブ酸リチウム基板、ニオブ酸タンタル基板などを含んでいてもよい。樹脂基板は、有機材料を含んでいてもよい。例えば、樹脂基板は、エポキシ樹脂、ポリエチレン、ポリプロピレンなどを含んでいてもよい。支持キャリア５０の厚さは、例えば１００μｍ以上であり、２００μｍ以上であってもよく、５００μｍ以上であってもよい。支持キャリア５０の厚さは、例えば２ｍｍ以下であり、１．５ｍｍ以下であってもよく、１ｍｍ以下であってもよい。
　剥離層５１は、インターポーザ２０の第２表面２０Ｂ及び再配線層チップ３０の第２表面３０Ｂと接合し且つ支持キャリア５０と接合する。剥離層５１は、インターポーザ２０の第２表面２０Ｂ及び再配線層チップ３０の第２表面３０Ｂから剥離され得るものであり、例えば加熱されることにより剥離されてもよい。この場合、剥離層５１は、熱可塑性の樹脂を含むものでもよい。剥離層５１の厚さは、例えば０．３μｍ以上であり、１μｍ以上であってもよい。剥離層５１の厚さは、例えば３０μｍ以下であり、５０μｍ以下であってもよい。
　第２モールド樹脂層６０は樹脂を含み、第２モールド樹脂層６０に含まれる樹脂は、例えば、ポリイミド、エポキシ樹脂、アクリル、ビスマレイミド、ポリベンゾオキサゾール、及びベンゾシクロブテンのうちのいずれか、又はこれらの二種以上の組合せなどでもよい。第２モールド樹脂層６０は、熱硬化性樹脂を含んでもよい。第２モールド樹脂層６０に含まれる樹脂は、熱硬化性のエポキシ系樹脂でもよい。第２モールド樹脂層６０は、インターポーザ２０、再配線層チップ３０、第１の半導体素子４０及び第２の半導体素子４５を覆う。第２モールド樹脂層６０は、インターポーザ２０、再配線層チップ３０、第１の半導体素子４０及び第２の半導体素子４５に接合される。これにより、第２モールド樹脂層６０は、インターポーザ２０及び再配線層チップ３０に取り付けられた状態で第１の半導体素子４０及び第２の半導体素子４５を保持する。
　第２モールド樹脂層６０は、図２に示すように第１の半導体素子４０及び第２の半導体素子４５の全体を覆ってもよい。第２モールド樹脂層６０は、第１の半導体素子４０及び第２の半導体素子４５の一部が露出する状態で覆ってもよい。第２モールド樹脂層６０は、インターポーザ２０における貫通部２１と再配線層チップ３０との間の隙間を充填してもよい。そして、第２モールド樹脂層６０は、貫通部２１と再配線層チップ３０の側面とに接合してもよい。第２モールド樹脂層６０の厚さは、例えば３０μｍ以上であり、１００μｍ以上であってもよい。第２モールド樹脂層６０の厚さは、例えば３００μｍ以下であり、６００μｍ以下であってもよい。第２モールド樹脂層６０の厚さは、インターポーザ２０に接する面からその反対側の面までの距離である。
　次に、本実施の形態による半導体パッケージ１の製造方法を説明する。以下に説明する製造方法では、まず、再配線層チップ３０の基材となる再配線層チップ中間体３００の製造手順が説明される。次いで、再配線層チップ中間体３００から製造される再配線層チップ３０の製造手順が説明される。そして、再配線層チップ３０を用いて製造される半導体パッケージ１の製造手順が説明される。
　まず、再配線層チップ中間体３００を製造する際、図６に示すようにチップキャリア基板３８Ｍが準備される。チップキャリア基板３８Ｍには剥離層３９Ｍが形成される。再配線層チップ３０は、再配線層チップ中間体３００から切り出される複数のチップのうちの一つである。剥離層３９Ｍは、再配線層チップ３０の構成部分として切り出される前の剥離層３９を含む部分に相当する。
　チップキャリア基板３８Ｍは、例えばガラス基板や、シリコン基板（ウェハ）でもよい。チップキャリア基板３８Ｍの形状は、ウェハのような円形であってもよい。チップキャリア基板３８Ｍの直径は、例えば１００ｍｍ以上であり、１５０ｍｍ以上であってもよく、２００ｍｍ以上であってもよい。チップキャリア基板３８Ｍの直径は、例えば４００ｍｍ以下であり、３５０ｍｍ以下であってもよく、３００ｍｍ以下であってもよい。この場合、後述の第１再配線層３４の形成の際、チップキャリア基板３８Ｍよりも大きい後述する支持キャリア基板５０Ｐ上に、後述のように第１再配線層３４を形成する場合に比べて小型の露光装置を用いて微細な配線を形成できる。剥離層３９Ｍは、例えば熱可塑性の樹脂を含むものでもよい。剥離層３９Ｍは、例えば熱可塑性の樹脂フィルムをチップキャリア基板３８Ｍに接合することで形成されてもよい。
　続いて、図７Ａに示すように剥離層３９Ｍに複数の第１再配線層３４が形成される。図７Ｂに示すように、本例では、円形のチップキャリア基板３８Ｍに第１再配線層３４が形成される。図７Ａ及び図７Ｂに示す複数の第１再配線層３４は、複数の再配線層チップ３０を構成する配線を含む。このような複数の第１再配線層３４のことを、再配線層群３４Ｍとも称する。再配線層群３４Ｍは、フォトリソグラフィにより形成されてもよい。この場合、例えばチップキャリア基板３８Ｍに、まず銅などからなる導電層が設けられる。次いで、導電層上に感光性のレジスト膜が設けられる。次いで、レジスト膜が第１再配線層３４に対応する所望のパターンで露光装置により露光される。次いで、レジスト膜が除去される。その後、導電層がエッチングされることで再配線層群３４Ｍが形成される。
　続いて、図８に示すように再配線層群３４Ｍが絶縁層３３Ｍによって覆われる。絶縁層３３Ｍは、再配線層チップ３０の構成部分として切り出される前の絶縁層３３を含む部分に相当する。絶縁層３３Ｍは、例えば、ポリイミド、エポキシ系樹脂、アクリル系樹脂、及びこれらの二種以上の組合せなどから形成される材料を硬化することにより形成されてもよい。絶縁層３３Ｍは、再配線層群３４Ｍが露出しないように再配線層群３４Ｍにおける剥離層３９Ｍに接する面以外の面を覆っている。ここで、再配線層群３４Ｍと絶縁層３３Ｍとで再配線要素部分３１Ｍが形成される。再配線要素部分３１Ｍは、再配線層チップ３０の構成部分として切り出される前の再配線要素３１を含む部分に相当する。
　続いて、図９Ａに示すように絶縁層３３Ｍが第１モールド樹脂層部分３２Ｍによって覆われる。第１モールド樹脂層部分３２Ｍは、再配線層チップ３０の構成部分として切り出される前の第１モールド樹脂層３２を含む部分に相当する。第１モールド樹脂層部分３２Ｍは、例えば、ポリイミド、エポキシ樹脂、アクリル、ビスマレイミド、ポリベンゾオキサゾール、及びベンゾシクロブテンのうちのいずれか、又はこれらの二種以上の組合せなどから形成される材料を硬化することにより形成されてもよい。その後、図９Ａ及び図９Ｂに示すように、第１モールド樹脂層部分３２Ｍが接着層３６Ｍによって覆われる。接着層３６Ｍは、再配線層チップ３０の構成部分として切り出される前の接着層３６を含む部分に相当する。接着層３６Ｍは、感熱接着性を有する熱可塑性ポリイミドで形成されてもよい。
　以上の手順によって、再配線層チップ中間体３００が製造される。再配線層チップ中間体３００は、再配線要素部分３１Ｍと、樹脂を含む第１モールド樹脂層部分３２Ｍと、チップキャリア基板３８Ｍと、を備える。再配線要素部分３１Ｍは、絶縁性を有する絶縁層３３Ｍ及び絶縁層３３Ｍに埋め込まれる、言い換えると覆われる複数の第１再配線層３４を有し、第１面（図９Ａにおける下側の面）及び前記第１面の反対側に位置する第２面（図９Ａにおける上側の面）を含む。各第１再配線層３４は、前記第１面に少なくとも一部が位置する第１配線３５を含む第１導電部３０Ｅを含む。第１モールド樹脂層部分３２Ｍは、再配線要素部分３１Ｍの前記第２面に取り付けられる。チップキャリア基板３８Ｍは、再配線要素部分３１Ｍの前記第１面に剥離層３９Ｍを介して接し、再配線要素部分３１Ｍ及び第１モールド樹脂層部分３２Ｍを支持している。また、再配線層チップ中間体３００は、第１モールド樹脂層部分３２Ｍに取り付けられた接着層３６Ｍと、再配線要素部分３１Ｍとチップキャリア基板３８Ｍとの間に設けられた剥離層３９Ｍと、をさらに備えている。
　その後、再配線層チップ中間体３００は、図１０Ａ及び図１０Ｂに示すように複数個に切断される。これにより、再配線層チップ中間体３００から複数の再配線層チップ３０が切り出される。これにより、再配線層チップ３０が製造される。図１０Ａ及び図１０Ｂには、厳密には組み込み前再配線層チップ３０’が示されている。図１１には、チップキャリア３８及び剥離層３９が取り外された再配線層チップ３０が示されている。再配線層チップ３０は、チップキャリア３８及び剥離層３９が取り外された後、半導体パッケージ１の一部分として組み込まれる。図示はしないが、チップキャリア基板３８Ｍ及び剥離層３９Ｍが再配線要素部分３１Ｍから剥離された後、再配線要素部分３１Ｍ及び第１モールド樹脂層部分３２Ｍを含む積層体が複数個に切断されてもよい。
　以下では、半導体パッケージ１の製造手順を説明する。まず、図１２Ａに示すように、支持キャリア基板５０Ｐが準備される。支持キャリア基板５０Ｐの面積は、例えば０．５ｍ２以上であり、１．０ｍ２以上であってもよく、２．０ｍ２以上であってもよく、３．０ｍ２以上であってもよい。支持キャリア基板５０Ｐには、剥離層５１Ｍが形成される。剥離層５１Ｍは、半導体パッケージ１の構成部分として切り出される前の剥離層５１を含む部分に相当する。
　続いて、図１２Ｂ及び図１２Ｃに示すように、支持キャリア基板５０Ｐ上にインターポーザ層２０Ｍが形成される。インターポーザ層２０Ｍは、半導体パッケージ１の構成部分として切り出される前の複数のインターポーザ２０を含む部分に相当する。インターポーザ層２０Ｍは、複数の貫通部２１を含む。また、複数の再配線層チップ３０が準備される。
　そして、複数の貫通部２１のそれぞれに再配線層チップ３０が配置される。具体的には、図１３Ａ及び図１３Ｂに示すように、各再配線層チップ３０は、インターポーザ層２０Ｍに含まれる複数のインターポーザ２０のうちの対応するインターポーザ２０と隣り合うように配置され、再配線層チップ３０が支持キャリア基板５０Ｐに取り付けられる。再配線層チップ３０は、接着層３６を介して剥離層５１Ｍに接合されることにより支持キャリア基板５０Ｐに取り付けられる。接着層３６が例えば感熱接着性を有する場合、再配線層チップ３０は、接着層３６が剥離層５１Ｍに接する状態で配置される。そして、例えば接着層３６が加熱されることにより、接着層３６と剥離層５１Ｍとが接合されてもよい。
　上述のように再配線層チップ３０が支持キャリア基板５０Ｐに取り付けられることにより、図１３Ａ及び図１３Ｂに示す半導体パッケージ中間体１Ｍが製造される。半導体パッケージ中間体１Ｍは、インターポーザ２０と、インターポーザ２０と隣り合う再配線層チップ３０と、インターポーザ２０及び再配線層チップ３０を支持する支持キャリア基板５０Ｐと、を備える。より具体的には、半導体パッケージ中間体１Ｍは、複数のインターポーザ２０を含むインターポーザ層２０Ｍと、複数のインターポーザ２０と隣り合う複数の再配線層チップ３０と、複数のインターポーザ２０及び再配線層チップ３０を支持する支持キャリア基板５０Ｐと、を備える。
　その後、図１４に示すようにインターポーザ２０の第１表面２０Ａにパッド１６が設けられる。パッド１６は貫通電極１４に電気的に接続される。再配線層チップ３０の第１配線３５の一部が形成する第１面３１Ａにパッド３７が形成される。パッド３７は、第１配線３５に電気的に接続される。
　続いて、図１５Ａ及び図１５Ｂに示すようにインターポーザ２０及び再配線層チップ３０に重なるように第１の半導体素子４０及び第２の半導体素子４５が搭載される。ここでは、第１の半導体素子４０及び第２の半導体素子４５の複数の組み合わせが、対応するインターポーザ２０及び再配線層チップ３０に重なるように配置される。そして、第１の半導体素子４０は、パッド１６を介してインターポーザ２０の貫通電極１４に電気的に接続される。第１の半導体素子４０は、パッド３７を介して再配線層チップ３０の第１配線３５に電気的に接続される。第２の半導体素子４５は、パッド１６を介してインターポーザ２０の貫通電極１４に電気的に接続される。第２の半導体素子４５は、パッド３７を介して再配線層チップ３０の第１配線３５に電気的に接続される。
　続いて、図１６Ａに示すように第２モールド樹脂層部分６０Ｍが設けられる。第２モールド樹脂層部分６０Ｍは、再配線層チップ３０の構成部分として切り出される前の第２モールド樹脂層６０を含む部分に相当する。これにより、複数の半導体パッケージ１を含む半導体パッケージブロックが形成される。その後、図１６Ａ及び図１６Ｂに示すように、上記ブロックから半導体パッケージ１が切り出される。第２モールド樹脂層部分６０Ｍは、複数のインターポーザ２０の第１表面２０Ａ及び再配線層チップ３０の第１表面３０Ａに接合する。また、第２モールド樹脂層部分６０Ｍは、複数の第１の半導体素子４０及び第２の半導体素子４５に接合し、複数の第１の半導体素子４０及び第２の半導体素子４５を保持する。これにより、ブロックから半導体パッケージ１が切り出された後、支持キャリア５０がインターポーザ２０及び再配線層チップ３０から剥離された場合であっても、第２モールド樹脂層６０によって、インターポーザ２０、再配線層チップ３０、第１の半導体素子４０及び第２の半導体素子４５の一体化状態が維持される。第２モールド樹脂層部分６０Ｍは、軟化させた材料を硬化させることで形成されてもよい。第２モールド樹脂層部分６０Ｍは、液状の材料を硬化させることで形成されてもよい。
　以上に説明した半導体パッケージ１は、インターポーザ２０と、インターポーザ２０と隣り合う再配線層チップ３０と、インターポーザ２０及び再配線層チップ３０に重なる半導体素子４０，４５と、を備える。そして、再配線層チップ３０は、半導体素子４０，４５が重なる面である第１面３１Ａを含む再配線要素３１と、再配線要素３１における半導体素子４０，４５が重なる面の反対側に位置する面である第２面３１Ｂに取り付けられ、樹脂を含む第１モールド樹脂層３２とを含む。そして、再配線要素３１は、絶縁性を有する絶縁層３３及び絶縁層３３に覆われる第１再配線層３４を含む。第１再配線層３４は、再配線要素３１における半導体素子４０，４５が重なる第１面３１Ａに少なくとも一部が位置する第１配線３５を含む第１導電部３０Ｅを含む。インターポーザ２０は、インターポーザ２０における半導体素子４０，４５が重なる面に位置する貫通電極１４を含む第２導電部２０Ｅを含む。そして、半導体素子４０，４５は、第１導電部３０Ｅ及び第２導電部２０Ｅに電気的に接続する。
　このような半導体パッケージ１では、インターポーザ２０と再配線層チップ３０とが別々に製造される。そして、インターポーザ２０と再配線層チップ３０とが一体化されることで半導体パッケージ１が製造される。これにより、大型の半導体パッケージ１を低コストで提供可能となる。すなわち、インターポーザ２０と再配線層チップ３０に対応する部分とを同時に１つの支持キャリア基板５０Ｐ又は支持キャリア５０上に形成する場合には、全体のサイズが大型になることで、再配線層チップ３０が含むような微細な配線パターンを形成するための露光装置等の装置の大型化も必要になり得る。この場合、設備コストが大きくなり得る。これに対して、支持キャリア基板５０Ｐ又は支持キャリア５０とは別の場所で再配線層チップ３０が製造される場合には、再配線層チップ３０は、例えば既存の小型の装置で製造され得る。そのため、大型の半導体パッケージ１を低コストで且つ効率的に提供することが可能となる。
　また、インターポーザ２０と再配線層チップ３０とが別々に製造される場合、半導体パッケージ１は、インターポーザ２０と再配線層チップ３０とが一体化されることで製造される。このとき、再配線層チップ３０は、再配線要素３１と第１モールド樹脂層３２とを有する。そして、第１モールド樹脂層３２は、再配線要素３１の変形を抑制する機能を有する。詳しくは、再配線層チップ３０では、絶縁層３３と第１再配線層３４との熱膨張係数が異なるため、再配線要素３１が反ろうとする。このとき、第１モールド樹脂層３２が絶縁層３３を補強して再配線要素３１の反りを抑制するように機能する。したがって、半導体パッケージ１において部分的に再配線層チップ３０が反る又は歪むような変形が抑制される。結果的に、インターポーザ２０と再配線層チップとが連なる部分を平坦にできることで、半導体パッケージ１全体を平坦に形成できる。これにより、面方向に大型の半導体パッケージ１を形成できる。
　よって、本実施の形態によれば、大型の半導体パッケージ１を低コストで提供できる。また、半導体パッケージ１における変形も抑制できる。
　上述した一実施形態を様々に変更できる。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した一実施形態と同様に構成され得る部分について、上述の一実施形態における対応する部分に対して用いた符号と同一の符号を用いる。重複する説明は省略する。また、上述した一実施形態において得られる作用効果がその他の実施形態においても得られることが明らかである場合、その説明を省略する場合もある。
（変形例）
　図１７は、再配線層チップ３０の一変形例を示す図である。図１７に示す変形例にかかる再配線層チップ３０は、第１モールド樹脂層３２に形成された貫通孔３２Ａに位置する貫通電極３２Ｅをさらに有する。貫通電極３２Ｅは、第１再配線層３４に電気的に接続されている。
　図１７では、再配線要素３１における第１再配線層３４の一部が、再配線要素３１の第１面３１Ａと第２面３１Ｂとに位置する。詳しくは、第１面３１Ａに位置する第１配線３５の一部と、この第１配線３５の一部から絶縁層３３を貫通して第２面３１Ｂに至る導電部３４Ｅとで構成される部分が、再配線要素３１の第１面３１Ａと第２面３１Ｂとに位置する。そして、導電部３４Ｅに貫通電極３２Ｅが接続されている。導電部３４Ｅを形成する場合、例えば、剥離層３９（３９Ｍ）上に第１配線３５を形成した後、第１配線３５を絶縁層３３で覆う。その後、絶縁層３３に第１配線３５の一部を第２面３１Ｂ側に開口させる孔を形成し、孔に導電部３４Ｅを設ける。導電部３４Ｅは電解めっき法で形成されてもよい。
　図１８は、図１の半導体パッケージ１の一変形例を示す図である。図１８に示す変形例にかかる半導体パッケージ１では、インターポーザ２０の貫通部２１に配置された再配線層チップ３０と、インターポーザ２０との間に間隔が形成されていない。再配線層チップ３０とインターポーザ２０との間は、絶縁層３３の形成材料と同じ材料で埋められてもよいし、第２モールド樹脂層６０によって埋められてもよい。
　図１９は、一変形例にかかる半導体パッケージ１’を示す図である。図２０は、図１９の半導体パッケージ１’のＣ－Ｃ線に沿った断面図である。半導体パッケージ１’は、インターポーザ２０、再配線層チップ３０、２つの第１の半導体素子４０、２つの第２の半導体素子４５、１つの第３の半導体素子４８、支持キャリア５０及び第２モールド樹脂層６０を備えている。インターポーザ２０は、厚さ方向に貫通する孔でなる１つの貫通部２１を有する。そして、再配線層チップ３０は、貫通部２１に配置されている。
　２つの第１の半導体素子４０のうちの一方は、平面視において、言い換えると第３方向Ｄ３で見たとき、インターポーザ２０及び再配線層チップ３０に重なる。２つの第１の半導体素子４０のうちの他方は、上記一方とは異なる位置で、平面視において、言い換えると第３方向Ｄ３で見たとき、インターポーザ２０及び再配線層チップ３０に重なる。そして、第１の半導体素子４０は、インターポーザ２０及び再配線層チップ３０の両方に電気的に接続されている。詳しくは、インターポーザ２０における複数の貫通電極１４のうちの１つ又は複数の貫通電極１４が、２つの第１の半導体素子４０のそれぞれに電気的に接続されている。再配線層チップ３０は、第１の半導体素子４０のそれぞれに電気的に接続されている第１配線３５を含む第１導電部３０Ｅを含む。
　２つの第２の半導体素子４５のうちの一方は、平面視において、言い換えると第３方向Ｄ３で見たとき、インターポーザ２０及び再配線層チップ３０に重なる。２つの第２の半導体素子４５のうちの他方は、上記一方とは異なる位置で、平面視において、言い換えると第３方向Ｄ３で見たとき、インターポーザ２０及び再配線層チップ３０に重なる。そして、第２の半導体素子４５は、インターポーザ２０及び再配線層チップ３０の両方に電気的に接続されている。詳しくは、インターポーザ２０の第２導電部２０Ｅにおける複数の貫通電極１４のうちの１つ又は複数の貫通電極１４が、２つの第２の半導体素子４５のそれぞれに電気的に接続されている。再配線層チップ３０は、第２の半導体素子４５のそれぞれに電気的に接続されている第１配線３５を含む。
　第３の半導体素子４８は、平面視において、言い換えると第３方向Ｄ３で見たとき、再配線層チップ３０に重なる。そして、第３の半導体素子４８は、再配線層チップ３０の第１配線３５に電気的に接続されている。詳しくは、第３の半導体素子４８は、第１の半導体素子４０と電気的に接続した第１配線３５と電気的に接続している。第３の半導体素子４８は、第２の半導体素子４５と電気的に接続した第１配線３５と電気的に接続している。これにより、第１の半導体素子４０と第３の半導体素子４８と第２の半導体素子４５は互いに電気的に接続している。
　図２１は、一変形例にかかる半導体パッケージ１’’を示す図である。図２２は、図２１の半導体パッケージ１’’のＤ－Ｄ線に沿った断面図である。半導体パッケージ１’’は、インターポーザ２０、４つの再配線層チップ３０、２つの第１の半導体素子４０、２つの第２の半導体素子４５、１つの第３の半導体素子４８、支持キャリア５０及び第２モールド樹脂層６０を備えている。インターポーザ２０は、厚さ方向に貫通する孔でなる４つの貫通部２１を有する。そして、４つの再配線層チップ３０は、別々の貫通部２１に配置されている。
　図２１及び図２２に示す変形例のように、複数の再配線層チップ３０が１つのインターポーザ２０に組み込まれてもよい。
　図２３は、一変形例にかかる半導体パッケージ１’’’を示す図である。半導体パッケージ１’’’は、インターポーザ２０及び再配線層チップ３０と第２モールド樹脂層６０との間に第２絶縁層７０が設けられている点で、図２に示した半導体パッケージ１と相違する。第２絶縁層７０は、例えば、ポリイミド、エポキシ系樹脂、アクリル系樹脂、及びこれらの二種以上の組合せなどでもよい。図示の例では、パッド１６，３７は、第２絶縁層７０に埋め込まれている。
　図２４は、一変形例にかかる半導体パッケージ中間体１Ｍ’を示す図である。半導体パッケージ中間体１Ｍ’は、インターポーザ２０と、インターポーザ２０と隣り合う再配線層チップ３０と、インターポーザ２０及び再配線層チップ３０を支持する支持キャリア基板５０Ｐと、を備える。なお、図２４は半導体パッケージ中間体１Ｍ’の一部のみを示している。実際上、半導体パッケージ中間体１Ｍ’は、複数のインターポーザ２０を含むインターポーザ層２０Ｍと、複数のインターポーザ２０と隣り合う複数の再配線層チップ３０と、複数のインターポーザ２０及び再配線層チップ３０を支持する支持キャリア基板５０Ｐと、を備える。
　図２４の半導体パッケージ中間体１Ｍ’では、インターポーザ２０の第１表面２０Ａが第３絶縁層８０で覆われている。第３絶縁層８０にはパッド１６が設けられている。パッド１６は、第１表面２０Ａに対して突出している。パッド１６は、第３絶縁層８０を貫通する接続導電部１６ａを介して、第１表面２０Ａから露出するインターポーザ２０における貫通電極１４に電気的に接続されている。また、再配線層チップ３０の再配線要素３１における絶縁層３３は第１配線３５を埋め込み、絶縁層３３には第１配線３５の一部と電気的に接続する接続導電部３７ａが設けられている。そして、再配線層チップ３０にはパッド３７が設けられている。パッド３７は、再配線層チップ３０の第１表面３０Ａに対して突出している。パッド３７は、接続導電部３７ａを介して第１配線３５と電気的に接続されている。
　すなわち、半導体パッケージ中間体１Ｍ’は、パッド１６，３７を一体的に備え、パッド１６は第３絶縁層８０により保持され、パッド３７は絶縁層３３により保持されている。このような半導体パッケージ中間体１Ｍ’に第１の半導体素子４０及び第２の半導体素子４５を搭載する際には、第１の半導体素子４０及び第２の半導体素子４５は、第３絶縁層８０及び絶縁層３３に重なることで、インターポーザ２０及び再配線層チップ３０に重なる。第３絶縁層８０は、例えば、ポリイミド、エポキシ系樹脂、アクリル系樹脂、及びこれらの二種以上の組合せなどでもよい。なお、半導体パッケージ中間体１Ｍ’においては、パッド１６，３７に代えて、バンプが形成されてもよい。
　図２５は、半導体パッケージ中間体１Ｍ’の製造方法の一例を説明する図である。まず、図２５（Ａ）に示すように、インターポーザ層２０Ｍが形成された支持キャリア基板５０Ｐが準備される。インターポーザ層２０Ｍは、半導体パッケージ１の構成部分として切り出される前の複数のインターポーザ２０を含む部分に相当する。インターポーザ層２０Ｍは、複数の貫通部２１を含む。
　続いて、複数の再配線層チップ３０が準備される。ここで、変形例にかかる再配線層チップ３０では、接続導電部３７ａが絶縁層３３から露出する状態で再配線要素３１に一体化されている。そして、図２５（Ｂ）に示すように、複数の貫通部２１のそれぞれに再配線層チップ３０が配置され、再配線層チップ３０が支持キャリア基板５０Ｐに取り付けられる。再配線層チップ３０は、接着層３６を介して剥離層５１Ｍに接合されることにより支持キャリア基板５０Ｐに取り付けられる。
　続いて、図２５（Ｃ）に示すように、第３絶縁層８０を形成する形成材料８０Ｍがインターポーザ２０及び再配線層チップ３０に設けられる。形成材料８０Ｍは、インターポーザ２０の第１表面２０Ａを覆うとともに、再配線層チップ３０を覆う。形成材料８０Ｍは、例えばフィルムであり、真空ラミネートによりインターポーザ２０及び再配線層チップ３０に密着する状態で設けられてもよい。図示の例では、インターポーザ２０と再配線層チップ３０との間の間隔に形成材料８０Ｍの一部が充填されている。
　形成材料８０Ｍは感光性材料であり、図２５（Ｃ）に示す非露光部分ＮＥ以外の箇所を露光される。この露光により、形成材料８０Ｍの一部が硬化し、非露光部分ＮＥは未硬化のままとされる。その後、非露光部分ＮＥが除去されることで、貫通孔が設けられた第３絶縁層８０が形成される。また、再配線層チップ３０が外部に露出する。そして、第３絶縁層８０における貫通孔内で例えば電解めっき法によりめっきを成長させる。
　そして、第３絶縁層８０における貫通孔で十分にめっきが成長することで、図２５（Ｄ）に示すように接続導電部１６ａが形成される。その後、接続導電部１６ａ、３７aからメッキを成長させることで、パッド１６、３７が形成される。これにより、半導体パッケージ中間体１Ｍ’が得られる。パッド１６，３７に代えて、バンプを形成する場合には、バンプはめっき法で形成されてもよいし、印刷法で形成されてもよい。
　図２６Ａ及び図２６Ｂは、半導体パッケージ中間体１０Ｍ’を構成する再配線層チップ
３０の製造方法を説明する図である。
　この例では、まず、図２６Ａ（Ａ）に示すように、前工程チップキャリア基板３８Ｍ’が準備される。そして、前工程チップキャリア基板３８Ｍ’に前工程剥離層３９Ｍ’が形成される。続いて、図２６Ａ（Ｂ）に示すように前工程剥離層３９Ｍ’に複数の第１再配線層３４が形成される。なお、図２６Ａ（Ｂ）では、一つの第１再配線層３４しか示されていないが、実際は、複数の第１再配線層３４が形成される。複数の第１再配線層３４は、複数の再配線層チップ３０を構成する配線を含む。
　続いて、図２６Ａ（Ｃ）に示すように複数の第１再配線層３４が前工程絶縁層３３Ｍ１によって覆われる。前工程絶縁層３３Ｍ１は、感光性材料である。前工程絶縁層３３Ｍ１は、例えば、ポリイミド、エポキシ系樹脂、アクリル系樹脂、及びこれらの二種以上の組合せなどから形成される材料を硬化することにより形成されてもよい。
　続いて、前工程絶縁層３３Ｍ１が図２６Ａ（Ｃ）に示す非露光部分ＮＥ以外の領域を露光される。そして、非露光部分ＮＥが除去され、前工程絶縁層３３Ｍ１において除去されなかった部分が硬化される。これにより、第１再配線層３４における一部の配線を露出させる孔が形成される。そして、前工程絶縁層３３Ｍ１に形成された孔内で例えば電解めっき法でめっきを成長させることにより、図２６Ａ（Ｄ）に示すように、接続導電部３７ａが形成される。
　そして、図２６Ａ（Ｅ）に示すように、第１再配線層３４及び接続導電部３７ａが形成された前工程絶縁層３３Ｍ１から、前工程チップキャリア基板３８Ｍ’及び前工程剥離層３９Ｍ’が剥離される。
　続いて、図２６Ｂ（Ｆ）に示すように、チップキャリア基板３８Ｍが準備され、チップキャリア基板３８Ｍに剥離層３９Ｍが形成される。そして、剥離層３９Ｍに接続導電部３７ａが接するように、剥離層３９Ｍと前工程絶縁層３３Ｍ１とが貼り合わされる。続いて、図２６Ｂ（Ｇ）に示すように、前工程絶縁層３３Ｍ１に後工程絶縁層３３Ｍ２が設けられる。後工程絶縁層３３Ｍ２は、第１再配線層３４を覆う。ここで、前工程絶縁層３３Ｍ１及び後工程絶縁層３３Ｍ２が、絶縁層３３Ｍを形成する。その後、図２６Ｂ（Ｈ）に示すように、絶縁層３３Ｍが第１モールド樹脂層部分３２Ｍ及び接着層３６Ｍによって覆われる。これにより、再配線層チップ中間体が形成される。そして、再配線層チップ中間体から複数の再配線層チップ３０が切り出される。
　図２６Ｃ及び図２６Ｄは、再配線層チップ３０の他の製造方法を説明する図である。この例では、インターポーザ２０に組み込まれる前の再配線層チップ３０に、接続導電部３７ａと、パッド３７とが一体化される。
　この例では、まず、図２６Ｃ（Ａ）に示すように、前工程チップキャリア基板３８Ｍ’が準備される。そして、前工程チップキャリア基板３８Ｍ’に前工程剥離層３９Ｍ’が形成される。続いて、図２６Ｃ（Ｂ）に示すように前工程剥離層３９Ｍ’に複数の第１再配線層３４が形成される。複数の第１再配線層３４は、複数の再配線層チップ３０を構成する配線を含む。続いて、図２６Ｃ（Ｃ）に示すように複数の第１再配線層３４が前工程絶縁層３３Ｍ１によって覆われる。
　続いて、第１再配線層３４及び前工程絶縁層３３Ｍ１から前工程チップキャリア基板３８Ｍ’及び前工程剥離層３９Ｍ’が剥離される。そして、図２６Ｃ（Ｄ）に示すように、第１再配線層３４及び前工程絶縁層３３Ｍ１における前工程チップキャリア基板３８Ｍ’及び前工程剥離層３９Ｍ’が設けられていた面とは反対側の面に、中工程チップキャリア基板３８Ｍ’’及び中工程剥離層３９Ｍ’’が設けられる。
　その後、図２６Ｃ（Ｅ）に示すように、第１再配線層３４が露出する面に後工程絶縁層３３Ｍ２が設けられる。後工程絶縁層３３Ｍ２は、第１再配線層３４を覆う。続いて、後工程絶縁層３３Ｍ２が図２６Ｃ（Ｅ）に示す非露光部分ＮＥ以外の領域を露光される。そして、非露光部分ＮＥが除去され、後工程絶縁層３３Ｍ２において除去されなかった部分が硬化される。これにより、第１再配線層３４における一部の配線を露出させる孔が形成される。そして、後工程絶縁層３３Ｍ２に形成された孔内で例えば電解めっき法でめっきを成長させることにより、図２６Ｃ（Ｆ）に示すように、接続導電部３７ａが形成される。また、前工程絶縁層３３Ｍ１及び後工程絶縁層３３Ｍ２が、絶縁層３３Ｍを形成する。
　その後、図２６Ｄ（Ｇ）に示すように、接続導電部３７ａからメッキを成長させることにより、パッド３７が形成される。その後、図２６Ｄ（Ｈ）に示すように、剥離層３９Ｍが形成されたチップキャリア基板３８Ｍが準備される。そして、剥離層３９Ｍとパッド３７が接するように、チップキャリア基板３８Ｍが絶縁層３３Ｍに設けられる。その後、図２６Ｄ（Ｉ）に示すように、中工程チップキャリア基板３８Ｍ’’及び中工程剥離層３９Ｍ’’が剥離される。その後、図２６Ｄ（Ｊ）に示すように、絶縁層３３Ｍが第１モールド樹脂層部分３２Ｍ及び接着層３６Ｍによって覆われる。これにより、再配線層チップ中間体が形成される。そして、再配線層チップ中間体から複数の再配線層チップ３０が切り出される。
　図２７は、さらの他の変形例にかかる半導体パッケージ中間体１Ｍ’’を示す図である。半導体パッケージ中間体１Ｍ’’は、インターポーザ２０と、インターポーザ２０と隣り合う再配線層チップ３０と、インターポーザ２０及び再配線層チップ３０を支持する支持キャリア基板５０Ｐと、を備える。再配線層チップ３０は、図２６Ｃ及び図２６Ｄで説明した工程により作製されており、インターポーザ２０に組み込まれる前にパッド３７を備えている。なお、図２７は半導体パッケージ中間体１Ｍ’’の一部のみを示している。実際上、半導体パッケージ中間体１Ｍ’’は、複数のインターポーザ２０を含むインターポーザ層２０Ｍと、複数のインターポーザ２０と隣り合う複数の再配線層チップ３０と、複数のインターポーザ２０及び再配線層チップ３０を支持する支持キャリア基板５０Ｐと、を備える。
　半導体パッケージ中間体１Ｍ’’では、インターポーザ層２０Ｍが多層構造であり、第１インターポーザ層２０Ｍ１と、第１インターポーザ層２０Ｍ１に重ねられた第２インターポーザ層２０Ｍ２とを備える。再配線層チップ３０は、第１インターポーザ層２０Ｍ１に重なるように配置され、この状態で第２インターポーザ層２０Ｍ２と隣り合っている。
　図２８は、半導体パッケージ中間体１Ｍ’’の製造方法の一例を説明する図である。まず、図２８（Ａ）に示すように、第１インターポーザ層２０Ｍ１が形成された支持キャリア基板５０Ｐが準備される。続いて、図２８（Ｂ）に示すように、第１インターポーザ層２０Ｍ１に再配線層チップ３０が設けられる。その後、図２８（Ｃ）に示すように、再配線層チップ３０を囲むように第２インターポーザ層２０Ｍ２が設けられる。その後、第２インターポーザ層２０Ｍ２に接続導電部１６ａ及びパッド１６が形成される。これら接続導電部１６ａ及びパッド１６は、図２５で説明した工程と同じ工程により形成され得る。
　以上に説明した図２７及び図２８に示す半導体パッケージ中間体１Ｍ’’は、インターポーザ２０と、インターポーザ２０と隣り合う再配線層チップ３０と、インターポーザ２０及び再配線層チップ３０を支持する支持キャリア基板５０Ｐと、を備える。より詳しくは、インターポーザ２０が多層構造であり、インターポーザ２０を構成する一部の層と、再配線層チップ３０が隣り合っている。言うまでも無く、半導体パッケージ中間体１Ｍ’’を用いて形成される半導体パッケージにおいても、インターポーザ２０を構成する一部の層と、再配線層チップ３０が隣り合う。
　次に、図２９は、図５の再配線層チップの変形例を示す図である。図２９に示す例では、第１再配線層３４の各第１配線３５が無機膜３５ａで覆われている。無機膜３５ａは、絶縁性を有するものである。無機膜３５ａは、例えば酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）等で形成され得る。無機膜３５ａは、高周波電流が流れた際の電気エネルギーの損失を抑制する。ここで、絶縁層３３の誘電正接は、０．０１以下であることが好ましい。この場合、無機膜３５ａと低い誘電正接の絶縁層３３とにより、電気エネルギーの損失を効果的に抑制できる。絶縁層３３は、ポリイミドで形成されてもよい。図示の例では、無機膜３５ａが、剥離層３９の表面に設けられる各第１配線３５の露出部分を覆う。第１配線３５の露出部分は、剥離層３９の表面に接する第１配線３５の裏面を除く第１配線３５の側面及び表面であるが、他の導電部分との接続部分は無機膜３５ａによって覆われない。また、図示の例では、無機膜３５ａは、剥離層３９の表面のうちの第１配線３５が設けられていない部分の全体を覆っている。これにより、無機膜３５ａは、剥離層３９の表面における隣り合う第１配線３５の間に位置する部分を覆っている。また、無機膜３５ａは、剥離層３９の表面におけるその外縁から最外周側に位置する第１配線３５までの部分を覆っている。図示の例では、複数の第１配線３５がラインアンドスペースのパターンで設けられ、第１配線３５の線幅と隣り合う第１配線３５の間隔とが同じであり、例えば１．５μｍである。また、第１配線３５のアスペクト比は約２．５である。ただし、寸法条件は特に限られない。なお、無機膜３５ａは、剥離層３９の表面の全体を覆わなくてもよい。例えば、図２９に示す状態から、無機膜３５ａの一部を除去することにより、無機膜３５ａが、剥離層３９の表面におけるその外縁から最外周側に位置する第１配線３５までの部分を覆わない状態が形成されもよい。
（半導体パッケージが搭載される製品の例）
　図３０は、半導体パッケージ１が搭載される製品の例を示す図である。半導体パッケージ１は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ１１０、タブレット端末１２０、携帯電話１３０、スマートフォン１４０、デジタルビデオカメラ１５０、デジタルカメラ１６０、デジタル時計１７０、サーバ等に搭載される。
　上記実施の形態および変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記実施の形態および変形例に示される全構成要素から幾つかの構成要素を削除してもよい。
１，１’，１’’，１’’’…半導体パッケージ
１Ｍ…半導体パッケージ中間体
１４…貫通電極
１５…第２配線
１６…パッド
２０…インターポーザ
２０Ａ…第１表面
２０Ｂ…第２表面
２０Ｅ…第２導電部
２０Ｍ…インターポーザ層
２１…貫通部
２２…インターポーザ絶縁層
２２Ａ…貫通孔
２４…第２再配線層
３０…再配線層チップ
３０’…組み込み前再配線層チップ
３０Ａ…第１表面
３０Ｂ…第２表面
３０Ｅ…第１導電部
３１…再配線要素
３１Ｍ…再配線要素部分
３１Ａ…第１面
３１Ｂ…第２面
３２…第１モールド樹脂層
３２Ｍ…第１モールド樹脂層部分
３２Ａ…貫通孔
３２Ｅ…貫通電極
３３…絶縁層
３３Ｍ…絶縁層
３４…第１再配線層
３４Ｍ…再配線層群
３５…第１配線
３６…接着層
３７…パッド
３８…チップキャリア
３８Ｍ…チップキャリア基板
３９…剥離層
３９Ｍ…剥離層
４０…第１の半導体素子
４５…第２の半導体素子
５０…支持キャリア
５０Ｐ…支持キャリア基板
５１…剥離層
５１Ｍ…剥離層
６０…第２モールド樹脂層
６０Ｍ…第２モールド樹脂層部分
７０…第２絶縁層
１１０…ノート型パーソナルコンピュータ
１２０…タブレット端末
１３０…携帯電話
１４０…スマートフォン
１５０…デジタルビデオカメラ
１６０…デジタルカメラ
１７０…デジタル時計
１８０…サーバ
３００…再配線層チップ中間体
Ｄ１…第１方向
Ｄ２…第２方向
Ｄ３…第３方向

Claims (21)

  1. 　インターポーザと、
    　前記インターポーザと隣り合う再配線層チップと、
    　前記インターポーザ及び前記再配線層チップに重なる半導体素子と、を備え、
    　前記再配線層チップは、前記半導体素子が重なる面を含む再配線要素と、前記再配線要素における前記半導体素子が重なる面の反対側に位置する面に取り付けられ、樹脂を含む第１モールド樹脂層とを含み、
    　前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記半導体素子が重なる面に少なくとも一部が位置する第１導電部を含み、
    　前記インターポーザは、前記インターポーザにおける前記半導体素子が重なる面に位置する第２導電部を含む第２再配線層を含み、
    　前記半導体素子は、前記第１導電部及び前記第２導電部に電気的に接続する、半導体パッケージ。
  2. 　前記インターポーザ及び前記再配線層チップを介して前記半導体素子と向き合う位置に配置され、前記インターポーザ及び前記再配線層チップを支持する支持キャリアをさらに備え、
    　前記支持キャリアは、前記インターポーザ及び前記再配線層チップから剥離可能である、請求項１に記載の半導体パッケージ。
  3. 　前記インターポーザ及び前記再配線層チップを覆い且つ前記インターポーザ及び前記再配線層チップに取り付けられ、前記半導体素子を保持する第２モールド樹脂層をさらに備える、請求項１に記載の半導体パッケージ。
  4. 　前記第１モールド樹脂層の線膨張率は、前記絶縁層の線膨張率よりも小さい、請求項１に記載の半導体パッケージ。
  5. 　前記第１モールド樹脂層のヤング率は、前記絶縁層のヤング率よりも大きい、請求項１に記載の半導体パッケージ。
  6. 　前記第１モールド樹脂層の曲げ剛性は、前記絶縁層の曲げ剛性よりも大きい、請求項１に記載の半導体パッケージ。
  7. 　前記第１モールド樹脂層の厚さは、前記絶縁層の厚さよりも大きい、請求項１に記載の半導体パッケージ。
  8. 　前記第１モールド樹脂層は、前記樹脂に分散された粒状のフィラーを含む、請求項１に記載の半導体パッケージ。
  9. 　前記フィラーの熱伝導率は、前記樹脂の熱伝導率よりも大きい、請求項８に記載の半導体パッケージ。
  10. 　前記フィラーは、無機材料で形成される、請求項８に記載の半導体パッケージ。
  11. 　前記フィラーの色は、黒である、請求項８に記載の半導体パッケージ。
  12. 　前記再配線層チップは、前記第１モールド樹脂層に形成された貫通孔に位置する貫通電極をさらに含む、請求項１に記載の半導体パッケージ。
  13. 　前記第１導電部は第１配線を含み、前記第２導電部は第２配線を含み、
    　前記第１配線の線幅は、前記第２配線の線幅よりも小さい、請求項１乃至１２のいずれかに記載の半導体パッケージ。
  14. 　前記第１導電部は第１配線を含み、前記第１配線の線幅は、１０μｍ以下である、請求項１乃至１２のいずれかに記載の半導体パッケージ。
  15. 　前記第１モールド樹脂層が含む前記樹脂は、エポキシ樹脂、ポリイミド、アクリル、ビスマレイミド、ポリベンゾオキサゾール、及びベンゾシクロブテンのうちの少なくともいずれかである、請求項１に記載の半導体パッケージ。
  16. 　インターポーザと、
    　前記インターポーザと隣り合う再配線層チップと、
    　前記インターポーザ及び前記再配線層チップを支持する支持キャリア基板と、を備え、
    　前記再配線層チップは、再配線要素と、前記再配線要素に取り付けられ、樹脂を含むモールド樹脂層とを含み、前記再配線層チップは、前記モールド樹脂層が前記支持キャリア基板に接する状態で前記支持キャリア基板に取り付けられ、
    　前記支持キャリア基板は、前記インターポーザ及び前記再配線層チップから剥離可能であり、
    　前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記モールド樹脂層が取り付けられる面の反対側に位置する面に少なくとも一部が位置する第１導電部を含み、前記インターポーザは、前記支持キャリア基板に向く面の反対側に位置する面に位置する第２導電部を含む第２再配線層を含む、半導体パッケージ中間体。
  17. 　絶縁性を有する絶縁層及び前記絶縁層に覆われる再配線層を含み、第１面及び前記第１面の反対側に位置する第２面を含み、前記再配線層が前記第１面に少なくとも一部が位置する導電部を含む再配線要素と、
    　前記第２面に取り付けられ、樹脂を含むモールド樹脂層と、を備える、再配線層チップ。
  18. 　前記モールド樹脂層における前記第２面に取り付けられる面の反対側に位置する面に取り付けられる接着層をさらに備え、前記接着層は、感熱接着性又は感光接着性又は感圧接着性を有する、請求項１７に記載の再配線層チップ。
  19. 　絶縁性を有する絶縁層及び前記絶縁層に覆われる複数の再配線層を含み、第１面及び前記第１面の反対側に位置する第２面を含み、各前記再配線層が前記第１面に少なくとも一部が位置する導電部を含む再配線要素部分と、
    　前記第２面に取り付けられ、樹脂を含むモールド樹脂層部分と、
    　前記第１面に接合するチップキャリア基板と、を備える、再配線層チップ中間体。
  20. 　インターポーザと隣り合うように再配線層チップを配置する工程と、
    　前記インターポーザ及び前記再配線層チップに重なるように半導体素子を搭載する工程と、を備え、
    　前記再配線層チップは、前記半導体素子が重なる面を含む再配線要素と、前記再配線要素における前記半導体素子が重なる面の反対側に位置する面に取り付けられ、樹脂を含む第１モールド樹脂層とを含み、
    　前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記半導体素子が重なる面に少なくとも一部が位置する第１導電部を含み、前記インターポーザは、前記インターポーザにおける前記半導体素子が重なる面に位置する第２導電部を含む第２再配線層を含み、
    　前記搭載する工程で、前記半導体素子を、前記第１導電部及び前記第２導電部に電気的に接続する、半導体パッケージの製造方法。
  21. 　支持キャリア基板を準備する工程と、
    　前記支持キャリア基板上にインターポーザを形成する工程と、
    　前記インターポーザと隣り合うように再配線層チップを前記支持キャリア基板に取り付ける工程と、を備え、
    　前記再配線層チップは、再配線要素と、前記再配線要素に取り付けられ、樹脂を含むモールド樹脂層とを含み、前記再配線層チップは、前記モールド樹脂層が前記支持キャリア基板に接する状態で前記支持キャリア基板に取り付けられ、
    　前記支持キャリア基板は、前記インターポーザ及び前記再配線層チップから剥離可能であり、
    　前記再配線要素は、絶縁性を含む絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記モールド樹脂層が取り付けられる面の反対側に位置する面に少なくとも一部が位置する第１導電部を含み、前記インターポーザは、前記支持キャリア基板に向く面の反対側に位置する面に位置する第２導電部を含む第２再配線層を含む、半導体パッケージ中間体の製造方法。
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