TWI471952B - 晶片尺寸封裝件之製法 - Google Patents

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Description

晶片尺寸封裝件之製法
本發明係有關於一種封裝件之製法，尤指一種晶片尺寸封裝件之製法。
隨著半導體技術的演進，半導體產品已開發出各種封裝技術，而為了使半導體封裝件更為輕薄短小，遂發展出一種晶片尺寸封裝件(chip scale package，簡稱CSP)之技術，其特色在於此種晶片尺寸封裝件僅具有與晶片尺寸相近或略大的尺寸。
如第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427號美國專利，即揭露一種傳統之CSP結構，其係直接於晶片上形成線路增層而無需使用如基板或導線架等晶片承載件，且利用線路重佈層(redistribution layer，簡稱RDL)之技術將晶片上的電極墊重新分配至所欲位置。
然而，上述CSP結構之缺點在於線路重佈層之技術之施用或佈設於晶片上的導電跡線往往受限於晶片之尺寸或其作用面之面積大小，尤其當晶片之積集度提昇且晶片尺寸日趨縮小的情況下，晶片甚至無法提供足夠表面以設置更多數量的銲球來與外界電性連接。
有鑑於此，第6,271,469號美國專利與第1A至1C圖揭露一種晶圓級晶片尺寸封裝件(Wafer Level CSP，WLCSP)之製法之剖視圖，其係提供於晶片上形成有線路增層的封 裝件較為充足的表面區域，以容納較多的輸入/輸出端或銲球。
如第1A圖所示，準備一膠膜11，並將複數晶片12以其作用面121黏貼於該膠膜11上，該膠膜11例如為熱感應膠膜。
如第1B圖所示，進行封裝模壓(molding)製程，即利用一如環氧樹脂之封裝膠體13包覆住晶片12之非作用面122及側面，再加熱移除該膠膜11，以外露出該晶片作用面121。
如第1C圖所示，然後利用線路重佈層(RDL)技術敷設一介電層14於晶片12之作用面121及封裝膠體13的表面上，並開設複數貫穿介電層14之開口以露出晶片上的電極墊120，接著於該介電層14上形成線路層15，並使線路層15電性連接至電極墊120，再於該線路層15上敷設絕緣保護層16，且於外露之部分該線路層15上植設銲球17，之後進行切割作業。
透過前述製程，因包覆該晶片12之封裝膠體13的表面能提供較該晶片12作用面121大之表面區域，所以能設置較多銲球17，以有效達成與外界之電性連接。
然，上揭製程之缺點在於將該晶片12以其作用面121黏貼於該膠膜11上而固定之方式，常因該膠膜11於製程中受熱而發生伸縮問題，造成黏置於該膠膜11上之晶片12位置發生偏移，甚至於封裝模壓時，因該膠膜11受熱軟化而造成該晶片12位移，導致後續在進行線路重佈層之 製程時，該線路層15無法有效連接至該晶片12的電極墊120上，因而造成電性連接不良。
此外，請參閱第2圖，前述之晶圓級晶片尺寸封裝件於封裝模壓中，亦可能因該膠膜11’遇熱軟化，使該封裝膠體13發生溢膠130至該晶片12之作用面121，甚或污染該電極墊120，造成後續線路重佈層之製程之線路層與晶片的電極墊接觸不良，而導致廢品問題。
又，請參閱第3A圖，前述之晶圓級晶片尺寸封裝件於封裝模壓製程中僅透過該膠膜11支撐晶片12，所以該膠膜11及封裝膠體13易發生嚴重翹曲(warpage)110問題，尤其是當該封裝膠體13之厚度很薄時，翹曲問題將更為嚴重，進而導致後續進行線路重佈層之製程時，在該晶片12上塗佈之該介電層14會有厚度不均勻問題；如此即須額外再提供一硬質載具18(如第3B圖所示)，以將該封裝膠體13透過一黏膠19而固定在該硬質載具18上，來進行整平，但當完成線路重佈層之製程而移除該載具18時，卻容易於該封裝膠體13上殘留黏膠190(如第3C圖所示)。其它相關之習知技術的揭露係如第6,498,387、6,586,822、7,019,406及7,238,602號美國專利所示。
再者，如第3D圖所示，若該封裝件欲進行堆疊，則需先貫穿該封裝膠體13，並進行封裝膠體13貫孔製程(Through Mold Via，簡稱TMV)，以形成複數貫穿之通孔，之後再以電鍍或化鍍製程於該通孔中填充導電材料100，俾形成複數導電通孔10，再於該導電通孔10上形成 銲球17’，以供接置如另一封裝件之電子裝置1。惟，貫穿該封裝膠體13之製程困難，且形成該導電通孔10時需填充該導電材料100，以致於製程時間增加，且成本提高。
因此，如何提供一種晶片尺寸封裝件之製法，能避免前述習知技術之缺失，進而確保線路層與電極墊間之電性連接品質，並提昇產品的可靠度，減少製程成本，實為一重要課題。
本發明提供一種晶片尺寸封裝件之製法，係包括：提供一承載板，且於該承載板上設有相鄰之導電凸塊及置晶區；設置晶片於該承載板之置晶區上，該晶片具有相對之作用面及非作用面，且該作用面上具有複數電極墊，並以該作用面接置於該承載板上；形成封裝膠體於該承載板、導電凸塊及晶片上，以包覆該晶片，且該封裝膠體具有結合至該承載板上之第一表面及相對該第一表面之第二表面；從該封裝膠體之第二表面移除部分該封裝膠體，以令該導電凸塊之一端外露於該封裝膠體之第二表面；移除該承載板，以露出該封裝膠體之第一表面、該導電凸塊及該晶片之作用面；形成介電層於該封裝膠體之第一表面、該導電凸塊及該晶片之作用面上；形成線路層於該介電層上，且於該介電層中形成導電盲孔，以令該線路層透過該導電盲孔電性連接該電極墊及該導電凸塊；以及形成第一絕緣保護層於該介電層及該線路層上，且該絕緣保護層具有第一開孔，以令部分該線路層外露於該第一開孔。
由上可知，本發明之晶片尺寸封裝件之製法係藉由導電凸塊以直接連接堆疊之其他電子裝置，而無須進行封裝膠體之貫孔與導電材料之填充步驟以形成導電通孔，有效簡化製程，以減少製程時間且降低成本。再者，本發明使用承載板來替代習知之膠膜，有效避免因膠膜受熱變形所致之封裝膠體溢膠及晶片污染等問題。
又，本發明藉由於承載板上設置晶片，該承載板不會如習知技術之膠膜因受熱而發生伸縮或軟化問題，且又藉由該承載板上的導電凸塊增加整體結構之支撐力以避免結構發生翹曲，故該晶片不會發生偏移或位移，因而於進行線路重佈層之製程時，該線路層與晶片之電極墊可有效對位，確保電性連接品質，有效避免廢品問題；又本發明無須如習知地以黏膠固定至一載具，所以亦不會在封裝膠體上殘留黏膠。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「最外層」、「齊平」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第4A至4H圖所示者，係為本發明之晶片尺寸封裝件之製法的剖視圖。
如第4A圖所示，提供一承載板20，且於該承載板20上設有相鄰之複數導電凸塊200及一置晶區A，又形成該承載板20係可為銅之材質，該承載板20與導電凸塊200係可一體成形或分別成形。
或者，如第4A’圖所示，該導電凸塊200之一端上復具有金屬層20a，且形成該金屬層20a之材質係為鎳、鈀、金所組群組之一者或疊層結構。但以下將僅以第4A圖做為例示說明。
如第4B圖所示，設置一晶片22於該承載板20之置晶區A上，該晶片22具有相對之作用面22a及非作用面22b，且該作用面22a上具有複數電極墊220，並以該作用面22a接置於該承載板20上。於本實施例中，係於該作用面22a上塗佈黏著層21，以達到使該晶片22結合固定於該承載板20上之目的，但不以此方式為限。
如第4C圖所示，形成封裝膠體23於該承載板20、該導電凸塊200及該晶片22上，以包覆該晶片22，且該封裝膠體23具有結合至該承載板20上之第一表面23a及相 對該第一表面23a之第二表面23b。於本實施例中，該封裝膠體23係覆蓋該晶片22之非作用面22b，且該導電凸塊200之一端與該封裝膠體23之第二表面23b之間的距離h為10至50μm，但並不限於此範圍。
如第4D圖所示，從該封裝膠體23之第二表面23b移除部分該封裝膠體23，以令該導電凸塊200之一端外露於該封裝膠體23之第二表面23b，詳而言之，係藉由研磨來移除部分厚度之該封裝膠體23，使該導電凸塊200之一端與該封裝膠體23之第二表面23b齊平。
或者，如第4D’圖所示，係藉由雷射燒灼於該封裝膠體23之第二表面23b上形成對應外露該導電凸塊200之封裝膠體開孔230。但以下將僅以第4D圖做為例示說明。
如第4E圖所示，蝕刻移除該承載板20，以露出該封裝膠體23之第一表面23a及該導電凸塊200，再以化學藥液移除該黏著層21，以露出該晶片22之作用面22a。
本發明於移除該承載板20時，不會在該封裝膠體23之第一表面23a上殘留金屬材或黏膠。
如第4F圖所示，進行線路重佈層(RDL)之製程，即先形成至少一介電層24於該封裝膠體23之第一表面23a、該導電凸塊200及該晶片22之作用面22a上；接著，形成複數盲孔240於該介電層24中，以外露出該導電凸塊200及電極墊220，再進行圖案化步驟，以形成導電盲孔250於該盲孔240中，且形成線路層25於該導電盲孔250上及介電層24上，以令該線路層25透過該導電盲孔250 電性連接該電極墊220及該導電凸塊200。
如第4G圖所示，形成第一絕緣保護層26a於該介電層24及線路層25上，且該第一絕緣保護層26a具有複數第一開孔260a，以令部分該線路層25外露於該第一開孔260a，俾供於後續製程中，形成如銲球之第一導電元件27於該第一開孔260a中之線路層25上，以外接其他電子裝置，例如：電路板、半導體晶片或封裝件；此外，形成第二絕緣保護層26b於該封裝膠體23之第二表面23b及該導電凸塊200上，且該第二絕緣保護層26b具有複數第二開孔260b，以令部分該導電凸塊200外露於該第二開孔260b。
或者，如第4G’圖所示，亦可先形成增層結構25’於該介電層24及線路層25上，再將該第一絕緣保護層26a設於該增層結構25’之最外層上，以令部分該增層結構25’之最外層線路外露於該第一開孔260a，俾供形成第一導電元件27於該第一開孔260a中之線路上。又該增層結構25’具有至少一介電層、設於該介電層上之線路、以及設於該介電層中且電性連接該線路層25與線路之導電盲孔。於其他實施例中，亦可形成另一增層結構(未圖示)於該封裝膠體23之第二表面23b上。但以下將僅以第4G圖做為例示說明。
如第4H圖所示，形成如銲球之第二導電元件28於該第二開孔260b中之導電凸塊200上，以供外接其他電子裝置29，例如：電路板或另一封裝件。
第5A至5C圖所示者，係提供形成如第4A圖所示之承載板20與導電凸塊200之製程。
如第5A圖所示，先提供一基板30，再於該基板30上形成阻層31，且該阻層31具有複數開口310，以外露出部分該基板30之表面。
如第5B圖所示，蝕刻移除該開口310中之部分基板30材料，以令該阻層31下方形成該導電凸塊200。
如第5C圖所示，移除該阻層31，令剩餘之基板30材料作為該承載板20。
第5A’至5C’圖所示者，係提供形成如第4A’圖所示之承載板20、導電凸塊200與金屬層20a之製程。
如第5A’圖所示，提供一基板30，再形成阻層31於該基板30上，且該阻層31具有複數開口310以外露出部分該基板30之表面。
如第5B’圖所示，形成該金屬層20a於該開口310中之基板30上。
如第5C’圖所示，移除該阻層31及其下方之部分基板30材料，以令該金屬層20a下方形成該導電凸塊200，而剩餘之基板30材料作為該承載板20。
綜上所述，本發明之晶片尺寸封裝件之製法係藉由導電凸塊以直接連接堆疊之其他電子裝置，而無須進行封裝膠體之貫孔與導電材料之填充步驟以形成導電通孔，有效簡化製程，以減少製程時間且降低成本。再者，本發明使用承載板來替代習知之膠膜，有效避免因膠膜受熱變形所致之封裝膠體溢膠及晶片污染等問題。
又，本發明藉由於承載板上設置晶片，該承載板不會 如習知技術之膠膜因受熱而發生伸縮或軟化問題，且又藉由該承載板上的導電凸塊增加整體結構之支撐力以避免結構發生翹曲，故該晶片不會發生偏移或位移，因而於進行線路重佈層之製程時，該線路層與晶片之電極墊可有效對位，確保電性連接品質，有效避免廢品問題；又本發明無須如習知地以黏膠固定至一載具，所以亦不會在封裝膠體上殘留黏膠。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1、29‧‧‧電子裝置
10‧‧‧導電通孔
100‧‧‧導電材料
11、11’‧‧‧膠膜
110‧‧‧翹曲
12、22‧‧‧晶片
120、220‧‧‧電極墊
121、22a‧‧‧作用面
122、22b‧‧‧非作用面
13‧‧‧封裝膠體
130‧‧‧溢膠
14、24‧‧‧介電層
15、25‧‧‧線路層
16‧‧‧絕緣保護層
17、17’‧‧‧銲球
18‧‧‧載具
19‧‧‧黏膠
190‧‧‧殘留黏膠
20‧‧‧承載板
20a‧‧‧金屬層
200、200’‧‧‧導電凸塊
21‧‧‧黏著層
23、23’‧‧‧封裝膠體
23a‧‧‧第一表面
23b、23b’‧‧‧第二表面
230‧‧‧封裝膠體開孔
240‧‧‧盲孔
25’‧‧‧增層結構
250‧‧‧導電盲孔
26a‧‧‧第一絕緣保護層
26b‧‧‧第二絕緣保護層
260a‧‧‧第一開孔
260b‧‧‧第二開孔
27‧‧‧第一導電元件
28‧‧‧第二導電元件
30‧‧‧基板
31‧‧‧阻層
310‧‧‧開口
A‧‧‧置晶區
h‧‧‧距離
第1A至1C圖係為第6,271,469號美國專利所揭露之晶圓級晶片尺寸封裝件之製法的剖視圖；第2圖係為第6,271,469號美國專利所揭示之晶圓級晶片尺寸封裝件發生溢膠問題之剖視圖；第3A至3D圖係為第6,271,469號美國專利所揭示之晶圓級晶片尺寸封裝件發生封裝膠體翹曲、增設載具、封裝膠體表面殘膠及不易堆疊等問題之剖視圖；第4A至4H圖所示者係為本發明之晶片尺寸封裝件及其製法之示意圖，其中，第4A’、4D’與4G’圖分別係為第4A、4D與4G圖之另一實施態樣；第5A至5C圖所示者係為第4A圖所示之承載板與導 電凸塊之製程之剖視圖；以及第5A’至5C’圖所示者係為第4A’圖所示之承載板、導電凸塊與金屬層之製程之剖視圖。
200‧‧‧導電凸塊
22‧‧‧晶片
22a‧‧‧作用面
22b‧‧‧非作用面
220‧‧‧電極墊
23‧‧‧封裝膠體
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧介電層
240‧‧‧盲孔
25‧‧‧線路層
250‧‧‧導電盲孔
26a‧‧‧第一絕緣保護層
26b‧‧‧第二絕緣保護層
260a‧‧‧第一開孔
260b‧‧‧第二開孔
27‧‧‧第一導電元件

Claims (15)

  1. 一種晶片尺寸封裝件之製法，係包括：提供一承載板，且於該承載板上設有相鄰之導電凸塊及置晶區；設置晶片於該承載板之置晶區上，該晶片具有相對之作用面及非作用面，且該作用面上具有複數電極墊，並以該作用面接置於該承載板上；形成封裝膠體於該承載板、導電凸塊及晶片上，以包覆該晶片，且該封裝膠體具有結合至該承載板上之第一表面及相對該第一表面之第二表面；從該封裝膠體之第二表面移除部分該封裝膠體，以令該導電凸塊之一端外露於該封裝膠體之第二表面；移除該承載板，以露出該封裝膠體之第一表面、該導電凸塊及該晶片之作用面；形成介電層於該封裝膠體之第一表面、該導電凸塊及該晶片之作用面上；形成線路層於該介電層上，且於該介電層中形成導電盲孔，以令該線路層透過該導電盲孔電性連接該電極墊及該導電凸塊；以及形成第一絕緣保護層於該介電層及該線路層上，且該絕緣保護層具有第一開孔，以令部分該線路層外露於該第一開孔。
  2. 如申請專利範圍第1項所述之晶片尺寸封裝件之製 法，復包括形成第一導電元件於該第一開孔中之線路層上。
  3. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，復包括形成增層結構於該介電層及該線路層上，且該第一絕緣保護層係設於該增層結構之最外層上。
  4. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，其中，移除部分該封裝膠體係包括移除部分厚度之該封裝膠體，使該導電凸塊之一端與該封裝膠體之第二表面齊平。
  5. 如申請專利範圍第4項所述之晶片尺寸封裝件之製法，其中，移除部分厚度之該封裝膠體之方式係為研磨。
  6. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，其中，移除部分該封裝膠體係包括於該封裝膠體之第二表面上形成對應外露該導電凸塊之封裝膠體開孔。
  7. 如申請專利範圍第6項所述之晶片尺寸封裝件之製法，其中，形成該封裝膠體開孔之方式係雷射燒灼。
  8. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，復包括於該導電凸塊外露於該第二表面之一端上形成第二導電元件。
  9. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，復包括於該封裝膠體之第二表面與導電凸塊上形成第二絕緣保護層，且該第二絕緣保護層具有第二開 孔，以令部分該導電凸塊外露於該第二開孔。
  10. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，其中，該導電凸塊之一端上復具有金屬層，且該金屬層係外露於該封裝膠體之第二表面。
  11. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，其中，形成該承載板與導電凸塊之步驟係包括：提供一基板；於該基板上形成阻層，且該阻層具有複數開口，以外露部分該基板之表面；移除該開口中之部分基板材料；以及移除該阻層。
  12. 如申請專利範圍第10項所述之晶片尺寸封裝件之製法，其中，形成該承載板、導電凸塊與金屬層之製程係包括：提供一基板；形成阻層於該基板上，且該阻層具有複數開口，以外露出部分該基板之表面；形成該金屬層於該開口中之基板上；以及移除該阻層及其下方之部分基板材料。
  13. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，其中，移除該承載板之方式係蝕刻。
  14. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，復包括於該晶片之作用面上塗佈黏著層，以令該晶片接置於該承載板之置晶區上，且於移除該承載板 後，復移除該黏著層。
  15. 如申請專利範圍第1項所述之晶片尺寸封裝件之製法，其中，形成該承載板之材質係為銅。
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