TWI734962B - 半導體封裝與包括其的天線模組 - Google Patents

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Abstract

一種半導體封裝包括：框架，具有第一貫穿孔；半導體晶片，具有上面配置有連接墊的主動面；第一包封體，包封半導體晶片的至少部分；第二包封體，配置於框架的外側表面的至少部分上；以及連接構件，配置於半導體晶片的主動面上，且包括電性連接至半導體晶片的連接墊的重佈線層。所述框架包括絕緣層、配線層、第一金屬層、第二金屬層及通孔，所述配線層配置於絕緣層的上表面及下表面上，所述第一金屬層位於絕緣層的外側壁上，所述第二金屬層位於第一貫穿孔的內側壁上，所述通孔貫穿絕緣層的上表面及下表面。

Description

半導體封裝與包括其的天線模組
[相關申請案的交叉參考]
本申請案主張2018年8月22日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0097952號的優先權的權益，所述申請案的揭露內容全文以引用方式併入本案。
本揭露是有關於一種半導體封裝與一種包括其的天線模組。
近年來，隨著電子裝置的高效能趨勢，安裝於例如智慧型電話等行動裝置上的各種組件已在更高的頻率下使用，且頻寬正在增加。特別是，在用於毫米波及5G通訊的天線模組的情形中，需要顯著地減少天線模組中的各組件之間的相互干擾且需要小型化。因此，即使在安裝於天線模組上的半導體封裝中，亦需要具有各種電磁波屏蔽結構以達成優異的對電磁干擾(electromagnetic interference，EMI)的屏蔽特性。
本揭露的態樣可提供一種半導體封裝與一種包括其的天 線模組，其中藉由增強高頻訊號或高速資料所通過的貫通孔與半導體晶片之間的電性屏蔽來消除相互干擾。
根據本揭露的態樣，在半導體封裝及包括其的天線模組中，金屬層配置於在半導體封裝中所配置的框架的整個表面上。
舉例而言，根據本揭露的態樣，一種半導體封裝包括：框架，具有第一貫穿孔；半導體晶片，配置於所述框架的所述第一貫穿孔中，且具有上面配置有連接墊的主動面及配置於所述主動面的相對側上的非主動面；第一包封體，包封所述半導體晶片的至少部分；第二包封體，配置於所述框架的外側壁的部分上；以及連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層。所述框架包括絕緣層、配線層、第一金屬層、第二金屬層及通孔，所述配線層位於所述絕緣層的上表面及下表面上，所述第一金屬層位於所述絕緣層的外側壁上，所述第二金屬層位於所述第一貫穿孔的內側壁上，所述通孔貫穿所述絕緣層的所述上表面及所述下表面。
100:天線基板
111:基板絕緣層
112:基板配線層
113:連接通孔層
122、124:基板鈍化層
200A、200B、200C、200D、1121:半導體封裝
210:框架
210H1:第一貫穿孔/貫穿孔
210H1a:第一外部貫穿孔
210H2a:第二外部貫穿孔
210H2:第二貫穿孔/貫穿孔
211、2141、2241:絕緣層
211a:第一絕緣層
211b:第二絕緣層
211c:第三絕緣層
212:配線層
212a:第一配線層/配線層
212b:第二配線層/配線層
212c:第三配線層/配線層
212d:第四配線層/配線層
213、2143、2243:通孔
213a:第一通孔
213b:第二通孔
213c:第三通孔
215Ha:第一貫穿孔金屬層/第二金屬層/金屬層
215Hb:第二貫穿孔金屬層/第二金屬層/金屬層
215S:第一金屬層/金屬層
215Sa:第一側表面層
215Sb:第二側表面層/側表面層
221、1120:電子組件
222、2120、2220:半導體晶片
222P、2122、2222:連接墊
230a:第一包封體/包封體
230b:第二包封體/包封體
240、2140、2240:連接構件
241a:第一重佈線絕緣層
241b:第二重佈線絕緣層
2142:重佈線層
242a:第一重佈線層/重佈線層
242b:第二重佈線層/重佈線層
243a:第一重佈線通孔
243b:第二重佈線通孔
250、2150、2223、2250:鈍化層
255:背側鈍化層
270:電性連接結構
290:背側配線結構
292:背側配線層
292a:第一背側配線層/背側配線層
292b:第二背側配線層/背側配線層
293:背側通孔
500A:天線模組
1000:電子裝置
1010、1110、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:組件
1050、1130:照相機
1060:天線
1070:顯示器
1080:電池
1090:訊號線
1100:智慧型電話
1101、2121、2221:本體
2100:扇出型半導體封裝
2130:包封體
2160、2260:凸塊下金屬層
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2251:開口
2280:底部填充樹脂
2290:模製材料
2301、2302:中介基板
D1:第一距離
D2、D3:寬度
I-I':線
L1:第一長度
L2:第二長度
SL:封裝邊界線
藉由結合附圖閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及其他優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出天線模組的實例的剖面示意圖。
圖10為沿圖9的天線模組的線I-I'所截取的切割平面示意圖。
圖11A至圖15B為示出形成圖9的天線模組的製程的實例的平面示意圖及剖面示意圖。
圖16為示出半導體封裝的另一實例的剖面示意圖。
圖17為示出半導體封裝的另一實例的剖面示意圖。
圖18為示出半導體封裝的另一實例的剖面示意圖。
在下文中，將參照所附圖式闡述本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指相對於圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指與所述方向相反的方向。然而，定義 該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。可理解，當以「第一」及「第二」來指稱元件時，所述元件不受其限制。使用用語「第一」、「第二」等可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「例示性實施例」並不指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為闡述例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000可容置主板1010。主板1010可物理連接至及/或電性連接至晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可與以下將闡述的其他組件加以組合，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution， LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。此外，網路相關組件1030可與上文所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramics，LTCC)、電磁干擾(EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與晶片相關組件1020及/或網路相關組件1030一起彼 此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(personal computer，PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置中用 於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件(例如照相機1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝1121可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片的電路的寬度與電子裝置的主板的電路的寬度之間可能存在電性連接方面的差異，因此可能需要進行半導體封裝。具體而言，在半導體晶片的情形中，半導體晶片的連接墊的尺寸及各連接墊之間的間隔可能非常精密，但在電子裝置中使用的主板的情形中，主板的組件安裝墊的尺寸及各組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而可能需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，端視半導體晶片2220的尺寸而定，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片 2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著再次藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化膜(圖中未示出)等的積體電路(IC)。連接構件2140可包括：絕緣層2141；重佈線層2142，形成於絕緣層2141上；及通孔2143，將連接墊2122與重佈線層2142彼此電性連接。
因此，扇出型半導體封裝可具有其中輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100可包括連接構件2140，連接構件2140能夠在半導體晶片2120上將連接墊2122重佈線直至超過半導體晶片2120的尺寸的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。另外，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其是與例如中介基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的 等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
天線模組
圖9為示出天線模組的實例的剖面示意圖。
圖10為沿圖9的天線模組的線I-I'所截取的切割平面示意圖。
參照圖9及圖10，根據本揭露中的例示性實施例的天線模組500A可包括：天線基板100；以及半導體封裝200A，配置於天線基板100的下表面的一側上以電性連接至天線基板100。天線基板100可為能夠實施毫米(millimeter，mm)波/5G天線的區域，且包括包含天線圖案及接地圖案的基板配線層112。具體而言，天線基板100可包括基板絕緣層111、基板配線層112、連接通孔層113以及基板鈍化層122及基板鈍化層124。半導體封裝200A可包括：框架210，具有第一貫穿孔210H1及第二貫穿孔210H2；電子組件221，配置於框架210的第一貫穿孔210H1中，且包括半導體晶片及被動組件中的至少一者；至少一個半導體晶片222，配置於框架210的第二貫穿孔210H2中，且具有上面配置有連接墊222P的主動面以及配置於主動面的相對側上的非主動面；第一包封體230a，包封框架210及電子組件221的至少部分；第二包封體230b，包封框架210及半導體晶片220的至少部分；連接構件240，配置於框架210、電子組件221以及半導體晶片222的主動面上；鈍化層250，配置於連接構件240上；電性連接結構270，配置於鈍化層250的開口上；以及背側配線結構290，配置 於框架210的下部分上。具體而言，框架210可包括：絕緣層211；配線層212，配置於絕緣層211的上表面及下表面上；以及通孔213，貫穿絕緣層211的上表面及下表面，且框架210可更包括：第一金屬層215S，位於絕緣層211的外側壁上；以及第二金屬層215Ha及第二金屬層215Hb，分別配置於貫穿孔210H1及貫穿孔210H2的內側壁上。
近來，隨著電子裝置的高效能趨勢，安裝於例如智慧型電話等行動裝置上的各種組件已在更高的頻率下使用，且其頻寬正在增加。特別是，在毫米(mm)波/5G天線模組的情形中，可能需要位於例如使用高頻率的半導體晶片等安裝組件之間的電磁干擾(EMI)屏蔽結構。
同時，當天線模組以一般系統級封裝(system-in-package，SIP)型模組方式來實施時，各種半導體晶片及被動組件可藉由表面安裝技術(surface mount technology，SMT)安裝於天線基板的底表面上，且為了防止電磁干擾(EMI)，將覆蓋半導體晶片及被動組件的屏蔽件貼附至半導體晶片及被動組件，或者以環氧模製化合物(epoxy molding compound，EMC)來覆蓋半導體晶片及被動組件，且然後在環氧模製化合物的外表面上形成金屬層。
另一方面，在根據例示性實施例的天線模組500A中，其中各種電子組件221及半導體晶片222被封裝於一個封裝中的半導體封裝200A可安裝於天線基板100上，且半導體封裝200A的 框架210可包括：第一金屬層215S，覆蓋框架210的外側；以及第二金屬層215Ha及第二金屬層215Hb，覆蓋被貫穿孔210H1及貫穿孔210H2暴露的內側表面。框架210中的通孔213可配置於第一金屬層215S與第二金屬層215Ha及第二金屬層215Hb之間，以使得通孔213可藉由第一金屬層215S以及第二金屬層215Ha及第二金屬層215Hb而被電性屏蔽。特別是，框架210中的通孔213可電性連接至上天線基板100以為高速資料或RF頻率訊號提供通路。因此，通孔213可位於第一金屬層215S與第二金屬層215Ha及第二金屬層215Hb之間，進而使得可增強通孔213與周圍環境之間的電性屏蔽，且同時可增強電子組件221及半導體晶片222與通孔213之間的屏蔽。另外，電子組件221及半導體晶片222可被配置成分別被第二金屬層215Ha及第二金屬層215Hb環繞，且電子組件221及半導體晶片222可再次被第一金屬層215S自外面環繞，以使得可增強內部及外部兩方面的電性屏蔽，且亦可改善散熱特性。
另外，背側配線層292b即(背側配線結構290的部分)可配置於半導體晶片222的非主動面上，且半導體晶片222可被安裝成在包括側表面及下表面在內的五個表面上配置屏蔽結構。在此種情形中，對背側配線層292b進行連接的背側通孔293可為具有線形狀的線通孔。半導體晶片222的電磁波屏蔽可藉由背側配線層292b及具有線形狀的背側通孔293而得到進一步增強。
在下文中，將更詳細闡述根據例示性實施例的天線模組 500A中所包括的每一配置。
可使用絕緣材料作為基板絕緣層111的材料，且作為所述絕緣材料，可使用例如環氧樹脂等熱固性樹脂、例如聚醯亞胺等熱塑性樹脂、包括例如無機填料等加強材料以及以上樹脂材料的材料(例如，味之素構成膜(Ajinomoto Build-up Film，ABF))。然而，本揭露並非僅限於此，且可使用感光成像介電質(PID)等。即使當各層111的材料相同時，各個層111之間的邊界亦可為清晰的。
基板配線層112可包括達成毫米波/5G天線的天線圖案，且可更包括接地圖案、饋電圖案(feed pattern)等。天線圖案可端視天線圖案的配置及形狀而為偶極天線、塊狀天線等。接地圖案可呈接地平面的形式。天線圖案的周邊可被配置於相同水平高度處的接地圖案環繞，但不限於此。基板配線層112可包括其他訊號圖案或電源圖案、電阻圖案等。基板配線層112可由以下導電材料形成，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金，但不限於此。
連接通孔層113可對形成於不同層上的基板配線層112進行電性連接，由此在天線基板100中提供電性通路。連接通孔層113可包括電性連接至及/或訊號連接至天線圖案的饋電通孔(feeding via)，且可更包括接地連接通孔等。連接通孔層113可包括其他訊號連接通孔、電源連接通孔等。接地連接通孔的部分可環繞饋電通孔的周邊。連接通孔層113可由以下導電材料形成， 例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。連接通孔層113中的每一者的連接通孔可利用導電材料完全填充，或者與圖式所示不同，導電材料可沿通孔孔洞中的每一者的壁形成。另外，連接通孔層113中的每一者可具有所有任何已知的垂直剖面形狀，例如圓柱形狀、沙漏形狀、錐形形狀等。
根據例示性實施例，天線基板100可包括核心層，且其可具有其中基板絕緣層111積層在基於核心層的兩側上的形式。可使用絕緣材料作為核心層的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；包括例如玻璃纖維(或玻璃布或玻璃纖維布)及/或無機填料等加強材料以及熱固性樹脂及熱塑性樹脂的材料，例如預浸體(prepreg)。然而，核心層的材料不限於所述樹脂，而是可為例如玻璃板或陶瓷板。
基板鈍化層122及基板鈍化層124可配置於天線基板100的上表面及下表面上，以保護天線基板的內部組件。基板鈍化層122及基板鈍化層124亦可分別為絕緣層，例如味之素構成膜等，但不限於此。
由於框架210包括配線層212，因此可減少連接構件240的層的數目。另外，框架210可根據具體材料而進一步改善半導體封裝200A的剛性，且可執行確保包封體230a及包封體230b等的厚度均勻性的功能。框架210可具有第一貫穿孔210H1及第二 貫穿孔210H2。第一貫穿孔210H1與第二貫穿孔210H2可被配置成彼此物理地間隔開。電子組件221及半導體晶片222可分別配置於第一貫穿孔210H1及第二貫穿孔210H2中。如圖10所示，電子組件221及半導體晶片222可被配置成與貫穿孔210H1及貫穿孔210H2的壁表面間隔開預定距離，且可被貫穿孔210H1及貫穿孔210H2的壁表面環繞，但不限於此。另外，在例示性實施例中，框架210可具有三或更多個貫穿孔，且貫穿孔的數目及配置於貫穿孔中的電子組件的種類可進行各種變化。
可使用絕緣材料作為絕緣層211的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者浸漬以例如無機填料及/或玻璃纖維(或玻璃布或玻璃纖維布)等核心材料的絕緣材料，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等，但不限於此。舉例而言，作為絕緣層211的材料，可應用玻璃或陶瓷系絕緣材料來達成所需材料性質。
配線層212可執行對半導體晶片222的連接墊222P進行重佈線的功能。另外，當將半導體封裝200A電性連接至上部及下部的其他組件時，配線層可用作連接圖案。配線層212的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。
通孔213可貫穿絕緣層211的上表面及下表面，且在天線基板100與電子組件221及半導體晶片222之間形成電性通路。 特別是，可經由通孔213傳送高頻訊號。通孔213的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔213可利用導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。另外，通孔可具有所有任何形狀，例如圓柱形狀等。
金屬層215S、金屬層215Ha及金屬層215Hb可包括：第一金屬層215S，配置於框架210的外側表面或外側壁上；以及第二金屬層215Ha及第二金屬層215Hb，分別配置於貫穿孔210H1及貫穿孔210H2的內側壁上。絕緣層211或框架210的整個表面可被金屬層215S、金屬層215Ha及金屬層215Hb覆蓋。
圖10所示第一金屬層215S可被配置成環繞形成框架210的絕緣層211的外側表面，且可包括形成至少一個台階或彎曲部分且在一些部分中接觸的第一側表面層215Sa及第二側表面層215Sb。第一金屬層215S的第一側表面層215Sa及第二側表面層215Sb可分別在框架210的外側表面上配置於第一包封體230a與絕緣層211之間以及第二包封體230b與絕緣層211之間。第一金屬層215S的部分可經由半導體封裝200A的外側表面暴露出。舉例而言，第二側表面層215Sb可在框架210的周邊處於第一包封體230a與第二包封體230b之間被暴露。第一側表面層215Sa與第二側表面層215Sb可在不同的製程步驟中形成，且可被配置於平面上同時在平面上交疊第一距離D1以形成台階形狀，如圖10所示。然而，根據例示性實施例，第一距離D1可為零，且在此種 情形中，第一包封體230a的端部部分與第二包封體230b的端部部分可不彼此交疊，且第一側表面層215Sa的端部部分與第二側表面層215Sb的端部部分可彼此接觸。
第二金屬層215Ha及第二金屬層215Hb可包括第一貫穿孔金屬層215Ha及第二貫穿孔金屬層215Hb，第一貫穿孔金屬層215Ha及第二貫穿孔金屬層215Hb分別在第一貫穿孔210H1及第二貫穿孔210H2的內側壁上配置於第一包封體230a與絕緣層211之間以及第二包封體230b與絕緣層211之間。第一貫穿孔金屬層215Ha可配置於框架210的絕緣層211的內側壁上，且可具有其端部部分連接至配線層212的形狀。第二貫穿孔金屬層215Hb可自框架210的絕緣層211的內側壁向上及向下延伸，在下部分上覆蓋第一包封體230a的側表面，且連接至第一背側配線層292a。另外，第二貫穿孔金屬層215Hb可在上部分處延伸至第一重佈線絕緣層241a的側表面以連接至第一重佈線層242a。
金屬層215S、金屬層215Ha及金屬層215Hb可在至少一個區域中連接至框架210的配線層212的至少部分。金屬層215S、金屬層215Ha及金屬層215Hb可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。金屬層215S、金屬層215Ha及金屬層215Hb可用作接地，且在此種情形中，可電性連接至連接構件240的重佈線層242a及重佈線層242b的接地。
電子組件221可配置於第一貫穿孔210H1中。電子組件 221可包括半導體晶片以及被動組件中的至少一者。在例示性實施例中，電子組件221可對應於半導體晶片或被動組件，且可包括半導體及被動組件二者。被動組件可為電容器、電感器等。作為不受限制的實例，被動組件可為電容器，更具體而言為多層陶瓷電容器(MLCC)。半導體晶片可為電源管理積體電路(power management integrated circuit，PMIC)及/或射頻積體電路(radio frequency integrated circuit，RFIC)。電子組件221可經由連接構件240電性連接至半導體晶片222的連接墊222P。在例示性實施例中，安裝於半導體封裝200A中的電子組件221的數目、類型及配置可進行各種變化。然而，根據例示性實施例，半導體封裝200A可不包括電子組件221。在此種情形中，框架210可不具有第一貫穿孔210H1，且第一包封體230a可僅配置於框架210的外側表面上。
半導體晶片222可配置於第二貫穿孔210H2中。半導體晶片222可為電源管理積體電路(PMIC)及/或射頻積體電路(RFIC)。在半導體晶片222中，上面配置有連接墊222P的表面可為主動面，且其相對的表面可為非主動面。半導體晶片222可基於主動晶圓而形成，且在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為基礎材料。連接墊222P可用於電性連接半導體晶片222與其他組件。可使用例如鋁(Al)等導電材料作為連接墊222P的材料，而無任何特別限制。半導體晶片222可經由連接墊222P、連接構件240等電性連接至天線基板100及電子組 件221。在例示性實施例中，安裝於半導體封裝200A中的半導體晶片221的數目及配置可進行各種變化。
第一包封體230a可保護電子組件221並提供絕緣區域。第一包封體230a可填充第一貫穿孔210H1的至少部分，且包封電子組件221。第一包封體230a的包封形式不受特別限制，且可為第一包封體230a環繞電子組件221的至少部分的形式。舉例而言，第一包封體230a可覆蓋電子組件221的側表面及下表面。第一包封體230a的具體材料可不受特別限制，且可使用例如味之素構成膜等絕緣材料。可根據需要使用感光成像包封體(photo-imageable encapsulant，PIE)。第一包封體230a可在框架210上延伸以覆蓋絕緣層211的下表面。
第二包封體230b可填充第二貫穿孔210H2的至少部分，且包封半導體晶片222。第二包封體230b的包封形式不受特別限制，且可為第二包封體230b環繞半導體晶片222的至少部分的形式。舉例而言，第二包封體230b可覆蓋半導體晶片222的非主動面及框架210的至少部分，且可填充在第二貫穿孔210H2的壁表面與半導體晶片222的側表面之間的空間的至少部分。同時，端視特定材料，第二包封體230b可填充第二貫穿孔210H2，藉以充當用於固定半導體晶片222的黏合劑並減少半導體晶片222的彎曲(buckling)情況。第二包封體230b可配置於半導體晶片222的下部分處並延伸至第一包封體230a的下部分，以使得第二包封體230b可在電子組件221及框架210上配置於第一包封體230a 上。因此，第一包封體230a及第二包封體230b可依序層疊並配置於電子組件221及框架210上，且僅第二包封體230b可配置於半導體晶片222上。
第一包封體230a與第二包封體230b可沿著框架210的外側表面或外側壁交替地配置，如圖10所示。第一包封體230a與第二包封體230b可在框架210的外側表面上具有不同的寬度。舉例而言，如圖10所示，第一包封體230a可位於框架210的外側表面上且在每一側的中心具有第一長度L1及第二長度L2，且第二包封體230b可位於包括邊緣的區域中。在例示性實施例中，第一長度L1及第二長度L2可進行各種變化，且因此第一包封體230a及第二包封體230b的配置形式可進行變化。
連接構件240可對半導體晶片222的連接墊222P進行重佈線。具有各種功能的數十至數百個半導體晶片222的連接墊222P可分別經由連接構件240進行重佈線。另外，連接構件240可將半導體晶片222的連接墊222P電性連接至電子組件221。另外，連接構件240可提供與天線基板100的電性連接通路。連接構件240可包括：第一重佈線絕緣層241a，配置於框架210及電子組件221的上部分上；第一重佈線層242a，配置於第一重佈線絕緣層241a的上表面上；第一重佈線通孔243a，貫穿第一重佈線絕緣層241a且電性連接電子組件221與第一重佈線層242a；第二重佈線絕緣層241b，配置於第一重佈線絕緣層241a的上表面以及半導體晶片222的主動面上，且覆蓋第一重佈線層242a的至少部 分；第二重佈線層242b，配置於第二重佈線絕緣層241b的上表面上；以及第二重佈線通孔243b，貫穿第二重佈線絕緣層241b且電性連接第一重佈線層242a與第二重佈線層242b以及半導體晶片222的連接墊222P與第二重佈線層242b。連接構件240可由單層構成，或可被設計成以較其附圖所示數目高的數目提供的多個層。
可使用絕緣材料作為第一重佈線絕緣層241a的材料。在此種情形中，所述絕緣材料可為包括例如二氧化矽或氧化鋁等無機填料的非感光性絕緣材料，例如，味之素構成膜。在此種情形中，可更有效地防止關於由裂縫造成的缺陷及波狀起伏的問題。另外，可有效地解決由於形成第一包封體230a的材料滲漏而造成的電極開路缺陷的問題。亦即，當對第一重佈線絕緣層241a使用包括無機填料的非感光性絕緣材料時，可更有效地解決僅使用感光性絕緣材料(感光成像介電質)的問題。
可使用感光性絕緣材料(感光成像介電質)作為第二重佈線絕緣層241b。在此種情形中，可經由光通孔引入精密的間距，以使得可如在通常情形中一樣非常有效地對數十或數百萬個連接墊222P進行重佈線。感光性絕緣材料(感光成像介電質)可含有少量的無機填料或可不含有無機填料。亦即，藉由選擇性地控制以下絕緣層的材料可獲得優異的協同效應：上面形成有用於對電子組件221進行重佈線的第一重佈線層242a及第一重佈線通孔243a的第一重佈線絕緣層241a，以及上面形成有用於對半導體晶片222的連接墊222P進行重佈線的第二重佈線層242b及第二重 佈線通孔243b的第二重佈線絕緣層241b。
重佈線層242a及重佈線層242b可實質上執行對電子組件221以及半導體晶片222的連接墊222P進行重佈線的功能，且重佈線層242a及重佈線層242b的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層242a及重佈線層242b可根據層的設計而執行各種功能。舉例而言，重佈線層242a及重佈線層242b可包括例如接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。可更包括通孔圖案等。重佈線層242a及重佈線層242b可包括饋電圖案(feeding pattern)。
重佈線通孔243a及重佈線通孔243b可將形成於不同層上的重佈線層242a及重佈線層242b、連接墊222P、電子組件221等彼此電性連接，進而在天線基板100與其他配置之間形成電性通路。重佈線通孔243a及重佈線通孔243b中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線通孔243a及重佈線通孔243b可分別利用導電材料完全填充，或者導電材料可沿著通孔中的每一者的壁形成。另外，重佈線通孔243a及重佈線通孔243b的形狀可具有與背側通孔293的方向相反的錐形形狀。重佈線通孔243a及重佈線通孔243b可包括饋電通孔。
背側配線結構290可包括：第一背側配線層292a，配置於第一包封體230a上；背側通孔293，貫穿第一包封體230a及第二包封體230b或者貫穿第二包封體230b，且連接至框架210的配線層212或第一背側配線層292a；以及第二背側配線層292b，配置於第二包封體230b上且連接至背側通孔293。第一背側配線層292a可在至少一側上連接至第二貫穿孔金屬層215Hb。背側通孔293當連接至框架210的配線層212時以及當連接至第一背側配線層292a時可形成於不同的深度處。第二背側配線層292b可配置於電子組件221及半導體晶片222的下部分處，以進一步改善電磁干擾屏蔽效果及熱輻射效果。背側配線層292a及背側配線層292b以及背側通孔293的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側配線層292a及背側配線層292b以及背側通孔293的至少部分可用作接地，且在此種情形中，可電性連接至連接構件240的重佈線層242a及重佈線層242b中的接地。背側通孔293可具有溝槽通孔或線通孔的形狀，其沿著電子組件221及半導體晶片222在未示出的方向上延伸。在此種情形中，背側通孔293可與第二背側配線層292b一起完全屏蔽電子組件221及半導體晶片222的下部分，由此進一步改善電磁干擾屏蔽效果。背側通孔293可在所示剖面中具有錐形形狀，且可在與連接構件240的重佈線通孔243a及重佈線通孔243b相反的方向上具有錐形形狀。
可在連接構件240的上表面上配置鈍化層250，鈍化層 250具有暴露出重佈線層242b的至少部分的開口。鈍化層250可保護連接構件240不受外部物理及化學損害等。鈍化層250可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層250可為味之素構成膜，但不限於此，且可為感光成像介電質、阻焊劑等。亦可在背側配線結構290上形成背側鈍化層255。背側鈍化層255可保護背側配線層292a及背側配線層292b。鈍化層250與背側鈍化層255可包含彼此相同的材料，藉此藉由對稱效應而控制熱膨脹係數(coefficient of thermal expansion，CTE)。
可在鈍化層250的開口上配置電性連接至被暴露的第二重佈線層242b的多個電性連接結構270。電性連接結構270可為用於將半導體封裝200A物理及/或電性連接至天線基板100的結構。電性連接結構270可由低熔點金屬形成，例如錫(Sn)或含有錫(Sn)的合金，更具體而言為焊料等，但此僅為實例，而其材料不特別受限於此。電性連接結構270可為接腳、球或引腳等。電性連接結構270可由多層或單層形成。在多層式結構的情形中，其可包含銅柱及焊料，且在單層的情形中，其可包含錫-銀焊料或銅，但此亦僅為實例，而不限於此。電性連接結構270的數目、間隔、配置形式等無特別限制，且對於典型工程師而言可根據設計規格而進行充分地修改。
電性連接結構270中的至少一者配置在扇出區域中。所述扇出區域意指半導體晶片222所配置的區域之外的區域。扇出型封裝相較於扇入型封裝而言更可靠，能夠實施多個輸入/輸出端 子，且有利於三維(3D)內連線。另外，扇出型封裝可製造較球柵陣列(Ball Grid Array，BGA)封裝及接腳柵陣列(Land Grid Array，LGA)封裝薄的封裝厚度，且在價格競爭力方面為優異的。
圖11A至圖15B為示出形成圖9的天線模組的製程的實例的平面示意圖及剖面示意圖。
參照圖11A及圖11B，可製備構成框架210的絕緣層211，形成貫穿框架210的上表面及下表面的第一貫穿孔210H1及第一外部貫穿孔210H1a，分別在第一貫穿孔210H1及第一外部貫穿孔210H1a的內側壁上形成第一貫穿孔金屬層215Ha及第一側表面層215Sa，且形成貫穿絕緣層211的通孔213以及位於絕緣層211的上表面及下表面上的配線層212。
第一貫穿孔210H1及第一外部貫穿孔210H1a可藉由機械鑽孔及/或雷射鑽孔形成。然而，其不限於此，且其可端視絕緣層211的材料而藉由使用磨料顆粒的噴砂方法或使用電漿的乾式蝕刻方法來執行。第一貫穿孔210H1的尺寸、形狀等可根據待安裝的電子組件221的尺寸、形狀及數目等來設計。第一外部貫穿孔210H1a可沿著封裝邊界線SL配置，封裝邊界線SL是隨後執行切割製程的切割線。具體而言，第一外部貫穿孔210H1a可被配置成沿著封裝邊界線SL彼此間隔開。因此，絕緣層211可經由不形成第一外部貫穿孔210H1a的區域而維持連接狀態。
第一側表面層215Sa及第一貫穿孔金屬層215Ha可藉由鍍覆製程來形成，且可與框架210的配線層212一起形成。第一 側表面層215Sa及第一貫穿孔金屬層215Ha可連接至框架210的上表面及下表面上的配線層212。配線層212的部分可被解釋為構成第一側表面層215Sa及第一貫穿孔金屬層215Ha。在此種情形中，第一側表面層215Sa可指配線層212中特別配置於第一外部貫穿孔210Ha的內側壁上的區域，且第一貫穿孔金屬層215Ha可指配線層212中特別配置於第一貫穿孔210H1的內側壁上的區域。配線層212、第一側表面層215Sa及第一貫穿孔金屬層215Ha可具有實質上相同的厚度。通孔213可藉由以下方法來形成，在所述方法中，藉由微影方法、機械鑽孔、雷射鑽孔等形成孔洞，然後使用鍍覆等填充導電材料。
參照圖12A及圖12B，可將黏合膜貼附至絕緣層211的一側，可將電子組件221配置於第一貫穿孔210H1中，且形成第一包封體230a。接下來，可移除黏合膜以形成第一重佈線絕緣層241a。
可使用任何黏合膜，只要所述黏合膜能夠固定絕緣層211即可，且可使用任何已知的膠帶等作為不受限制的實例。作為已知膠帶的實例，可使用黏合強度可藉由熱處理而被弱化的熱處理固化黏合膠帶以及黏合強度可藉由紫外線輻射而被弱化的紫外線固化黏合膠帶等。可例如藉由將電子組件221貼附至黏合膜而將電子組件221配置於第一貫穿孔210H1中。第一包封體230a可包封絕緣層211及電子組件221的至少下表面，且可填充第一貫穿孔210H1及第一外部貫穿孔210H1a中的空間。第一包封體230a 可藉由已知的方法來形成。舉例而言，第一包封體230a可藉由對第一包封體230a的前驅物進行層疊並固化而形成。或者，第一包封體230a可藉由以第一包封體230a對黏合膜進行塗佈以包封電子組件221並進行固化而形成。藉由固化，電子組件221可得到固定。作為層疊方法，例如，可使用諸如熱壓製程等方法，熱壓製程中在高溫下對物體施加壓力達特定時間段並接著降低壓力、在冷壓機中對物體進行冷卻以及將加工工具分離。作為塗佈方法，例如可使用利用刮板塗敷墨水的網版印刷方法、使墨水霧化並噴射經霧化的墨水的噴射印刷方法等。
剝離黏合膜的方法可不受特別限制，但可藉由已知方法來實施。舉例而言，在使用黏合強度藉由熱處理而弱化的熱處理固化黏合膠帶、黏合強度藉由紫外線輻射而弱化的紫外線固化黏合膠帶等的情形中，可在藉由對黏合膜進行熱處理而使其黏合強度弱化之後形成黏合膜的剝離。
參照圖13A及圖13B，形成貫穿框架210的上表面及下表面的第二貫穿孔210H2及第二外部貫穿孔210H2a，分別在第二貫穿孔210H2及第二外部貫穿孔210H2a的內側壁上形成第二貫穿孔金屬層215Hb及第二側表面層215Sb，且形成貫穿第一重佈線絕緣層241a的第一重佈線通孔243a、位於第一重佈線絕緣層241a上的第一重佈線層242a以及第一背側配線層292a。
第二貫穿孔210H2及第二外部貫穿孔210H2a可被形成以貫穿除框架210外的第一包封體230a及第一重佈線絕緣層241a。 第二貫穿孔210H2及第二外部貫穿孔210H2a可藉由機械鑽孔及/或雷射鑽孔形成。第二貫穿孔210H2的尺寸、形狀等可根據待安裝的半導體晶片222的尺寸、形狀及數目來設計。第二外部貫穿孔210H2a可沿著充當隨後執行切割製程的切割線的封裝邊界線SL(參照圖11B)配置。尤其，第二外部貫穿孔210H2a可沿著封裝邊界線SL配置成在第一外部貫穿孔210H1a之間連接。因此，絕緣層211可經由填充在第一外部貫穿孔210H1a中的第一包封體230a在不形成第二外部貫穿孔210H2a的區域中維持連接狀態。如圖13B的放大圖所示，慮及連接區域中的製程誤差，第一外部貫穿孔210H1a與第二外部貫穿孔210H2a可以預定距離D1彼此交疊。另外，第一外部貫穿孔210H1a與第二外部貫穿孔210H2a可具有不同的寬度D2及寬度D3，但不限於此，且可具有相同的寬度。
第二側表面層215Sb及第二貫穿孔金屬層215Hb可藉由鍍覆製程來形成，且可與第一重佈線層242a及第一背側配線層292a一起形成。側表面層215Sb及第二貫穿孔金屬層215Hb的至少部分可連接至框架210的上表面上的第一重佈線層242a，且可連接至框架210的下表面上的第一背側配線層292a。第二側表面層215Sb、第二貫穿孔金屬層215Hb、第一重佈線層242a及第一背側配線層292a可具有實質上相同的厚度。第一重佈線通孔243a可藉由以下方法來形成，在所述方法中，端視材料藉由微影方法、機械鑽孔及/或雷射鑽孔等形成孔洞，然後使用鍍覆等填充導電材 料。
參照圖14A及圖14B，可將黏合膜貼附至絕緣層211的一側，可將半導體晶片222配置於第二貫穿孔210H2中，且可形成第二包封體230b。接下來，可移除黏合膜，可形成第二重佈線絕緣層241b、第二重佈線通孔243b及第二重佈線層242b，且可形成鈍化層250。
黏合膜可相同於以上參照圖12A及圖12B所述的黏合膜，且可以相同的方式移除。可例如以將半導體晶片222貼附至黏合膜的方式而將半導體晶片222配置於第二貫穿孔210H2中。第二包封體230b可包封半導體晶片222的至少下表面，且填充第二貫穿孔210H2及第二外部貫穿孔210H2a中的空間。第二包封體230b可延伸至在電子組件221的下部分處覆蓋第一包封體230a的下表面。第二包封體230b可以與上述第一包封體230a相同的方式形成。連接構件240可藉由形成第二重佈線絕緣層241b、第二重佈線通孔243b及第二重佈線層242b來形成。鈍化層250可藉由層疊鈍化層250的前驅物並接著進行固化的方法、塗敷鈍化層250的形成材料並接著進行固化的方法來形成。
參照圖15A及圖15B，可在第二包封體230b的下表面上形成第二背側配線層292b及背側通孔293以形成背側配線結構290，且可形成覆蓋背側配線結構290的背側鈍化層255。接下來，可在鈍化層250中形成暴露出第二重佈線層242b的至少部分的開口，且可在開口上形成電性連接結構270。接下來，可執行單體化 製程，以藉由切割製程分離成個別封裝200A。
背側通孔293可貫穿第一包封體230a及第二包封體230b中的至少一者，以連接至第一背側配線層292a或配線層212。第二背側配線層292b及背側通孔293可藉由鍍覆製程來形成。背側鈍化層255可以與鈍化層250相同的方式來形成，且可在此步驟中與鈍化層250同時形成。
形成電性連接結構270的方法可不受特別限制，但可端視結構及形狀而使用此項技術中眾所習知的方法形成。電性連接結構270可藉由回焊來固定，並為了增強固定強度，電性連接結構270的部分可嵌入鈍化層250中，且剩餘部分可被暴露至外部，藉此提高可靠性。可在電性連接結構270的下部分處進一步配置單獨的凸塊下金屬層。
可執行切割製程以沿著第一外部貫穿孔210H1a及第二外部貫穿孔210H2a切割第一包封體230a及第二包封體230b。藉由切割製程，可最終製造個別半導體封裝200A。接下來，參照圖9，半導體封裝200A與已製備的天線基板100可連接成上下堆疊。天線基板100可經由電性連接結構270連接至半導體封裝200A。電性連接結構270可連接至天線基板100的被暴露於開口的基板配線層112。因此，最終，可製造出圖9所示天線模組500A。
圖16為示出半導體封裝的另一實例的剖面示意圖。
參照圖16，在根據另一實例的半導體封裝200B中，背側配線結構290可包括背側配線層292及背側通孔293。亦即，半 導體封裝200B可包括：背側配線層292，位於第二包封體230b上；以及背側通孔293，貫穿第一包封體230a及第二包封體230b以連接背側配線層292與框架210的配線層212。鄰近電子組件221及半導體晶片222的下表面的背側通孔293的至少部分可為在未示出的方向上沿著電子組件221及半導體晶片222的邊緣延伸的線通孔或溝槽通孔。另外，在半導體封裝200B中，絕緣層211的上表面及下表面可被配線層212完全覆蓋。因此，框架210的絕緣層211可被配線層212以及金屬層215S、金屬層215Ha及金屬層215Hb完全環繞。對其他配置或製造方法的說明實質上相同於對根據上述實例的半導體封裝200A的說明。
圖17為示出半導體封裝的另一實例的剖面示意圖。
參照圖17，在根據另一實例的半導體封裝200C中，框架210可包括：第一絕緣層211a，接觸連接構件240；第一配線層212a，接觸連接構件240並嵌入第一絕緣層211a中；第二配線層212b，配置於第一絕緣層211a的其中嵌有第一配線層212a的區域的相對側上；第二絕緣層211b，配置於第一絕緣層211a上且覆蓋第二配線層212b；以及第三配線層212c，配置於第二絕緣層211b上。由於框架210包括更大數目的配線層212a、配線層212b及配線層212c，因此連接構件240可被進一步簡化。因此，因形成連接構件240的製程中出現的缺陷而導致的良率下降問題可得到解決。同時，第一配線層212a、第二配線層212b以及第三配線層212c可電性連接至連接墊222P。分別而言，第一配線層212a 與第二配線層212b可經由貫穿第一絕緣層211a的第一通孔213a而電性連接，且第二配線層212b與第三配線層212c可經由貫穿第二絕緣層211b的第二通孔213b而電性連接。
第一配線層212a可凹陷於第一絕緣層211a的內部。在其中如上所述第一配線層212a凹陷於第一絕緣層211a的內部、因而使得第一絕緣層211a的下表面與第一配線層212a的下表面具有台階式部分的情形中，可防止由第一包封體230a的材料滲漏而造成對第一配線層212a的污染。框架210的配線層212a、配線層212b及配線層212c的厚度可大於連接構件240的重佈線層242a及重佈線層242b的厚度。
當第一通孔213a的孔洞形成時，第一配線層212a的一些接墊可用作終止元件。因此就製程而言，可能有利的是將第一通孔213a配置成具有第一通孔213a的上表面的寬度大於下表面的寬度的錐形形狀。在此種情形中，第一通孔213a可與第二配線層212b的接墊圖案整合在一起。此外，當第二通孔213b的孔洞形成時，第二配線層212b的一些接墊可用作終止元件，且因此就製程而言，亦可能有利的是將第二通孔213b配置成具有第二通孔213b的上表面的寬度大於下表面的寬度的錐形形狀。在此種情形中，第二通孔213b可與第三配線層212c的接墊圖案整合在一起。對其他配置的說明可實質上相同於對上述半導體封裝200A的說明。因此，將不再對其予以贅述。
圖18為示出半導體封裝的另一實例的剖面示意圖。
參照圖18，在根據另一實例的半導體封裝200D中，框架210可包括第一絕緣層211a；第一配線層212a及第二配線層212b，配置於第一絕緣層211a的兩個表面上；第二絕緣層211b，配置於第一絕緣層211a上且覆蓋第一配線層212a；第三配線層212c，配置於第二絕緣層211b上；第三絕緣層211c，配置於第一絕緣層211a上且覆蓋第二配線層212b；以及第四配線層212d，配置於第三絕緣層211c上。由於框架210包括更大數目的配線層212a、配線層212b、以及配線層212c及配線層212d，因此連接構件240可被進一步簡化。因此，因形成連接構件240的製程中出現的缺陷而導致的良率下降問題可得到解決。同時，第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d可經由分別貫穿第一絕緣層211a、第二絕緣層211b及第三絕緣層211c的第一通孔213a、第二通孔213b及第三通孔213c而電性連接。
第一絕緣層211a的厚度可大於第二絕緣層211b及第三絕緣層211c的厚度。基本上，第一絕緣層211a可具有相對大的厚度以維持剛性，且第二絕緣層211b及第三絕緣層211c可被引入以形成更大數目的配線層212c及配線層212d。第一絕緣層211a可包含與第二絕緣層211b的絕緣材料及第三絕緣層211c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層211a可例如為包括核心、填料及絕緣樹脂的預浸體，且第二絕緣層211b及第三絕緣層211c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電 膜，但不限於此。類似地，貫穿第一絕緣層211a的第一通孔213a的直徑可大於貫穿第二絕緣層211b及第三絕緣層211c的第二通孔213b及第三通孔213c的直徑。框架210的配線層212a、配線層212b、配線層212c及配線層212d的厚度可大於連接構件240的重佈線層242a及重佈線層242b的厚度。對其他組件的詳細說明實質上相同於在上述半導體封裝200A中闡述的說明。因此，將不再對其予以贅述。
如上所述，根據本揭露中的例示性實施例，可提供一種在貫通孔與半導體晶片之間具有改善的電性屏蔽的半導體封裝及包括其的天線模組。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
210H1‧‧‧第一貫穿孔/貫穿孔
210H2‧‧‧第二貫穿孔/貫穿孔
211‧‧‧絕緣層
213‧‧‧通孔
215Ha‧‧‧第一貫穿孔金屬層/第二金屬層/金屬層
215Hb‧‧‧第二貫穿孔金屬層/第二金屬層/金屬層
215S‧‧‧第一金屬層/金屬層
215Sa‧‧‧第一側表面層
215Sb‧‧‧第二側表面層/側表面層
221‧‧‧電子組件
222‧‧‧半導體晶片
230a‧‧‧第一包封體/包封體
230b‧‧‧第二包封體/包封體
D1‧‧‧第一距離
I-I'‧‧‧線
L1‧‧‧第一長度
L2‧‧‧第二長度

Claims (15)

  1. 一種半導體封裝，包括：框架，具有第一貫穿孔；半導體晶片，具有上面配置有連接墊的主動面及配置於所述主動面的相對側上的非主動面，並且配置於所述框架的所述第一貫穿孔中且使所述主動面面朝上；第一包封體，包封所述半導體晶片的至少部分；第二包封體，配置於所述框架的外側壁的部分上；以及連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層，其中所述框架包括絕緣層、配線層、第一金屬層、第二金屬層及通孔，所述配線層位於所述絕緣層的上表面及下表面上，所述第一金屬層位於所述絕緣層的外側壁上，所述第二金屬層位於所述第一貫穿孔的內側壁上，所述通孔貫穿所述絕緣層的所述上表面及所述下表面，其中所述第一金屬層的外側壁為所述框架的所述外側壁，且其中所述第一包封體與所述第二包封體在所述框架的所述外側壁上具有不同的寬度。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一金屬層的至少部分在所述框架的周邊處被暴露在所述第一包封體與所述第二包封體之間。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第 一包封體與所述第二包封體交替地配置於所述框架的所述外側壁上。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述絕緣層在所有側壁上被所述第一金屬層及所述第二金屬層覆蓋。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述框架更具有第二貫穿孔，所述半導體封裝更包括電子組件，所述電子組件配置於所述第二貫穿孔中且包括半導體晶片及被動組件中的至少一者，其中所述第二包封體包封所述電子組件的至少部分。
  6. 如申請專利範圍第5項所述的半導體封裝，其中所述第二金屬層包括分別配置於所述第一貫穿孔的所述內側壁及所述第二貫穿孔的內側壁上的第一貫穿孔金屬層及第二貫穿孔金屬層。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述第一貫穿孔金屬層延伸至所述第二包封體的側表面。
  8. 如申請專利範圍第6項所述的半導體封裝，其中所述連接構件包括重佈線絕緣層、重佈線層及重佈線通孔，所述重佈線絕緣層位於所述半導體晶片的所述主動面上，所述重佈線層位於所述重佈線絕緣層上，所述重佈線通孔貫穿所述重佈線絕緣層以連接至所述半導體晶片的所述連接墊，且所述第一貫穿孔金屬層延伸至所述連接構件的所述重佈線絕緣層的側表面。
  9. 如申請專利範圍第6項所述的半導體封裝，其中所述第 二貫穿孔金屬層連接至所述框架的所述配線層。
  10. 如申請專利範圍第1項所述的半導體封裝，更包括：背側通孔，貫穿所述第一包封體及所述第二包封體以連接至所述框架的所述配線層；以及背側配線層，配置於所述背側通孔上。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述背側配線層的部分被配置成覆蓋所述半導體晶片的所述非主動面。
  12. 一種天線模組，包括：天線基板，包括天線圖案；以及半導體封裝，配置於所述天線基板的下表面上以電性連接至所述天線基板，且所述半導體封裝中嵌有二或更多個電子組件，其中所述半導體封裝包括：框架，具有第一貫穿孔；半導體晶片，具有上面配置有連接墊的主動面及配置於所述主動面的相對側上的非主動面，並且配置於所述框架的所述第一貫穿孔中且使所述主動面面朝上；第一包封體，包封所述半導體晶片的至少部分；第二包封體，配置於所述框架的外側壁的部分上；以及連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層，其中所述框架包括絕緣層、配線層、第一金屬層、第二金屬 層及通孔，所述配線層位於所述絕緣層的上表面及下表面上，所述第一金屬層位於所述絕緣層的外側壁上，所述第二金屬層位於所述第一貫穿孔的內側壁上，所述通孔貫穿所述絕緣層的所述上表面及所述下表面，其中所述第一金屬層的外側壁為所述框架的所述外側壁，且其中所述第一包封體與所述第二包封體在所述框架的所述外側壁上具有不同的寬度。
  13. 如申請專利範圍第12項所述的天線模組，其中所述框架的所述通孔配置於所述電子組件的外側上及所述第一金屬層與所述第二金屬層之間。
  14. 如申請專利範圍第12項所述的天線模組，其中所述第一金屬層沿著所述絕緣層的所述外側壁在一些部分中形成至少一個台階。
  15. 一種半導體封裝，包括：框架，具有第一貫穿孔，半導體晶片，具有上面配置有連接墊的主動面及配置於所述主動面的相對側上的非主動面，並且配置於所述框架的所述第一貫穿孔中且使所述主動面面朝上；第一包封體，包封所述半導體晶片的至少部分；第二包封體，配置於所述框架的外側壁的部分上；以及連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層， 其中所述框架包括絕緣層、配線層、第一金屬層、第二金屬層及通孔，所述配線層位於所述絕緣層的上表面及下表面上，所述第一金屬層位於所述絕緣層的外側壁上，所述第二金屬層位於所述第一貫穿孔的內側壁上，所述通孔貫穿所述絕緣層的所述上表面及所述下表面，其中所述第一金屬層的外側壁為所述框架的所述外側壁，其中所述第一金屬層包括第一側表面層及第二側表面層，所述第一側表面層及所述第二側表面層被配置成沿著所述絕緣層的所述外側壁在一些部分中交疊並彼此接觸。
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