TW201724414A - 扇出型半導體封裝及其製造方法 - Google Patents

扇出型半導體封裝及其製造方法 Download PDF

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Abstract

一種扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；半導體晶片，安置於貫穿孔中且具有主動表面及與主動表面相對的非主動表面，在主動表面上安置有連接墊；包封體，至少局部地包封第一連接構件及半導體晶片的非主動表面；以及第二連接構件，安置於第一連接構件及半導體晶片的主動表面上，且包括電性連接至連接墊的重佈線層，其中第一連接構件包括第一絕緣層、在與第二連接構件接觸的同時嵌置於第一絕緣層中的第一重佈線層、以及安置於第一絕緣層的與其中嵌置有第一重佈線層的一側相對的另一側上的第二重佈線層。

Description

扇出型半導體封裝及其製造方法
本發明是有關於一種半導體封裝，舉例而言，一種扇出型半導體封裝及其製造方法，在所述扇出型半導體封裝中，連接端子可在其中安置有半導體晶片的區之外延伸。
目前，與半導體晶片相關聯的技術發展中的顯著趨勢是減小組件的尺寸。因此，在封裝技術的領域中，隨著對小尺寸半導體晶片等的需求的增加，已經需要實作在包括多個引腳的同時具有壓縮的尺寸的半導體封裝。
為滿足上述技術要求所建議的一種封裝技術為扇出型半導體封裝。此類扇出半導體封裝可藉由對位於其中安置有半導體晶片的區之外的連接端子進行重佈線而有助於實作大量引腳且具有壓縮的尺寸。
本發明的態樣可提供一種扇出型半導體封裝及其高效製造方法，所述扇出型半導體封裝能夠解決在將其上形成有重佈線層的第一連接構件引入至半導體晶片的包封區時因重佈線層的厚度而產生的第二連接構件的絕緣距離不均勻問題。
本發明中所建議的一種解決方法是將與第二連接構件接觸的重佈線層嵌置於第一連接構件中。
根據本發明的態樣，一種扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；半導體晶片，安置於所述第一連接構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊；包封體，至少局部地包封所述第一連接構件及所述半導體晶片的所述非主動表面；以及第二連接構件，安置於所述第一連接構件及所述半導體晶片的所述主動表面上，且包括電性連接至所述連接墊的重佈線層，其中所述第一連接構件包括第一絕緣層、在與所述第二連接構件接觸的同時嵌置於所述第一絕緣層中的第一重佈線層、以及安置於所述第一絕緣層的與其中嵌置有所述第一重佈線層的一側相對的另一側上的第二重佈線層，所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
根據本發明的另一態樣，一種扇出型半導體封裝的製造方法可包括：製備載體膜；在所述載體膜上形成第一連接構件；移除所述載體膜；形成穿透過所述第一連接構件的貫穿孔；在所述貫穿孔中安置半導體晶片，所述半導體晶片具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊；使用包封體至少局部地包封所述第一連接構件及所述半導體晶片的所述非主動表面；以及在所述第一連接構件及所述半導體晶片的所述主動表面上形成第二連接構件，所述第二連接構件包括電性連接至所述連接墊的重佈線層，其中形成所述第一連接構件包括：在所述載體膜上形成第一重佈線層，在所述載體膜上形成用於嵌置所述第一重佈線層的第一絕緣層，以及在所述第一絕緣層的與其中嵌置有所述第一重佈線層的一側相對的另一側上形成第二重佈線層，所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
根據本發明的另一態樣，一種扇出型半導體封裝可包括：半導體晶片，具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊；一或多個連接單元，圍繞所述半導體晶片安置；以及連接構件，安置於所述連接單元及所述半導體晶片上，其中所述連接單元包括第一絕緣層、在與所述連接構件接觸的同時嵌置於所述第一絕緣層中的第一重佈線層、以及安置於所述第一絕緣層的與其中嵌置有所述第一重佈線層的一側相對的另一側上的第二重佈線層，且所述連接構件包括絕緣層及安置於所述絕緣層上的重佈線層，所述連接單元的所述第一重佈線層及所述第二重佈線層以及所述連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
在下文中，將參照附圖闡述本發明。為提供更加清晰的說明，可誇大或減小圖式中所示組件的形狀及尺寸。
本發明中所使用的用語「實例」或「經修改實例」並非意指同一示例性實施例，而是為強調及闡述不同的獨有特徵而提供。然而，以上所建議的實例或經修改實例亦可被實作成與其他實例或經修改實例的特徵組合。舉例而言，儘管未在另一實例中闡述在特定實例中所闡述的特定細節，然而除非另有闡述，否則其可被理解成與另一實例相關的說明。
在本發明中，用語「連接至」包括一個組件不僅直接連接至另一組件，而且亦間接連接至另一組件。同時，用語「電性連接」包括其中一個組件實體地連接至另一組件的情形及其中任何組件均不實體地連接至另一組件的情形二者。此外，用語「第一」、「第二」等是用於區分各個組件，而並非限制對應組件的順序、重要性等。在某種情形中，在不背離本發明的範圍的條件下，第一組件可被稱為第二組件且第二組件亦可相似地被稱為第一組件。
在本發明中，上部部分、下部部分、上側、下側、上表面、下表面等是基於附圖而定。舉例而言，第一連接構件被定位成高於重佈線層。然而，所主張者並非僅限於此。此外，垂直方向指代上述向上的方向及向下的方向，且水平方向指代與上述向上的方向及向下的方向垂直的方向。在此種情形中，垂直橫截面指代沿垂直方向上的平面截取的情形，且此種情形的實例可為圖式中所示的剖視圖。此外，水平橫截面指代沿水平方向上的平面截取的情形，且此種情形的實例可為圖式中所示的平面圖。
此外，本發明中所使用的用語僅用以闡述實例，而非限制本發明。此處，除非在上下文中另有解釋，否則單數形式亦包括複數形式。
儘管以上已示出並闡述了示例性實施例，然而，對熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出各種潤飾及變化。 電子裝置
圖1是示意性地說明電子裝置系統的實例的方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。晶片相關組件1020、網路相關組件1030、其他組件1040等可實體地連接至及/或電性連接至主板1010。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼學處理器（cryptographic processor）、微處理器、微控制器等；邏輯晶片，例如類比-數位（analog-to-digital，A-D）轉換器、應用專用積體電路（application-specific integrated circuit，ASIC）等；以及類似組件。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。此外，該些組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical and Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定、及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多個其他無線標準或協定或者有線標準或協定中的任一者。此外，該些組件1030可與晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-firing ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。此外，該些組件1040可與晶片相關組件1020及/或網路相關組件1030一起彼此組合。
電子裝置1000可相依於電子裝置1000的類型而包括可實體地連接至及/或電性連接至主板1010或者可不實體地連接至及/或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存裝置（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是相依於電子裝置1000的類型而亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板電腦（tablet）、膝上型電腦、隨身型易網機（netbook）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是除上述電子裝置之外亦可為用於處理資料的任何其他電子裝置。
圖2是示意性地說明電子裝置的實例的立體圖。
參照圖2，半導體封裝可出於各種目的而用於如上所述的各種電子裝置中。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種組件1120可實體地連接至及/或電性連接至主板1110。此外，可實體地連接至及/或電性連接至主板1110或者可不實體地連接至及/或電性連接至主板1110的另一組件（例如，照相機1130）可容置於主體1101中。在此種情形中，組件1120中的某些組件可為如上所述的晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但組件1120及半導體封裝100並非僅限於此。電子裝置未必僅限於智慧型電話1100，而是亦可為如上所述的另一電子裝置。 半導體封裝
一般而言，一定數目的精細的電子電路整合於單個半導體晶片中。然而，半導體晶片本身可不充當完整的半導體產品，且可被外部的實體衝擊或化學衝擊損害。因此，半導體晶片並非單獨使用，而是被封裝於電子裝置等中以藉此在電子裝置等中以封裝狀態使用。
需要進行半導體封裝，乃因於電性連接方面，半導體晶片與電子裝置的主板之間可存在電路寬度差。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔是十分精細的，然而在電子裝置中使用的主板的組件安裝墊的尺寸及電子裝置的主板的各組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於如上所述的主板上，且需要一種能夠減小半導體晶片與主板之間的電路寬度差的封裝技術。
由如上所述的封裝技術所製造的半導體封裝可相依於半導體封裝的結構及目的而被劃分成扇入型半導體封裝及扇出型半導體封裝。
在下文中，將參照附圖更加詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 （扇入型半導體封裝）
圖3A及圖3B是示意性地說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖視圖。
圖4是示意性地說明扇入型半導體封裝的封裝製程的剖視圖。
參照圖3A至圖4，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），所述積體電路包括含有矽（Si）、鍺（Ge）、砷化鎵（GaAs）等的主體、形成於主體2221的一個表面上並含有例如鋁（Al）等導電性材料的連接墊2222、及形成於主體2221的一個表面上並覆蓋連接墊2222中的至少某些連接墊2222的保護膜2223（例如，氧化物膜、氮化膜等）。此處，由於連接墊222十分小，因此難以將積體電路（IC）安裝於中層次印刷電路板（printed circuit board，PCB）及電子裝置的主板或類似組件上。
因此，連接構件2240可相依於半導體晶片2220的尺寸而形成於半導體晶片2220上以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟形成：使用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222開口的介層窗孔2243h；並且接著形成配線圖案2242及介層窗（via）2243。接著，可形成保護連接構件2240的保護層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、保護層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如，所有的輸入/輸出（input/output，I/O）端子）均安置於所述半導體晶片內的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有小尺寸的同時實作快速訊號轉移。
然而，由於在扇入型半導體晶片中，所有輸入/輸出端子均需要安置於半導體晶片內，因此扇入型半導體封裝具有大的空間限制。因此，可能難以將此結構應用至具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。此外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。就此而言，即使半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔藉由重佈線製程而增大，所述半導體晶片的輸入/輸出端子的尺寸及所述半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以直接將扇入型半導體封裝安裝於電子裝置的主板上。
圖5是示意性地說明其中扇入型半導體封裝安裝於插板基板上且最終安裝於電子裝置的主板上的情形的剖視圖。
圖6是示意性地說明其中扇入型半導體封裝嵌置於插板基板中且最終安裝於電子裝置的主板上的狀態的剖視圖。
參照圖5，在扇入型半導體封裝2200中，可經由插板基板2301而再一次對半導體晶片2220的連接墊2222（即，輸入/輸出端子）進行重佈線，且扇入型半導體封裝2200可最終在其中扇入型半導體封裝2200安裝於插板基板2301上的狀態下安裝於電子裝置的主板2500上。此處，焊料球2270等可藉由底部填充樹脂2280等來固定，且半導體晶片的外側可被覆蓋以模製材料2290等。作為另一選擇，扇入型半導體封裝2200可嵌置於單獨的插板基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌置於插板基板2302中的狀態下藉由插板基板2302再一次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在所述電子裝置的主板上安置及使用所述扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的插板基板上，且接著藉由封裝製程而安裝於所述電子裝置的主板上，或可在其中扇入型半導體封裝嵌置於插板基板的狀態下在電子裝置的主板上安裝及使用。 （扇出型半導體封裝）
圖7是示意性地說明扇出型半導體封裝的剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可受到包封體2130的保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而被重佈線至半導體晶片2120的外側。此處，在連接構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護膜（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142、及將連接墊2122及重佈線層2142電性連接至彼此的介層窗2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件而進行重佈線並安置至所述半導體晶片的外側的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要安置於所述半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及各球之間的節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。在另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由如上所述的形成於所述半導體晶片上的連接端子而進行重佈線並安置至所述半導體晶片的外側的形式。因此，如下文所述，即使在半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，進而使得扇出型半導體封裝可安裝於電子裝置的主板上，而無需使用單獨的插板基板。
圖8是示意性地說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視圖。
參照圖8，扇出型半導體封裝2100可藉由焊料球2170等而安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至在半導體晶片2120的尺寸之外的扇出區，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局（standardized ball layout）。如此一來，扇出型半導體封裝2100無需使用單獨的插板基板等便可安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝無需使用單獨的插板基板便可安裝於所述電子裝置的主板上，因此扇出型半導體封裝可被實作成具有較使用插板基板的扇入型半導體封裝的厚度薄的厚度。因此，扇出型半導體封裝可被小型化並變薄。此外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝可特別適合於行動產品。此外，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊式封裝類型的形式更壓縮的形式，且可解決因出現翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置的主板、或類似組件上、並保護半導體晶片免受外部衝擊的封裝技術，且所述扇出型半導體封裝是與具有與扇出型半導體封裝的比例、目的等不同的比例、目的等的印刷電路板（PCB）（例如，插板基板等）的概念不同的概念，且在所述扇出型半導體封裝中嵌置有扇入型半導體封裝。
在下文中，將參照附圖闡述扇出型半導體封裝，所述扇出型半導體封裝能夠解決在將其上形成有重佈線層的第一連接構件引入至半導體晶片的包封區上時因重佈線層的厚度而產生的第二連接構件的絕緣距離不均勻問題。
圖9是示意性地說明扇出型半導體封裝的實例的剖視圖。
圖10是沿圖9所示的線I-I'截取的扇出型半導體封裝的剖切平面圖。
參照圖9及圖10，根據實例的扇出型半導體封裝100A可包括：第一連接構件110，具有貫穿孔110H；半導體晶片120，安置於第一連接構件110的貫穿孔110H中且具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊122；包封體130，至少局部地包封第一連接構件110及半導體晶片120的非主動表面；以及第二連接構件140，安置於所述第一連接構件及所述半導體晶片的主動表面上，且包括電性連接至連接墊122的重佈線層142a及142b。第一連接構件110可包括與第二連接構件140接觸的第一絕緣層111a、與第二連接構件140接觸並嵌置於第一絕緣層111a中的第一重佈線層112a、安置於第一絕緣層111a的與其中嵌置有第一重佈線層112a的一側相對的另一側上的第二重佈線層112b、安置於第一絕緣層111a上並覆蓋第二重佈線層112b的第二絕緣層111b、以及安置於第二絕緣層111b上的第三重佈線層112c。第一重佈線層112a、第二重佈線層112b、及第三重佈線層112c可電性連接至連接墊122。根據實例的扇出型半導體封裝100A可更包括安置於第二連接構件140上的保護層150、安置於保護層150的開口151上的凸塊下金屬層160、以及安置於凸塊下金屬層160上的連接端子170。
一般而言，扇出型半導體封裝具有其中例如環氧模製化合物（epoxy molding compound，EMC）等包封體簡單地包封並包圍半導體晶片的周圍的結構，且第二連接構件形成於半導體晶片之下，藉此實作所述半導體晶片的重佈線。然而，在使用所述包封體簡單地包封並包圍半導體晶片的周圍的情形中，可能難以控制因各種原因而出現的翹曲，在固定半導體晶片方面存在限制，且可能難以利用包封區域作為路由區域，進而可能使得設計的自由度等劣化。
作為解決該些問題的方法，可考慮例如以下方法：將具有呈優異的剛性的絕緣層211'的第一連接構件210'引入至其中包封有所述半導體晶片的區域中，並在如圖34中所示的第一連接構件210'中形成重佈線層212a'及重佈線層212b'、介層窗213'等以在對翹曲問題進行定址的同時提供較寬的路由區域。然而，在此種情形中，可能因形成於第一連接構件210'的一側上的重佈線層212a'的厚度而產生台階部分H。台階部分H可使第二連接構件240'的絕緣距離不均勻。一般而言，由於因重佈線層212a'的厚度而產生的台階部分H可為至少10微米或10微米左右，因此，因台階部分H而導致的絕緣距離不均勻可為對第二連接構件的第一介層窗243a'的設計產生大的影響的因素。亦即，絕緣距離不均勻可為使實作與半導體晶片220'的連接墊222'連接的介層窗243a'的精細節距的難度增加的因素，且如此一來，可能難以設計第二連接構件240'的高密度配線。
相反，如在根據實例的扇出型半導體封裝100A中一樣，在其中第一連接構件110的第一重佈線層112a與嵌置於第一絕緣層111a中的第二連接構件140接觸的情形中，因第一重佈線層112a的厚度而產生的台階部分可顯著減小，進而使得第二連接構件140的絕緣距離可為恆定的。亦即，自第二連接構件140的重佈線層142a至第一絕緣層111a的下表面的距離與自第二連接構件140的重佈線層142a至連接墊122的距離之間的差可小於第一重佈線層112a的厚度。因此，可易於設計第二連接構件140的高密度配線。
在下文中，將更詳細地闡述包含於根據實例的扇出型半導體封裝100A中的配置中的每一者。
第一連接構件110可包括對半導體晶片120的連接墊122進行重佈線的重佈線層112a及重佈線層112b，藉此減少第二連接構件140的層的數目。視需要，第一連接構件110可相依於具體材料而維持封裝100A的剛性，並用於確保包封體130等厚度均勻。在某些情形中，根據實例的扇出型半導體封裝100A可被第一連接構件110用作堆疊式封裝的一部分。第一連接構件110可具有貫穿孔110H。半導體晶片120可安置於貫穿孔110H中以與第一連接構件110間隔開預定距離。半導體晶片120的側表面可由第一連接構件110環繞。然而，此僅為實例，且第一連接構件110的安置形式可作出各種變化，且第一連接構件110可相依於安置形式而執行不同的功能。
第一連接構件110可包括與第二連接構件140接觸的第一絕緣層111a、與第二連接構件140接觸並嵌置於第一絕緣層111a中的第一重佈線層112a、安置於第一絕緣層111a的與其中嵌置有第一重佈線層112a的一側相對的另一側上的第二重佈線層112b、安置於第一絕緣層111a上並覆蓋第二重佈線層112b的第二絕緣層111b、以及安置於第二絕緣層111b上的第三重佈線層112c。第一重佈線層112a、第二重佈線層112b、及第三重佈線層112c可電性連接至連接墊122。第一連接構件110可包括在穿透過第一絕緣層111a的同時將第一重佈線層112a與第二重佈線層112b電性連接至彼此的第一介層窗113a以及在穿透過第二絕緣層111b的同時將第二重佈線層112b與第三重佈線層112c電性連接至彼此的第二介層窗113b。如上所述，由於嵌置有第一重佈線層112a，因此所述第二連接構件的第一絕緣層141a的絕緣距離可實質上恆定。由於第一連接構件110包括大量重佈線層112a、112b及112c，因此第二連接構件140可進一步簡化。因此，因在形成第二連接構件140期間出現的缺陷而導致的良率降低可減少。
絕緣層111a及111b的材料並無特別限制。舉例而言，可使用絕緣材料。此處，可使用以下材料作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者其中熱固性樹脂或熱塑性樹脂與無機填料一起浸入至芯體材料（例如，玻璃布、玻璃纖維等）中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto build-up film，ABF）、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）樹脂等。視需要，亦可使用感光成像介電（PID）樹脂。第一絕緣層111a及第二絕緣層111b可含有彼此相同的絕緣材料，且第一絕緣層111a與第二絕緣層111b之間具有模糊的邊界，但並非僅限於此。
重佈線層112a、112b及112c可用於對半導體晶片120的連接墊122進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等導電材料來作為形成重佈線層112a、112b及112c的材料。重佈線層112a、112b及112c可相依於對應層的設計而執行各種功能。舉例而言，重佈線層112a、112b及112c可包括接地（ground，GND）圖案、功率（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除接地圖案、功率圖案等之外的各種訊號圖案，例如資料訊號圖案等。此外，重佈線層112a、112b及112c可包括介層窗墊、連接端子墊等。作為非限制性實例，所有重佈線層112a、112b及112c均可包括接地圖案。在此種情形中，可顯著減少接地圖案在第二連接構件140的重佈線層142a及142b上的形成，進而使得設計配線的自由度可得以提高。
視需要，表面處理層（圖中未示出）可進一步形成於重佈線層112a、112b及112c中經由在包封體130中形成的開口131而暴露出的重佈線層112c上。表面處理層（圖中未示出）並無特別限制，只要所述表面處理層為此項技術中所習知者即可。舉例而言，表面處理層可藉由電解鍍金、無電鍍金、有機可焊性保護劑（organic solderability preservative，OSP）表面處理或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金（immersion gold plating）、直接浸金（direct immersion gold，DIG）電鍍、熱空氣焊料均塗（hot air solder leveling，HASL）等來形成。
介層窗113a及113b可將形成於不同層上的重佈線層112a、112b及112c電性連接至彼此，藉此在第一連接構件110中形成電性路徑。亦可使用導電材料來作為形成介層窗113a及113b的材料。如在圖11A至圖11D中所示，介層窗113a及113b可被完全填充以導電材料，或可藉由在介層窗孔的壁表面上形成導電材料而形成。此外，除錐形形狀之外，介層窗113a及113b亦可具有此項技術中所習知的所有形狀，例如圓柱形狀等。同時，如藉由下文將闡述的製程所知，當形成第一介層窗113a的孔時，第一重佈線層112a的某些墊可充當塞子（stopper），且當形成第二介層窗113b的孔時，第二重佈線層112b的某些墊可充當塞子。因此，第一介層窗113a及第二介層窗113b具有其上表面的寬度較下表面的寬度寬的錐形形狀，所述錐形形狀在製程方面可具有優勢。在此種情形中，第一介層窗113a可與第二重佈線層112b的一部分整合於一起，且第二介層窗113b可與第三重佈線層112c的一部分整合於一起。
半導體晶片120可為指示其中將至少數百至數百萬個或更多個各種元件整合於一起的晶片的積體電路（IC）。所述積體電路可為例如：應用處理晶片，例如中央處理器（例如，中央處理單元（CPU））、圖形處理器（例如，圖形處理單元（GPU））、數位訊號處理器、密碼學處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可例如基於主動晶圓而形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等來作為主體121的基材（base material）。在主體121中可形成各種電路。可配置連接墊122以將半導體晶片120電性連接至另一組件。可使用例如鋁（Al）等任何導電材料來作為形成連接墊122的材料，而無需特別限制。暴露出連接墊122的保護膜123可形成於主體121上。保護膜123可由氧化物膜、氮化膜等形成。作為另一選擇，保護膜123可由氧化物膜與氮化物膜構成的雙層形成。可藉由保護膜123在連接墊122的下表面與包封體130的下表面之間形成台階部分（step portion）。如此一來，可在某種程度上防止包封體130溢出至連接墊122的下表面中。絕緣膜（圖中未示出）等可進一步安置於任何其他需要安置的位置上。
半導體晶片120的非主動表面可被定位成低於第一連接構件110的第三重佈線層112c的上表面。舉例而言，半導體晶片120的非主動表面可被定位成低於第一連接構件110的第二絕緣層111b的上表面。半導體晶片120的非主動表面與第一連接構件110的第三重佈線層112c的上表面之間的高度差可為2微米或大於2微米，例如為5微米或大於5微米。在此種情形中，可有效地防止在半導體晶片120的非主動表面的隅角部分中發生破裂。此外，在施加包封體130時，半導體晶片120的非主動表面上的絕緣距離中的偏差可顯著減小。
第一連接構件110的第二重佈線層112b可定位於半導體晶片120的主動表面與非主動表面之間。第一連接構件110可被形成為具有與半導體晶片120的厚度對應的厚度。因此，形成於第一連接構件110中的第二重佈線層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度處。
包封體130可保護第一連接構件110及/或半導體晶片120。包封體130的形狀並無特別限制，只要包封體130至少局部地包圍第一連接構件110及/或半導體晶片120即可。舉例而言，包封體130可覆蓋第一連接構件110及半導體晶片120的非主動表面，並填充貫穿孔110H的壁表面與半導體晶片120的側表面之間的空間。此外，包封體130可至少局部地填充半導體晶片120的保護膜123與第二連接構件140之間的空間。同時，包封體130相依於包封體130的具體材料而填充貫穿孔110H，藉此用於在充當黏合劑時減少彎曲（buckling）。
包封體130的具體材料並無特別限制。舉例而言，可使用絕緣材料來作為包封體130的材料。此處，可使用以下材料作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者其中加強材料（例如，無機填料）被浸入熱固性樹脂及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪樹脂、感光成像介電樹脂等。此外，亦可使用此項技術中所習知的例如環氧模製化合物（EMC）等模製材料。視需要，亦可使用其中熱固性樹脂或熱塑性樹脂與無機填料一起浸入至芯體材料（例如，玻璃布、玻璃纖維等）中的樹脂。
包封體130可由由多種材料形成的多個層構成。舉例而言，可以第一包封體來填充貫穿孔110H中的空間，且接著，可以第二包封體覆蓋第一連接構件110及半導體晶片120。作為另一選擇，在使用第一包封體填充貫穿孔110H中的空間的同時以預定厚度覆蓋第一連接構件110及半導體晶片120之後，可再次以預定厚度將第二包封體安置於第一包封體上。另外，包封體130可以各種形式施加。
視需要，包封體130中可含有導電粒子以遮蔽電磁波。可使用任何導電粒子，只要所述導電粒子可遮蔽電磁波即可。舉例而言，導電粒子可由銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、焊料等形成。然而，該些材料僅為實例，且導電粒子並非特別地限定於此。
可配置第二連接構件140以對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十至數百個連接墊122可藉由第二連接構件140而進行重佈線，並相依於其功能而藉由下文將闡述的連接端子170而實體地連接至及/或電性連接至外部。第二連接構件140可包括絕緣層141a及141b、安置於絕緣層141a及141b上的重佈線層142a及142b、以及在穿透過絕緣層141a及141b的同時將重佈線層142a及142b連接至彼此的介層窗143a及143b。在根據實例的扇出型半導體封裝100A中，第二連接構件140可由多個重佈線層142a及142b構成。然而，第二連接構件140並非僅限於此，而是亦可由單個層構成。此外，第二連接構件140亦可具有不同數目的層。
可使用絕緣材料作為絕緣層141a及141b的材料。在此種情形中，除上述絕緣材料之外，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。在此種情形中，絕緣層141a及141b可被形成為更薄的，且可更易於實作介層窗143a及143b的精細節距。視需要，絕緣層141a及141b可由彼此相同的材料或彼此不同的材料形成。絕緣層141a與141b可相依於製程而與彼此整合於一起，進而使得絕緣層141a與141b之間的邊界可為模糊的。
重佈線層142a及142b可用於實質上對連接墊122進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等導電材料來作為形成重佈線層142a及142b的材料。重佈線層142a及142b可相依於對應層的設計而執行各種功能。舉例而言，重佈線層142a及142b可包括接地（GND）圖案、功率（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除接地圖案、功率圖案等之外的各種訊號圖案，例如資料訊號圖案等。此外，重佈線層142a及142b可包括介層窗墊、連接端子墊等。
視需要，表面處理層（圖中未示出）可進一步形成於重佈線層142a及142b中被局部地暴露出的重佈線層142b上。表面處理層（圖中未示出）並無特別限制，只要所述表面處理層是此項技術中所習知者即可。舉例而言，表面處理層可藉由電解鍍金、無電鍍金、有機可焊性保護劑（OSP）表面處理或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（DIG）電鍍、熱空氣焊料均塗（HASL）等來形成。
介層窗143a及143b可將形成於不同層上的重佈線層142a及142b、連接墊122等電性連接至彼此，藉此在封裝100A中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等導電材料來作為形成介層窗143a及143b的材料。介層窗143a及143b可被完全填充以導電材料，或所述導電材料亦可形成於所述介層窗的壁上。此外，介層窗143a及143b可具有此項技術中所習知的所有形狀，例如錐形形狀、圓柱形狀等。
第一連接構件110的重佈線層112a、112b及112c的厚度可厚於第二連接構件140的重佈線層142a及142b的厚度。第一連接構件110可具有等於或厚於半導體晶片120的厚度的厚度，且因此形成於第一連接構件110中的重佈線層112a、112b及112c亦可根據第一連接構件110的厚度而為相對較厚的。相反，第二連接構件140的重佈線層142a及142b可被形成為相對較薄於第一連接構件110的重佈線層112a、112b及112c，以使第二連接構件140變薄。
可額外地配置保護層150以保護第二連接構件140不受外部的實體損害或化學損害等。保護層150可具有至少局部地暴露出第二連接構件140的重佈線層142a及142b中的重佈線層142b的開口151。開口151可暴露出重佈線層142b的一個表面的全部或暴露出重佈線層142b的一個表面的僅一部分。保護層150的材料並無特別限制。舉例而言，可使用例如感光性絕緣樹脂等感光性絕緣材料。作為另一選擇，亦可使用阻焊劑（solder resist）作為保護層150的材料。作為另一選擇，可使用不含有芯體材料而含有填料的絕緣樹脂，例如含有無機填料及環氧樹脂等的味之素構成膜（ABF）。
可額外地配置凸塊下金屬層160以提高連接端子170的連接可靠性從而提高板層次（board level）可靠性。凸塊下金屬層160可安置於保護層150的開口151的內壁表面上及第二連接構件140的所暴露出的重佈線層142b上。凸塊下金屬層160可由此項技術中所習知的導電材料（即，使用此項技術中所習知的金屬化方法的金屬）形成。
可額外地配置連接端子170以將扇出型半導體封裝100A實體地連接至及/或電性連接至外部。舉例而言，扇出型半導體封裝100A可藉由連接端子170而安裝於電子裝置的主板上。連接端子170可由例如焊料等導電材料形成。然而，所述材料僅為實例，且連接端子的材料並非特別地限定於此。連接端子170可為焊盤（land）、球、引腳等。連接端子170可由多層或單層形成。在其中連接端子170由多層形成的情形中，連接端子170可含有銅柱及焊料，且在其中連接端子170由單層形成的情形中，連接端子170可含有錫-銀焊料或銅。然而，該些情形僅為實例，且連接端子170並非僅限於此。連接端子170的數目、間隔、安置形狀等均無特別限制，而是可由熟習此項技術者相依於設計而作出充分變化。舉例而言，連接端子170的數目可相依於半導體晶片120的連接墊122的數目而為數十至數千個。作為另一選擇，連接端子170的數目可大於或小於上述範圍。
連接端子170中的至少一者可安置於扇出區中。所述扇出區可為自其中安置有半導體晶片120的區偏離的區。亦即，根據實例的半導體封裝100A可為扇出型封裝。在所述扇出型封裝的情形中，可靠性可相較於扇入型封裝而言為較佳的，可實作多個輸入/輸出端子，且可易於執行3D互連。此外，由於扇出型封裝相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等而言無需單獨的板便可安裝於電子裝置上，因此所述扇出型封裝可被製造成具有減小的厚度，且價格競爭力可為優異的。
儘管圖中未示出，然而視需要，多個半導體晶片（圖中未示出）可安置於第一連接構件110的貫穿孔110H中。此外，多個貫穿孔110H（圖中未示出）可形成於第一連接構件110中，且半導體晶片（圖中未示出）可安置於所述貫穿孔中的每一者中。此外，除半導體晶片之外，例如電容器（condenser）、電感器等單獨的被動組件（圖中未示出）亦可在貫穿孔110H中彼此包封於一起。此外，表面安裝組件（圖中未示出）可安裝於保護層150上。
圖12A至圖12D說明圖9所示扇出型半導體封裝的示意性製造製程的實例。
參照圖12A，首先，可製備載體膜301。可在載體膜301的一個表面或兩個表面上形成金屬膜302及303。可對金屬膜302與金屬膜303之間的黏合表面進行表面處理以便於在後續的分離製程中達成分離。作為另一選擇，可在金屬膜302與金屬膜303之間設置釋放層，藉此便於在後續的製程中達成分離。載體膜301可為此項技術中所習知的絕緣基板，且載體膜301的材料不受限制。金屬膜302及303可一般由銅（Cu）箔形成，但並非僅限於此。金屬膜302及303可為由另一種導電材料形成的薄膜。此外，可使用乾膜304來執行圖案化以形成第一重佈線層112a。可使用此項技術中所習知的微影（photolithography）方法來執行所述圖案化。乾膜304可為由此項技術中所習知的感光性材料形成的乾膜。接著，可藉由以導電材料填充乾膜304的經圖案化空間來形成第一重佈線層112a。在此種情形中，可使用電鍍（plating）方法，且金屬膜303可充當晶種層。所述電鍍方法可為電解電鍍方法、無電電鍍方法等。更詳言之，可使用化學氣相沈積（chemical vapor deposition，CVD）方法、物理氣相沈積（physical vapor deposition，PVD）方法、濺鍍（sputtering）方法、減性方法（subtractive method）、加性方法（additive method）、半加性製程（semi-additive process，SAP）、經修改半加性製程（modified semi-additive process，MSAP）等方法來形成第一重佈線層112a，但並非僅限於此。接下來，可移除乾膜304。可藉由此項技術中所習知的例如蝕刻方法等方法來移除乾膜304。
參照圖12B，接下來，可在金屬膜303上形成其中至少局部地嵌置有重佈線層112a的第一絕緣層111a。接著，可形成穿透過第一絕緣層111a的第一介層窗113a。此外，可在第一絕緣層111a上形成第二重佈線層112b。可藉由使用此項技術中所習知的積層（lamination）方法來對第一絕緣層111a的前驅物進行積層並固化所積層的前驅物的方法、或使用此項技術中所習知的施加方法來施加前驅物材料並固化所施加的前驅物材料的方法等來形成第一絕緣層111a。可藉由以下方法形成第一介層窗113a及第二重佈線層112b：使用微影方法、機械鑽孔、雷射鑽孔、及/或類似方法在第一絕緣層111a中形成介層窗孔；使用乾膜等來執行圖案化；以及使用電鍍方法等來填充介層窗孔及經圖案化的空間。接下來，可在第一絕緣層111a上形成覆蓋第二重佈線層112b的第二絕緣層111b。此後，可形成穿透過第二絕緣層111b的第二介層窗113b。此外，可在第二絕緣層111b上形成第三重佈線層112c。以上闡述了形成第二絕緣層111b、第二介層窗113b及第三重佈線層112c的方法。接下來，可對載體膜301進行分層。在此種情形中，在進行分層時，金屬膜302與金屬膜303可彼此分離。在此種情形中，可使用刀片（blade）來分離金屬膜302與金屬膜303，但並非僅限於此。可使用此項技術中所習知的所有方法。同時，在一系列製程中，闡述了其中在對載體膜301進行分層之前形成第一連接構件110的情形，但所述順序並非僅限於此。亦即，在對載體膜301進行分層之後，亦可藉由上述方法形成第一連接構件110。亦即，所述順序未必僅限於上述順序。
參照圖12C，接下來，可藉由此項技術中所習知的蝕刻方法等來移除其餘的金屬膜303，且可在第一連接構件110中形成貫穿孔110H。可使用機械鑽孔製程及/或雷射鑽孔製程來形成貫穿孔110H。然而，貫穿孔110H並非僅限於此，而是可藉由使用研磨顆粒的噴砂（sandblasting）方法、使用電漿的乾式蝕刻方法等來形成。在其中使用機械鑽孔製程及/或雷射鑽孔製程來形成貫穿孔110H的情形中，可執行例如高錳酸鹽方法等除汙處理，以移除貫穿孔110H中的樹脂污垢。此外，可將黏合膜305貼附至第一連接構件110的一側。可使用任何黏合膜作為黏合膜305，只要所述黏合膜可固定第一連接構件110即可。作為非限制性實例，可使用此項技術中所習知的膠帶（tape）等。此項技術中所習知的膠帶的實例可包括其黏合力被熱處理減弱的熱固性黏合膠帶、其黏合力被紫外光照射劣化的紫外光固化黏合膠帶等。接下來，可在第一連接構件110的貫穿孔110H中安置半導體晶片120。舉例而言，可藉由將半導體晶片120黏合至貫穿孔110H中的黏合膜305而將半導體晶片120安置於貫穿孔110H中。可將半導體晶片120安置成面朝下的形式，以使連接墊122黏合至黏合膜305。
參照圖12D，接下來，可使用包封體130來對半導體晶片120進行包封。包封體130可在至少包封第一連接構件110及半導體晶片120的非主動表面的同時填充貫穿孔110H中的空間。可藉由此項技術中所習知的方法來形成包封體130。舉例而言，可藉由對包封體130的前驅物進行積層並固化所積層的前驅物來形成包封體130。作為另一選擇，可施加包封體130以對黏合膜305上的半導體晶片120進行包封且接著固化包封體130。可藉由固化來固定半導體晶片120。可使用例如以下方法來作為對所述前驅物進行積層的方法：執行在高溫下對前驅物壓製預定時間的熱壓製方法、對所述前驅物進行減壓、且接著將所述前驅物冷卻至室溫、在冷壓製製程中冷卻所述前驅物、且接著分離作業工具等。可使用例如使用刮板（squeegee）施加油墨的網版印刷方法、霧化油墨以施加油墨的噴霧印刷方法等作為施加方法。接著，可對黏合膜305進行分層。分層方法並無特別限制，而是可使用此項技術中習知的方法。舉例而言，在其中使用其黏合力被熱處理劣化的熱固性黏合膠帶或其黏合力被紫外光照射劣化的紫外光固化黏合膠帶作為黏合膜305的情形中，可在藉由對黏合膜305執行熱處理或紫外光照射來劣化黏合力之後對黏合膜305進行分層。接下來，可在自其移除黏合膜305的第一連接構件110及半導體晶片120的主動表面上形成第二連接構件140。可藉由以下步驟來形成第二連接構件140：依序地形成絕緣層141a及141b，且在形成絕緣層141a及141b之後分別在對應層中形成重佈線層142a及142b以及介層窗143a及143b。視需要，可在第二連接構件140上形成保護層150。相似地，可藉由對保護層150的前驅物進行積層並固化經積層的前驅物的方法、施加形成保護層150的材料並固化所施加的材料的方法等來形成保護層150。可在保護層150中形成開口151，從而可至少局部地暴露出第二連接構件140的重佈線層142b，且亦可藉由此項技術中所習知的金屬化方法而在保護層150上形成凸塊下金屬層160。視需要，可在凸塊下金屬層160上形成連接端子170。形成連接端子170的方法並無特別限制，而連接端子170可相依於其結構或形狀而藉由此項技術中眾所習知的方法形成。可藉由回焊（reflow）來固定連接端子170，且可藉由以下方法來提高可靠性：將連接端子170的一部分嵌置於保護層150中並將連接端子170的其他部分暴露至外部以增強固定力。
同時，為便於大量生產，在一系列製程中，在製備出具有大尺寸的載體膜301之後，可藉由如上所述的製程來製造多個扇出型半導體封裝100A。接著可藉由切割而將所述多個扇出型半導體封裝100A分割成獨立的單位扇出型半導體封裝100A。在此種情形中，生產率可為優異的。
圖13是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。
圖14是沿圖13所示的線II-II'截取的扇出型半導體封裝的剖切平面圖。
參照圖13及圖14，在根據經修改實例的扇出型半導體封裝100B中，金屬層114可安置於第一連接構件110的貫穿孔110H的內壁表面上。金屬層114可用於有效地分散產生於半導體晶片120中的熱。此外，金屬層114亦可用於遮蔽電磁波。此外，金屬層114可連接至第一連接構件110中的其他重佈線層112a、112b及112c的接地圖案以藉此被用作接地。金屬層114可安置於整個壁表面上，或以特定形狀進行圖案化以藉此進行安置。金屬層114可含有如上所述的導電材料，即，金屬材料。
由於扇出型半導體封裝100B的其他配置或製造方法與在根據實例的扇出型半導體封裝100A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖15是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。
圖16是沿圖15所示的線III-III'截取的扇出型半導體封裝的剖切平面圖。
參照圖15及圖16，在根據經修改實例的扇出型半導體封裝100C中，單獨的第一被動組件124可安置於貫穿孔110H中。此外，單獨的第二被動組件126可安置於保護層150的表面上。第一被動組件124可為例如多層陶瓷電容器（MLCC）等高電容電容器，但並非僅限於此。第二被動組件126可為例如矽系電容器等低電容電容器，但並非僅限於此。第一被動組件124及第二被動組件126可連接至相同的電源線以藉此經由所述電源線而電性連接至半導體晶片120，進而使得電源供應效率可得以提高。
由於扇出型半導體封裝100C的其他配置或製造方法與在根據實例的扇出型半導體封裝100A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖17是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。
圖18是沿圖17所示的線IV-IV'截取的扇出型半導體封裝的剖切平面圖。
參照圖17及圖18，在根據經修改實例的扇出型半導體封裝100D中，第一連接構件110可由一或多個連接單元110A至110E構成。各個連接單元100A至100E可圍繞半導體晶片120安置。各個連接單元100A至100E可包括：第一絕緣層111a-1、111a-2等；在與第二連接構件140接觸的同時嵌置於第一絕緣層111a-1、111a-2等中的第一重佈線層112a-1、112a-2等；安置於第一絕緣層111a-1、111a-2等的與第一絕緣層111a-1、111a-2等的其中嵌置有第一重佈線層112a-1、112a-2等的一側相對的另一側上的第二重佈線層112b-1、112b-2等；安置於第一絕緣層111a-1、111a-2等上並覆蓋第二重佈線層112b-1、112b-2等的第二絕緣層111b-1、111b-2等；以及分別安置於第二絕緣層111b-1、111b-2等上的第三重佈線層112c-1、112c-2等。各個連接單元100A至100E的第一重佈線層112a-1、112a-2、第二重佈線層112b-1、112b-2、及第三重佈線層112c-1、112c-2等可電性連接至連接墊122。包封體130可至少局部地包封各個連接單元100A至100E及半導體晶片120的非主動表面。包封體130可包封各個連接單元100A至100E的所有側表面。如此一來，各個連接單元100A至100E的側表面可不暴露於外部。
由於扇出型半導體封裝100D的其他配置或製造方法與在根據實例的扇出型半導體封裝100A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖19是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。
參照圖19，在根據經修改實例的扇出型半導體封裝100E中，經由穿透過包封體130的介層窗183而與第一連接構件110的第三重佈線層112c電性連接的重佈線層182可安置於包封體130上。此外，具有局部地暴露出重佈線層182的開口（未由參考編號指示）的保護層180可安置於包封體130上。單獨的表面安裝組件181及186可安置於所述開口（未由參考編號指示）上以藉此電性連接至重佈線層182。表面安裝組件181及186可相依於表面安裝組件的類型而直接連接至重佈線層182或藉由焊接（圖中未示出）等而連接至重佈線層182。作為另一選擇，表面安裝組件181及186可藉由凸塊下金屬層184及連接端子185而連接至重佈線層182。表面安裝組件181及186可為各種類型的被動組件或各種類型的積體電路。
由於扇出型半導體封裝100E的其他配置或製造方法與在根據實例的扇出型半導體封裝100A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖20是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。
參照圖20，在根據經修改實例的扇出型半導體封裝100F中，記憶體晶片封裝187可堆疊於包封體130上。記憶體晶片封裝187可藉由凸塊下金屬層184及形成於凸塊下金屬層184上的連接端子185而電性連接至第一連接構件110的第三重佈線層112c，凸塊下金屬層184形成於包封體130的局部地暴露出第一連接構件110的第三重佈線層112c的開口131上。記憶體晶片封裝187可包括例如揮發性記憶體（例如，動態隨機存取記憶體（DRAM））、非揮發性記憶體（例如，唯讀記憶體（ROM））、快閃記憶體等記憶體晶片。
由於扇出型半導體封裝100F的其他配置或製造方法與在根據實例的扇出型半導體封裝100A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖21是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。
參照圖21，在根據經修改實例的扇出型半導體封裝100G中，第一重佈線層112a可凹進第一絕緣層中，且因此第一絕緣層111a的下表面與第一重佈線層112a的下表面之間可形成台階部分。如此一來，可防止在形成包封體130時因形成包封體130的材料溢出而污染第一重佈線層112a。同時，由於如上所述第一重佈線層112a凹進第一絕緣層111a中，因此第一連接構件110的第一重佈線層112a的下表面可定位成高於半導體晶片120的連接墊122的下表面。此外，第二連接構件140的重佈線層142a與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。
由於扇出型半導體封裝100G的其他配置或製造方法與在根據實例的扇出型半導體封裝100A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖22是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。
參照圖22，在根據經修改實例的扇出型半導體封裝100H中，第一連接構件110可更包括安置於第二絕緣層111b上並覆蓋第三重佈線層112c的第三絕緣層111c及安置於第三絕緣層111c上的第四重佈線層112d。亦即，第一連接構件110可包括更大數目的重佈線層112a、112b、112c及112d。如此一來，第二連接構件140的層的數目可進一步減少，且因此，製程良率等可如上所述得以進一步提高。
由於扇出型半導體封裝100H的其他配置或製造方法與在根據實例的扇出型半導體封裝100A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖23是示意性地說明扇出型半導體封裝的另一實例的剖視圖。
圖24是沿圖23所示的線V-V'截取的扇出型半導體封裝的剖切平面圖。
參照圖23及圖24，根據另一實例的扇出型半導體封裝200A可包括：第一連接構件210，具有貫穿孔210H；半導體晶片220，安置於第一連接構件210的貫穿孔210H中且具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊222；包封體230，至少局部地包封第一連接構件210及半導體晶片220的非主動表面；以及第二連接構件240，安置於第一連接構件210及半導體晶片220的主動表面上，且包括電性連接至連接墊222的重佈線層242a及242b。第一連接構件210可包括與第二連接構件240接觸的絕緣層211、在與第二連接構件240接觸的同時嵌置於絕緣層211中的第一重佈線層212a、以及安置於絕緣層211的與絕緣層211的其中嵌置有第一重佈線層212a的一側相對的另一側上的第二重佈線層212b。第一連接構件210可包括介層窗213，介層窗213在穿透過絕緣層211的同時將第一重佈線層212a與第二重佈線層212b電性連接。第一重佈線層212a及第二重佈線層212b可電性連接至連接墊222。根據另一實例的扇出型半導體封裝200A可更包括安置於第二連接構件240上的保護層250、安置於保護層250的開口251上的凸塊下金屬層260、以及安置於凸塊下金屬層260上的連接端子270。
如在根據另一實例的扇出型半導體封裝200A中一樣，在其中第一連接構件210的第一重佈線層212a與嵌置於絕緣層211中的第二連接構件240接觸的情形中，因第一重佈線層212a的厚度而產生的台階部分可顯著減小，進而使得第二連接構件240的絕緣距離可為恆定的。亦即，自第二連接構件240的重佈線層242a至絕緣層211的下表面的距離與自第二連接構件240的重佈線層242a至連接墊222的距離之間的差可小於第一重佈線層212a的厚度。因此，可易於設計第二連接構件240的高密度配線。
在下文中，將更詳細地闡述包含於根據另一實例的扇出型半導體封裝200A中的配置中的每一者。
第一連接構件210可包括對半導體晶片220的連接墊222進行重佈線的重佈線層212a及212b，藉此減少第二連接構件240的層的數目。視需要，第一連接構件210可相依於具體材料而維持封裝200A的剛性，並用於確保包封體230等厚度均勻。第一連接構件210可具有貫穿孔210H。半導體晶片220可安置於貫穿孔210H中以與第一連接構件210間隔開預定距離。半導體晶片220的側表面可被第一連接構件210環繞。然而，此僅為實例，且第一連接構件210的安置形式可作出各種變化，且第一連接構件210可相依於安置形式而執行不同的功能。
絕緣層211的材料並無特別限制。舉例而言，可使用絕緣材料。此處，可使用以下材料作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或其中該些樹脂與無機填料一起浸入至芯體材料（例如，玻璃布、玻璃纖維等）中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）樹脂等。視需要，亦可使用感光成像介電（PID）樹脂。
重佈線層212a及212b可用於對半導體晶片220的連接墊222進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等導電材料來作為形成重佈線層212a及212b的材料。重佈線層212a及212b可相依於對應層的設計而執行各種功能。舉例而言，重佈線層212a及212b可包括接地（GND）圖案、功率（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除接地圖案、功率圖案等之外的各種訊號圖案，例如資料訊號圖案等。此外，重佈線層212a及212b可包括介層窗墊、連接端子墊等。作為非限制性實例，重佈線層212a及212b二者均可包括接地圖案。在此種情形中，可顯著減少接地圖案在第二連接構件240的重佈線層242a及242b上的形成，進而使得設計配線的自由度可得以提高。
視需要，表面處理層（圖中未示出）可進一步形成於重佈線層212a及212b中經由在包封體230中形成的開口231而暴露出的重佈線層212b上。表面處理層（圖中未示出）並無特別限制，只要所述表面處理層為此項技術中所習知者即可。舉例而言，表面處理層可藉由電解鍍金、無電鍍金、有機可焊性保護劑（OSP）表面處理或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（DIG）電鍍、熱空氣焊料均塗（HASL）等來形成。
介層窗213可將形成於不同層上的重佈線層212a與重佈線層212b電性連接至彼此，藉此在第一連接構件210中形成電性路徑。亦可使用導電材料來作為形成介層窗213的材料。如在圖25A至圖25D中所示，介層窗213可被完全填充以導電材料，或可藉由在介層窗孔的壁表面上形成導電材料而形成。此外，除錐形形狀之外，介層窗213亦可具有此項技術中所習知的所有形狀，例如圓柱形狀等。同時，如藉由以下將闡述的製程所知，當形成介層窗213的孔時，第一重佈線層212a中的某些墊可充當塞子（stopper）。因此，介層窗213具有其上表面的寬度較下表面的寬度寬的錐形形狀，所述錐形形狀在製程方面可具有優勢。在此種情形中，介層窗213可與第二重佈線層212b的一部分整合於一起。
半導體晶片220可為指示其中將至少數百至數百萬個或更多個各種元件整合於一起的晶片的積體電路（IC）。所述積體電路可為例如：應用處理晶片，例如中央處理器（例如，中央處理單元（CPU））、圖形處理器（例如，圖形處理單元（GPU））、數位訊號處理器、密碼學處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片220可例如基於主動晶圓而形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等來作為主體221的基材。在主體221中可形成各種電路。可配置連接墊222以將半導體晶片220電性連接至另一組件。可使用例如鋁（Al）等任何導電材料來作為形成連接墊222的材料，而無需特別限制。可在主體221上形成暴露出連接墊222的保護膜223。保護膜223可由氧化物膜、氮化物膜等形成。作為另一選擇，保護膜223可由氧化物膜與氮化物膜構成的雙層形成。可藉由保護膜223而在連接墊222的下表面與包封體230的下表面之間形成台階部分。如此一來，可在某種程度上防止包封體230溢出至連接墊222的下表面中。絕緣膜（圖中未示出）等可進一步安置於任何其他需要安置的位置上。
半導體晶片220的非主動表面可被定位成低於第一連接構件210的第二重佈線層212b的上表面。舉例而言，半導體晶片220的非主動表面可被定位成低於第一連接構件210的絕緣層211的上表面。半導體晶片220的非主動表面與第一連接構件210的第二重佈線層212b的上表面之間的高度差可為2微米或大於2微米，例如為5微米或大於5微米。在此種情形中，可有效地防止在半導體晶片220的非主動表面的隅角部分中發生破裂。此外，在施加包封體230時，半導體晶片220的非主動表面上的絕緣距離中的偏差可顯著減小。
包封體230可保護第一連接構件210及/或半導體晶片220。包封體230的形狀並無特別限制，只要包封體230至少局部地包圍第一連接構件210及/或半導體晶片220即可。舉例而言，包封體230可覆蓋第一連接構件210及半導體晶片220的非主動表面，並填充貫穿孔210H的壁表面與半導體晶片220的側表面之間的空間。此外，包封體230可至少局部地填充半導體晶片220的保護膜223與第二連接構件240之間的空間。同時，包封體230相依於包封體230的具體材料而填充貫穿孔210H，藉此用於在充當黏合劑時減少彎曲。
包封體230的具體材料並無特別限制。舉例而言，可使用絕緣材料來作為包封體230的材料。此處，可使用以下材料作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者其中加強材料（例如，無機填料）被浸入熱固性樹脂及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪樹脂、感光成像介電樹脂等。此外，亦可使用此項技術中所習知的例如環氧模製化合物（EMC）等模製材料。視需要，亦可使用其中熱固性樹脂或熱塑性樹脂與無機填料一起浸入至芯體材料（例如，玻璃布、玻璃纖維等）中的樹脂。
包封體230可由由多種材料形成的多個層構成。舉例而言，可以第一包封體來填充貫穿孔210H中的空間，且接著，可以第二包封體覆蓋第一連接構件210及半導體晶片220。作為另一選擇，在使用第一包封體填充貫穿孔210H中的空間的同時以預定厚度覆蓋第一連接構件210及半導體晶片220之後，可再次以預定厚度將第二包封體安置於第一包封體上。另外，包封體230可以各種形式施加。
視需要，包封體230中可含有導電粒子以遮蔽電磁波。可使用任何導電粒子，只要所述導電粒子可遮蔽電磁波即可。舉例而言，導電粒子可由銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、焊料等形成。然而，該些材料僅為實例，且導電粒子並非特別地限定於此。
可配置第二連接構件240以對半導體晶片220的連接墊222進行重佈線。具有各種功能的數十至數百個連接墊222可藉由第二連接構件240而進行重佈線，並相依於其功能而藉由下文將闡述的連接端子270而實體地連接至及/或電性連接至外部。第二連接構件240可包括絕緣層241a及241b、安置於絕緣層241a及241b上的重佈線層242a及242b、以及在穿透過絕緣層241a及241b的同時將重佈線層242a及242b連接至彼此的介層窗243a及243b。在根據另一實例的扇出型半導體封裝200A中，第二連接構件240可由多個重佈線層242a及242b構成。然而，第二連接構件240亦可由單個層構成。此外，第二連接構件240亦可具有不同數目的層。
可使用絕緣材料作為絕緣層241a及241b的材料。在此種情形中，除上述絕緣材料之外，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。在此種情形中，絕緣層241a及241b可被形成為更薄的，且可更易於實作介層窗243a及243b的精細節距。視需要，絕緣層241a及241b可由彼此相同的材料或彼此不同的材料形成。絕緣層241a與241b可相依於製程而彼此整合於一起，進而使得絕緣層241a與241b之間的邊界可為模糊的。
重佈線層242a及242b可用於實質上對連接墊222進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等導電材料來作為形成重佈線層242a及242b的材料。重佈線層242a及242b可相依於對應層的設計而執行各種功能。舉例而言，重佈線層242a及242b可包括接地（GND）圖案、功率（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除接地圖案、功率圖案等之外的各種訊號圖案，例如資料訊號圖案等。此外，重佈線層242a及242b可包括介層窗墊、連接端子墊等。
視需要，表面處理層（圖中未示出）可進一步形成於重佈線層242a及242b中被局部地暴露出的重佈線層242b上。表面處理層（圖中未示出）並無特別限制，只要所述表面處理層是此項技術中所習知者即可。舉例而言，表面處理層可藉由電解鍍金、無電鍍金、有機可焊性保護劑（OSP）表面處理或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（DIG）電鍍、熱空氣焊料均塗（HASL）等來形成。
介層窗243a及243b可將形成於不同層上的重佈線層242a及242b、連接墊222等電性連接至彼此，藉此在封裝200A中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等導電材料來作為形成介層窗243a及243b的材料。介層窗243a及243b可以導電材料完全填充，或所述導電材料亦可形成於所述介層窗的壁上。此外，介層窗243a及243b可具有此項技術中所習知的所有形狀，例如錐形形狀、圓柱形狀等。
第一連接構件210的重佈線層212a及212b的厚度可厚於第二連接構件240的重佈線層242a及242b的厚度。第一連接構件210可具有等於或厚於半導體晶片220的厚度的厚度，且因此形成於第一連接構件210中的重佈線層212a及212b亦可根據第一連接構件210的厚度而具有厚的厚度。相反，第二連接構件240的重佈線層242a及242b可被形成為相對薄於第一連接構件210的重佈線層212a及212b的厚度，以使第二連接構件240變薄。
可額外地配置保護層250以保護第二連接構件240不受外部的實體損害或化學損害等。保護層250可具有至少局部地暴露出第二連接構件240的重佈線層242a及242b中的重佈線層242b的開口251。開口251可暴露出重佈線層242b的一個表面的全部或暴露出重佈線層242b的一個表面的僅一部分。保護層250的材料並無特別限制。舉例而言，可使用例如感光性絕緣樹脂等感光性絕緣材料。作為另一選擇，亦可使用阻焊劑作為保護層250的材料。作為另一選擇，可使用不含有芯體材料而含有填料的絕緣樹脂，例如含有無機填料及環氧樹脂等的味之素構成膜（ABF）。
可額外地配置凸塊下金屬層260以提高連接端子270的連接可靠性從而提高板層次可靠性。凸塊下金屬層260可安置於保護層250的開口251的內壁表面上及第二連接構件240的所暴露出的重佈線層242b上。凸塊下金屬層260可由此項技術中所習知的導電材料（即，使用此項技術中所習知的金屬化方法的金屬）形成。
可額外地配置連接端子270以將扇出型半導體封裝200A實體地連接至及/或電性連接至外部。舉例而言，扇出型半導體封裝200A可藉由連接端子270而安裝於電子裝置的主板上。連接端子270可由例如焊料等導電材料形成。然而，所述材料僅為實例，且連接端子的材料並非特別地限定於此。連接端子270可為焊盤、球、引腳等。連接端子270可由多層或單層形成。在其中連接端子270由多層形成的情形中，連接端子270可含有銅柱及焊料，且在其中連接端子270由單層形成的情形中，連接端子270可含有錫-銀焊料或銅。然而，該些情形僅為實例，且連接端子270並非僅限於此。連接端子270的數目、間隔、安置形狀等均無特別限制，而是可由熟習此項技術者相依於設計而作出充分變化。舉例而言，連接端子270的數目可相依於半導體晶片220的連接墊222的數目而為數十至數千個。作為另一選擇，連接端子270的數目可大於或小於上述範圍。
連接端子270中的至少一者可安置於扇出區中。所述扇出區可意指自其中安置有半導體晶片220的區偏離的區。亦即，根據另一實例的半導體封裝200A可為扇出型封裝。在扇出型封裝的情形中，可靠性可相較於扇入型封裝而言為更優異的，可實作多個輸入/輸出端子，且可易於執行3D互連。此外，由於扇出型封裝相較於球柵陣列（BGA）封裝、焊盤柵陣列（LGA）封裝等而言無需單獨的板便可安裝於電子裝置上，因此所述扇出型封裝可被製造成具有薄的厚度，且價格競爭力可為優異的。
儘管圖中未示出，然而視需要，多個半導體晶片（圖中未示出）可安置於第一連接構件210的貫穿孔210H中。此外，多個貫穿孔210H（圖中未示出）可形成於第一連接構件210中，且半導體晶片（圖中未示出）可安置於所述貫穿孔中的每一者中。此外，除半導體晶片之外，例如電容器、電感器等單獨的被動組件（圖中未示出）亦可在貫穿孔210H中彼此包封於一起。此外，表面安裝組件（圖中未示出）可安裝於保護層250上。
圖26A至圖26D說明圖23所示扇出型半導體封裝的示意性製造製程的實例。
參照圖26A，首先，可製備載體膜301。可在載體膜301的一個表面或兩個表面上形成金屬膜302及303。可對金屬膜302與金屬膜303之間的黏合表面進行表面處理以便於在後續的分離製程中達成分離。作為另一選擇，可在金屬膜302與金屬膜303之間設置釋放層，藉此便於在後續的製程中達成分離。載體膜301可為此項技術中所習知的絕緣基板，且載體膜301的材料不受限制。金屬膜302及303可一般由銅（Cu）箔形成，但並非僅限於此。金屬膜302及303亦可為由另一種導電材料形成的薄膜。接下來，可使用乾膜304來執行圖案化以形成第一重佈線層212a。可使用此項技術中所習知的微影方法來執行所述圖案化。乾膜304可為由此項技術中所習知的感光性材料形成的乾膜。接著，可藉由以導電材料填充乾膜304的經圖案化空間來形成第一重佈線層212a。在此種情形中，可使用電鍍方法，且金屬膜303可充當晶種層。所述電鍍方法可為電解電鍍方法、無電電鍍方法等。更詳言之，可使用化學氣相沈積（CVD）方法、物理氣相沈積（PVD）方法、濺鍍方法、減性方法、加性方法、半加性製程（SAP）、經修改半加性製程（MSAP）等方法來形成第一重佈線層212a，但並非僅限於此。接下來，可移除乾膜304。可藉由此項技術中所習知的例如蝕刻方法等方法來移除乾膜304。
參照圖26B，接下來，可在金屬膜303上形成其中至少局部地嵌置有重佈線層212a的絕緣層211。此後，可形成穿透過絕緣層211的介層窗213。此外，可在絕緣層211上形成第二重佈線層212b。可藉由使用此項技術中所習知的積層方法來對絕緣層211的前驅物進行積層並固化所積層的前驅物的方法、或使用此項技術中所習知的施加方法來施加前驅物材料並固化所施加的前驅物材料的方法等來形成絕緣層211。可藉由以下方法形成介層窗213及第二重佈線層212b：使用微影方法、機械鑽孔、雷射鑽孔、及/或類似方法在絕緣層211中形成介層窗孔；使用乾膜等來執行圖案化；以及使用電鍍方法等來填充介層窗孔及經圖案化的空間。接下來，可對載體膜301進行分層。在此種情形中，在進行分層時，金屬膜302與金屬膜303可彼此分離。在此種情形中，可使用刀片來分離金屬膜302與金屬膜303，但並非僅限於此。可使用此項技術中所習知的所有方法。同時，在一系列製程中，闡述了其中在對載體膜301進行分層之前形成第一連接構件210的情形，但所述順序並非僅限於此。亦即，在對載體膜301進行分層之後，亦可藉由上述方法形成第一連接構件210。亦即，所述順序未必僅限於上述順序。
參照圖26C，接下來，可藉由此項技術中所習知的蝕刻方法等來移除其餘的金屬膜303，且可在第一連接構件210中形成貫穿孔210H。可使用機械鑽孔製程及/或雷射鑽孔製程來形成貫穿孔210H。然而，貫穿孔210H並非僅限於此，而是可藉由使用研磨顆粒的噴砂方法、使用電漿的乾式蝕刻方法等來形成。在其中使用機械鑽孔製程及/或雷射鑽孔製程來形成貫穿孔210H的情形中，可執行例如高錳酸鹽方法等除汙處理，以移除貫穿孔210H中的樹脂污垢。此外，可將黏合膜305貼附至第一連接構件210的一側。可使用任何黏合膜作為黏合膜305，只要所述黏合膜可固定第一連接構件210即可。作為非限制性實例，可使用此項技術中所習知的膠帶等。此項技術中所習知的膠帶的實例可包括其黏合力被熱處理減弱的熱固性黏合膠帶、其黏合力被紫外光照射劣化的紫外光固化黏合膠帶等。接下來，可在第一連接構件210的貫穿孔210H中安置半導體晶片220。舉例而言，可藉由將半導體晶片220黏合至貫穿孔210中的黏合膜305上而將半導體晶片220安置於貫穿孔210H中。可將半導體晶片220安置成面朝下的形式，以使連接墊222黏合至黏合膜305。
參照圖26D，接下來，可使用包封體230來對半導體晶片220進行包封。包封體230可在至少包封第一連接構件210及半導體晶片220的非主動表面的同時填充貫穿孔210H中的空間。可藉由此項技術中所習知的方法來形成包封體230。舉例而言，可藉由對包封體230的前驅物進行積層並固化所積層的前驅物來形成包封體230。作為另一選擇，可施加包封體230以對黏合膜305上的半導體晶片220進行包封且接著固化包封體230。可藉由固化來固定半導體晶片220。可使用例如以下方法來作為對所述前驅物進行積層的方法：執行在高溫下對前驅物壓製預定時間的熱壓製方法、對所述前驅物進行減壓、且接著將所述前驅物冷卻至室溫、在冷壓製製程中冷卻所述前驅物、且接著分離作業工具等。可使用例如使用刮板施加油墨的網版印刷方法、霧化油墨以施加油墨的噴霧印刷方法等作為施加方法。接著，可對黏合膜305進行分層。分層方法並無特別限制，而是可使用此項技術中所習知的方法。舉例而言，在其中使用其黏合力被熱處理劣化的熱固性黏合膠帶或其黏合力被紫外光照射劣化的紫外光固化黏合膠帶作為黏合膜305的情形中，可在藉由對黏合膜305執行熱處理或紫外光照射來劣化黏合力之後對黏合膜305進行分層。接下來，可在自其移除黏合膜305的第一連接構件210及半導體晶片220的主動表面上形成第二連接構件240。可藉由以下步驟來形成第二連接構件240：依序地形成絕緣層241a及241b，且在形成絕緣層241a及241b之後分別在對應層中形成重佈線層241a及242b以及介層窗243a及243b。視需要，可在第二連接構件240上形成保護層250。相似地，可藉由對保護層250的前驅物進行積層並固化所積層的前驅物的方法、施加形成保護層250的材料並固化所施加的材料的方法等來形成保護層250。可在保護層250中形成開口251，從而可至少局部地暴露出第二連接構件240的重佈線層242b，且亦可藉由此項技術中所習知的金屬化方法而在保護層250上形成凸塊下金屬層260。視需要，可在凸塊下金屬層260上形成連接端子270。形成連接端子270的方法並無特別限制，而連接端子270可相依於其結構或形狀而藉由此項技術中眾所習知的方法形成。可藉由回焊來固定連接端子270，且可藉由以下方法來提高可靠性：將連接端子270的一部分嵌置於保護層250中並將連接端子270的其他部分暴露至外部以增強固定力。
同時，為便於大量生產，在一系列製程中，在製備出具有大尺寸的載體膜301之後，可藉由如上所述的製程來製造多個扇出型半導體封裝200A。接著可藉由切割而將所述多個扇出型半導體封裝200A分割成獨立的單位扇出型半導體封裝200A。在此種情形中，生產率可為優異的。
圖27是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。
圖28是沿圖27所示的線VI-VI'截取的扇出型半導體封裝的剖切平面圖。
參照圖27及圖28，在根據經修改實例的扇出型半導體封裝200B中，金屬層214可安置於第一連接構件210的貫穿孔210H的內壁表面上。金屬層214可用於有效地分散產生於半導體晶片220中的熱。此外，金屬層214亦可用於遮蔽電磁波。此外，金屬層214可連接至第一連接構件210的其他重佈線層212a及212b的接地圖案以藉此被用作接地。金屬層214可安置於整個壁表面上，或以特定形狀進行圖案化以藉此進行安置。金屬層214可含有如上所述的導電材料，即，金屬材料。
由於扇出型半導體封裝200B的其他配置或製造方法與在根據另一實例的扇出型半導體封裝200A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖29是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。
圖30是沿圖29所示的線VII-VII'截取的扇出型半導體封裝的剖切平面圖。
參照圖29及圖30，在根據經修改實例的扇出型半導體封裝200C中，單獨的第一被動組件224可安置於貫穿孔210H中。此外，單獨的第二被動組件226可安置於保護層250的表面上。第一被動組件224可為例如多層陶瓷電容器（MLCC）等高電容電容器，但並非僅限於此。第二被動組件226可為例如矽系電容器等低電容電容器，但並非僅限於此。第一被動組件224及第二被動組件226可連接至相同的電源線以藉此經由所述電源線而電性連接至半導體晶片220，進而使得電源供應效率可得以提高。
由於扇出型半導體封裝200C的其他配置或製造方法與在根據另一實例的扇出型半導體封裝200A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖31是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。
參照圖31，在根據經修改實例的扇出型半導體封裝200D中，經由穿透過包封體230的介層窗283而與第一連接構件210的第二重佈線層212b電性連接的重佈線層282可安置於包封體230上。此外，具有局部地暴露出重佈線層282的開口（未由參考編號指示）的保護層280可安置於包封體230上。單獨的表面安裝組件281及286可安置於所述開口（未由參考編號指示）上以藉此電性連接至重佈線層282。表面安裝組件281及286可相依於表面安裝組件的類型而直接連接至重佈線層282或藉由焊接（圖中未示出）等而連接至重佈線層282。作為另一選擇，表面安裝組件281及286可藉由凸塊下金屬層284及連接端子285而連接至重佈線層282。表面安裝組件281及286可為各種類型的被動組件或各種類型的積體電路。
由於扇出型半導體封裝200D的其他配置或製造方法與在根據另一實例的扇出型半導體封裝200A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖32是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。
參照圖32，在根據經修改實例的扇出型半導體封裝200E中，記憶體晶片封裝287可堆疊於包封體230上。記憶體晶片封裝287可藉由凸塊下金屬層284及形成於凸塊下金屬層284上的連接端子285而電性連接至第一連接構件210的第二重佈線層212b，凸塊下金屬層284形成於包封體230的局部地暴露出第一連接構件210的第二重佈線層212b的開口231上。記憶體晶片封裝287可包括例如揮發性記憶體（例如，動態隨機存取記憶體（DRAM））、非揮發性記憶體（例如，唯讀記憶體（ROM））、快閃記憶體等記憶體晶片。
由於扇出型半導體封裝200E的其他配置或製造方法與在根據另一實例的扇出型半導體封裝200A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖33是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。
參照圖33，在根據經修改實例的扇出型半導體封裝200F中，第一重佈線層212a可凹進絕緣層中，且因此絕緣層211的下表面與第一重佈線層212a的下表面之間可形成台階部分。如此一來，可防止在形成包封體230時因形成包封體230的材料溢出而污染第一重佈線層212a。同時，由於如上所述第一重佈線層212a凹進絕緣層211中，因此第一連接構件210的第一重佈線層212a的下表面可定位成高於半導體晶片220的連接墊222的下表面。此外，第二連接構件240的重佈線層242a與第一連接構件210的第一重佈線層212a之間的距離可大於第二連接構件240的重佈線層242a與半導體晶片220的連接墊222之間的距離。
由於扇出型半導體封裝200F的其他配置或製造方法與在根據另一實例的扇出型半導體封裝200A中所闡述的配置或製造方法相同，因此將不再對其予以贅述。
圖34是示意性地說明其中第二連接構件的絕緣距離不均勻的扇出型半導體封裝的實例的剖視圖
參照圖34，相似地，其中第二連接構件的絕緣距離不均勻的扇出型半導體封裝可包括第一連接構件210'、半導體晶片220'、包封體230'、第二連接構件240'、保護層250'及連接端子270'。第一連接構件210'可具有貫穿孔210H'，並包括絕緣層211'、形成於絕緣層211'的兩個表面上的重佈線層212a'及212b'、以及穿透過絕緣層211'的介層窗213'。半導體晶片220'可包括主體221'、連接墊222'及保護膜223'。第二連接構件240'可包括絕緣層241a'及241b'、重佈線層242a'及242b'、以及介層窗243a'及243b'。形成於第一連接構件210'的下表面上的重佈線層212a'可嵌置於第二連接構件240'的絕緣材料中，進而使得可因與重佈線層212a'的厚度對應的台階部分H而導致絕緣距離不均勻。此外，由於所述扇出型半導體封裝不具有單獨的凸塊下金屬層，因此可能使得板層次可靠性劣化。
如以上所述，根據本發明中的示例性實施例，可提供扇出型半導體封裝及其製造方法，所述扇出型半導體封裝能夠在解決所述扇出型半導體封裝的翹曲問題的同時提供較寬的路由區域，且具有便於設計第二連接構件的高密度配線的創新型結構。
100‧‧‧半導體封裝
100A、200A‧‧‧封裝
100B、100C、100D、100E、100F、100G、100H、200B、200C、200D、200E、200F、200G、2100‧‧‧扇出型半導體封裝
110、210、210'‧‧‧第一連接構件
110A、110B、110C、110D、110E‧‧‧連接單元
110H、210H、210H'‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111a-1、111a-2‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111b-1、111b-2‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a、112b、112c、112d、212a、212b‧‧‧重佈線層
112a-1、112a-2‧‧‧第一重佈線層
112b-1、112b-2‧‧‧第二重佈線層
112c-1、112c-2‧‧‧第三重佈線層
114、214‧‧‧金屬層
120、220、220'、2120、2220‧‧‧半導體晶片
121、221、221'、1101、2121、2221‧‧‧主體
122、222、222'、2122、2222‧‧‧連接墊
123、223、223'、2223‧‧‧保護膜
124、224‧‧‧第一被動組件
126、226‧‧‧第二被動組件
130、230、230'、2130‧‧‧包封體
131、151、231、231'、251、251'、2251‧‧‧開口
140、240、240'‧‧‧第二連接構件
141a、141b、211、211'、241a、241a'、241b、241b'、2141、2241‧‧‧絕緣層
142a、142b、182、212a'、212b'、242a、242a'、242b、242b'、282、2142‧‧‧重佈線層
113a、113b、143a、143b、183、213、213'、243a、243a'、243b、243b'、283、2143、2243‧‧‧介層窗
150、180、250、250'、280、2150、2250‧‧‧保護層
160、184、260、260'、284、2160、2260‧‧‧凸塊下金屬層
170、185、270、270'、285‧‧‧連接端子
181、186、281、286‧‧‧表面安裝組件
187、287‧‧‧記憶體晶片封裝
301‧‧‧載體膜
302、303‧‧‧金屬膜
304‧‧‧乾膜
305‧‧‧黏合膜
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧組件
2140、2240‧‧‧連接構件
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧介層窗孔
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧插板基板
H‧‧‧台階部分
I-I'、II-II'、III-III'、IV-IV'、V-V'、VI-VI'、VII-VII'‧‧‧線
結合附圖閱讀以下詳細說明，將更加清晰地理解本發明的上述及其他態樣、特徵及優點，在附圖中： 圖1是示意性地說明電子裝置系統的實例的方塊圖。 圖2是示意性地說明電子裝置的實例的立體圖。 圖3A及圖3B是示意性地說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖視圖。 圖4是示意性地說明扇入型半導體封裝的封裝製程的剖視圖。 圖5是示意性地說明其中扇入型半導體封裝安裝於插板（interposer）基板上且最終安裝於電子裝置的主板上的情形的剖視圖。 圖6是示意性地說明其中扇入型半導體封裝嵌置於插板基板中且最終安裝於電子裝置的主板上的情形的剖視圖。 圖7是示意性地說明扇出型半導體封裝的剖視圖。 圖8是示意性地說明其中扇出型半導體封裝安裝於電子裝置的主板上的狀態的剖視圖。 圖9是示意性地說明扇出型半導體封裝的實例的剖視圖。 圖10是沿圖9所示的線I-I'截取的扇出型半導體封裝的剖切平面圖。 圖11A至圖11D是示意性地說明形成於圖9所示扇出型半導體封裝的第一連接構件中的介層窗的各種形狀的剖視圖。 圖12A至圖12D說明圖9所示扇出型半導體封裝的示意性製造製程的實例。 圖13是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。 圖14是沿圖13所示的線II-II'截取的扇出型半導體封裝的剖切平面圖。 圖15是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。 圖16是沿圖15所示的線III-III'截取的扇出型半導體封裝的剖切平面圖。 圖17是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。 圖18是沿圖17所示的線IV-IV'截取的扇出型半導體封裝的剖切平面圖。 圖19是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。 圖20是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。 圖21是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。 圖22是示意性地說明圖9所示扇出型半導體封裝的經修改實例的剖視圖。 圖23是示意性地說明扇出型半導體封裝的另一實例的剖視圖。 圖24是沿圖23所示的線V-V'截取的扇出型半導體封裝的剖切平面圖。 圖25A至圖25D是示意性地說明形成於圖23所示扇出型半導體封裝的第一連接構件中的介層窗的各種形狀的剖視圖。 圖26A至圖26D說明圖23所示扇出型半導體封裝的示意性製造製程的實例。 圖27是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。 圖28是沿圖27所示的線VI-VI'截取的扇出型半導體封裝的剖切平面圖。 圖29是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。 圖30是沿圖29所示的線VII-VII'截取的扇出型半導體封裝的剖切平面圖。 圖31是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。 圖32是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。 圖33是示意性地說明圖23所示扇出型半導體封裝的經修改實例的剖視圖。 圖34是示意性地說明其中第二連接構件的絕緣距離不均勻的扇出型半導體封裝的實例的剖視圖。
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧主體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧介層窗
2150‧‧‧保護層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊料球

Claims (24)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，安置於所述第一連接構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊； 包封體，至少局部地包封所述第一連接構件及所述半導體晶片的所述非主動表面；以及 第二連接構件，安置於所述第一連接構件及所述半導體晶片的所述主動表面上，且包括電性連接至所述連接墊的重佈線層， 其中所述第一連接構件包括第一絕緣層、在與所述第二連接構件接觸的同時嵌置於所述第一絕緣層中的第一重佈線層、以及安置於所述第一絕緣層的與其中嵌置有所述第一重佈線層的一側相對的另一側上的第二重佈線層， 所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一重佈線層及所述第二重佈線層藉由穿透過所述第一絕緣層的介層窗而彼此電性連接。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件更包括安置於所述第一絕緣層上並覆蓋所述第二重佈線層的第二絕緣層、以及安置於所述第二絕緣層上的第三重佈線層， 所述第三重佈線層電性連接至所述連接墊。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第二重佈線層分別經由第一介層窗及第二介層窗而電性連接至所述第一重佈線層及所述第三重佈線層，所述第一介層窗及所述第二介層窗分別穿透過所述第一絕緣層及所述第二絕緣層。
  5. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第一連接構件更包括安置於所述第二絕緣層上並覆蓋所述第三重佈線層的第三絕緣層、以及安置於所述第三絕緣層上的第四重佈線層， 所述第四重佈線層電性連接至所述連接墊。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二連接構件的重佈線層與所述第一重佈線層之間的距離大於所述第二連接構件的重佈線層與所述連接墊之間的距離。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括： 保護層，安置於所述第二連接構件上且具有開口，所述開口局部地暴露出所述第二連接構件的重佈線層； 凸塊下金屬層，安置於所述開口上且連接至所述第二連接構件的暴露的重佈線層；以及 連接端子，安置於所述凸塊下金屬層上且電性連接至所述連接墊。
  8. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述包封體具有局部地暴露出所述第三重佈線層的開口。
  9. 如申請專利範圍第3項所述的扇出型半導體封裝，更包括： 重佈線層，安置於所述包封體上且電性連接至所述第三重佈線層；以及 保護層，安置於所述包封體上且具有開口，所述開口局部地暴露出安置於所述包封體上的重佈線層。
  10. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第一重佈線層至所述第三重佈線層中的每一者均包括接地圖案。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一重佈線層較所述第二連接構件的重佈線層厚。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面被定位成高於所述連接墊的下表面。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二重佈線層定位於所述半導體晶片的所述主動表面與所述非主動表面之間。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體含有芯體材料、無機填料及絕緣樹脂。
  15. 一種扇出型半導體封裝的製造方法，所述製造方法包括： 製備載體膜； 在所述載體膜上形成第一連接構件； 移除所述載體膜； 形成穿透過所述第一連接構件的貫穿孔； 在所述貫穿孔中安置半導體晶片，所述半導體晶片具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊； 使用包封體至少局部地包封所述第一連接構件及所述半導體晶片的所述非主動表面；以及 在所述第一連接構件及所述半導體晶片的所述主動表面上形成第二連接構件，所述第二連接構件包括電性連接至所述連接墊的重佈線層， 其中形成所述第一連接構件包括：在所述載體膜上形成第一重佈線層，在所述載體膜上形成用於嵌置所述第一重佈線層的第一絕緣層，以及在所述第一絕緣層的與其中嵌置有所述第一重佈線層的一側相對的另一側上形成第二重佈線層， 所述第一重佈線層與所述第二重佈線層電性連接至所述連接墊。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝的製造方法，其中形成所述第一連接構件更包括：在所述第一絕緣層上形成覆蓋所述第二重佈線層的第二絕緣層，以及在所述第二絕緣層上形成第三重佈線層， 所述第三重佈線層電性連接至所述連接墊。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝的製造方法，更包括使所述包封體的一部分開口，以暴露出所述第三重佈線層的一部分。
  18. 如申請專利範圍第16項所述的扇出型半導體封裝的製造方法，更包括： 在所述包封體上形成電性連接至所述第三重佈線層的重佈線層； 在所述包封體上形成保護層，所述保護層覆蓋形成於所述包封體上的重佈線層；以及 使所述保護層的一部分開口，以暴露出形成於所述包封體上的重佈線層的一部分。
  19. 一種扇出型半導體封裝，包括： 半導體晶片，具有主動表面及與所述主動表面相對的非主動表面，在所述主動表面上安置有連接墊； 一或多個連接單元，圍繞所述半導體晶片安置；以及 連接構件，安置於所述連接單元及所述半導體晶片上， 其中所述連接單元包括第一絕緣層、在與所述連接構件接觸的同時嵌置於所述第一絕緣層中的第一重佈線層、以及安置於所述第一絕緣層的與其中嵌置有所述第一重佈線層的一側相對的另一側上的第二重佈線層，且 所述連接構件包括絕緣層及安置於所述絕緣層上的重佈線層， 所述連接單元的所述第一重佈線層及所述第二重佈線層以及所述連接構件的重佈線層電性連接至所述半導體晶片的所述連接墊。
  20. 如申請專利範圍第19項所述的扇出型半導體封裝，其中所述連接單元更包括安置於所述第一絕緣層上並覆蓋所述第二重佈線層的第二絕緣層、以及安置於所述第二絕緣層上的第三重佈線層， 所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  21. 如申請專利範圍第19項所述的扇出型半導體封裝，其中所述連接單元的數目是多個。
  22. 如申請專利範圍第20項所述的扇出型半導體封裝，更包括至少局部地包封所述連接單元及所述半導體晶片的所述非主動表面的包封體。
  23. 如申請專利範圍第22項所述的扇出型半導體封裝，其中所述包封體具有至少局部地暴露出所述第三重佈線層的開口。
  24. 如申請專利範圍第22項所述的扇出型半導體封裝，其中所述包封體包封所述連接單元的所有側表面。
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