TWI685925B - 扇出型半導體封裝 - Google Patents

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TWI685925B TW107110545A TW107110545A TWI685925B TW I685925 B TWI685925 B TW I685925B TW 107110545 A TW107110545 A TW 107110545A TW 107110545 A TW107110545 A TW 107110545A TW I685925 B TWI685925 B TW I685925B
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許康憲
金鍾滿
李京虎
金漢
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝，包括：配線部分，包括絕緣層、配置於所述絕緣層上的導電圖案以及貫穿所述絕緣層並連接至所述導電圖案的導電通孔；半導體晶片，配置於所述配線部分上；包封體，配置於所述配線部分上並包封所述半導體晶片的至少部分；以及金屬層，配置於所述半導體晶片及所述包封體上且具有10μm至70μm的厚度。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種電性連接結構可朝半導體晶片所配置的區域之外延伸的扇出型半導體封裝。
相關申請案的交互參照
本申請案主張2017年9月27日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0125284號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實現包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現多個引腳。
在這種半導體封裝中，當半導體晶片、導電圖案、包封體等由不同材料形成時，可能發生封裝根據溫度變化向上或向下彎曲的翹曲問題。
本揭露的一個樣態可提供一種扇出型半導體封裝，其中室溫翹曲可受到有效地控制並且散熱特性可獲得改善。
根據本揭露的一個態樣，半導體封裝可包括：配線部分，包括絕緣層、配置於所述絕緣層上的導電圖案以及貫穿所述絕緣層並連接至所述導電圖案的導電通孔；半導體晶片，配置於所述配線部分上；包封體，配置於所述配線部分上並包封所述半導體晶片的至少部分；以及金屬層，配置於所述半導體晶片及所述包封體上且具有10μm至70μm的厚度。
所述半導體晶片的一個表面可從所述包封體暴露出來。
所述半導體晶片可包括連接墊配置於其上的主動面及與所述主動面相對的非主動面，且所述非主動面可從所述包封體暴露出來。
所述半導體封裝可進一步包括將所述包封體及所述半導體晶片接合至所述金屬層的黏合層。
所述金屬層可為銅(Cu)箔。
所述包封體及所述半導體晶片以及所述金屬層可與彼此直接接觸。
所述金屬層可為銅(Cu)鍍層。
可提供多個半導體晶片，及所述多個半導體晶片中的每一者可具有從所述包封體暴露出來的一個表面。
所述金屬層可由與所述導電圖案相同的材料形成。
所述金屬層的厚度可為30μm至50μm。
所述包封體可由預浸體製成。
所述絕緣層可由感光性樹脂製成。
所述半導體封裝可進一步包括：鈍化層，具有暴露部分所述導電圖案的開口。所述開口中至少一者可配置於扇出區域中。
所述金屬層可與所述導電圖案及所述半導體晶片的連接墊電性隔離。
所述金屬層可延伸跨過所述半導體晶片及所述包封體的整個上表面。
所述金屬層可具有實質上一致的厚度。
100‧‧‧扇出型半導體封裝
110‧‧‧包封體
121‧‧‧半導體晶片
122‧‧‧半導體晶片
123‧‧‧半導體晶片
131‧‧‧金屬層
132‧‧‧黏合層
140‧‧‧配線部分
141‧‧‧絕緣層
142‧‧‧導電圖案
143‧‧‧導電通孔
144‧‧‧電鍍層
145‧‧‧黏合電性連接部件
146‧‧‧接合部件
150‧‧‧鈍化層
170‧‧‧電性連接結構
200‧‧‧載體
150'‧‧‧鈍化層
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧組件
1121‧‧‧半導體封裝
1130‧‧‧照相機
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧配線圖案
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧中介基板
2302‧‧‧中介基板
2500‧‧‧主板
2243h‧‧‧通孔孔洞
P‧‧‧連接墊
t‧‧‧厚度
根據以下結合所附圖式的詳細闡述，將更清楚地理解本揭露的上述及其他樣態、特徵及其他優點，其中：圖1為說明電子裝置系統的一實施例的方塊示意圖。
圖2為說明電子裝置的一實例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為說明扇出型半導體封裝的剖面示意圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為說明扇出型半導體封裝的一實例的剖面示意圖。
圖10為說明根據從圖9的結構修改的一實例的扇出型半導體封裝的剖面示意圖。
圖11為說明根據金屬層的厚度的翹曲特性的圖。以及圖12至圖19為示意性說明製造根據本揭露的例示性實施例的扇出型半導體封裝的製程的剖面圖。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或樣式化各組件的形狀、尺寸等。
電子裝置
圖1為說明電子裝置系統的一實施例的方塊示意圖。
參照圖1，電子裝置1000中可容納主板1010。主板1010 可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行 封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實施例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010的其 他組件，或可不物理連接至或不電性連接至主板1110的其他組件(例如：照相機1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，且半導體封裝1121可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片自身可不被使用，及可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上並覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上可以是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，取決於半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260 的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有相對較小的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層 2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120 上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照圖式闡述含有金屬層的扇出型半導體封裝，其能有效減少由於半導體封裝的上部及下部(以半導體封裝的中心線為基準)的熱膨脹特性的差異而可能發生的翹曲。
圖9為說明扇出型半導體封裝的一實例的剖面示意圖。圖10為說明根據從圖9的結構修改的一實例的扇出型半導體封裝 的剖面示意圖。
參照圖9及圖10，根據一例示性實施例的扇出型半導體封裝100可包括：配線部分140；半導體晶片121、半導體晶片122及半導體晶片123，配置於所述配線部分140上；包封體110，配置於所述配線部分140上並包封所述半導體晶片121、半導體晶片122及半導體晶片123的至少部分；以及減少翹曲的金屬層131，配置於所述半導體晶片121、半導體晶片122、半導體晶片123及包封體110上。此處，金屬層131的厚度t可具有10μm至70μm的範圍，以適合用於減少室溫翹曲。除了上述組件之外，扇出型半導體封裝100可包括覆蓋配線部分140的至少部分的鈍化層150以及與導電圖案142連接的電性連接結構170，如圖9所示。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100中所包括的各個組件。
半導體晶片121、半導體晶片122及半導體晶片123可具有連接墊P配置於其上的主動面，及與所述主動面相對配置的非主動面。儘管本例示性實施例描述了包括三個半導體晶片121、半導體晶片122及半導體晶片123的扇出型半導體封裝100，但是必要時，半導體晶片121、半導體晶片122及半導體晶片123的數量可改變為一個、兩個或多於三個。半導體晶片121、半導體晶片122及半導體晶片123可為以整合於單一晶片中的數百至數百萬個或更多個元件的數量提供的積體電路(IC)。在此情況下，舉例而言，積體電路可為處理器晶片(更具體而言，應用處理器(AP))， 例如中央處理器(比如中央處理單元(CPU))、圖形處理器(比如圖形處理單元(GPU))、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但不限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(比如唯讀記憶體(ROM))、快閃記憶體等。另外，上述元件亦可彼此組合而提供。
半導體晶片121、半導體晶片122及半導體晶片123可以主動晶圓為基礎而形成。在此情形下，半導體晶片121、半導體晶片122及半導體晶片123的本體中的每一者的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。另外，在本體上可形成各種電路。連接墊P可將半導體晶片121、半導體晶片122及半導體晶片123電性連接至其他組件。連接墊P中的每一者的材料可為例如鋁(Al)等的導電材料。在這種情況下，可在連接墊P的表面上形成電鍍層144。
黏合電性連接部件145(例如：導電柱、焊料等)可插入於連接墊P與電鍍層144之間。另外，可在半導體晶片121、半導體晶片122及半導體晶片123與配線部分140之間插入由絕緣黏合層等形成的接合部件146，以穩定地安裝半導體晶片121、半導體晶片122及半導體晶片123。然而，這樣的接合部件146可根據例示性實施例被適當地修改或省略。接合部件146可為形成來暴 露半導體晶片121、半導體晶片122及半導體晶片123的連接墊P的阻焊劑。半導體晶片121、半導體晶片122及半導體晶片123可為裸晶粒(bare die)，必要時可進一步在半導體晶片121、半導體晶片122及半導體晶片123的主動面上形成重佈線層(未繪示)，並可將凸塊(未繪示)等連接至連接墊P。
包封體110可保護半導體晶片121、半導體晶片122、半導體晶片123、配線部分140等。包封體110的包封形式不受特別限制，但可為包封體110環繞半導體晶片121、半導體晶片122、半導體晶片123及配線部分140的至少部分。根據本例示性實施例，半導體晶片121、半導體晶片122及半導體晶片123中的每一者的一個表面可從包封體110暴露出來。因此，可有效地釋放半導體晶片121、半導體晶片122及半導體晶片123中產生的熱量。更詳言之，半導體晶片121、半導體晶片122及半導體晶片123的非主動面(對應於圖9中的頂表面)可如於圖9所繪示的從包封體110暴露出來。儘管本例示性實施例示出了其中所有半導體晶片121、半導體晶片122及半導體晶片123中的每一者的一個表面被暴露的形式，但也可僅暴露一部分的半導體晶片121、半導體晶片122及半導體晶片123中的每一者的一個表面。
包封體110的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體110的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性 樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像包封體(PIE)樹脂作為所述絕緣材料。
配線部分140可對半導體晶片121、半導體晶片122及半導體晶片123的連接墊P進行重佈線。數十至數百個具有各種功能的半導體晶片121、半導體晶片122及半導體晶片123的連接墊P可藉由配線部分140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。配線部分140可包括：絕緣層141、導電圖案142及導電通孔143。
絕緣層141中的每一者的絕緣材料可為各種材料，例如：感光性樹脂。在絕緣層141具有感光性的情況下，可形成更薄的絕緣層141。此外，導電通孔143可以以更精細的間距實施。為了調整剛性或其他性質，絕緣層141可以包括無機填料。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。另外，當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
導電圖案142可用來對連接墊P進行實質重佈線。導電圖案142中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。導電圖案142可視對應層的設計而執行各種功能。舉例 而言，導電圖案142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，導電圖案142可包括通孔接墊圖案、電性連接結構接墊圖案等。導電圖案142中的每一者的厚度可為約0.5μm至15μm。
導電通孔143可將形成在不同層上的導電圖案142、連接墊P等彼此電性連接，藉此在扇出型半導體封裝100內形成電性通路。通孔143中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143中的每一者可以導電材料完全填充，或者導電材料亦可沿著各個通孔的壁面形成。另外，通孔143中每一者可具有在相關技術中已知的任何形狀，例如錐形、圓柱形等。
鈍化層150可保護配線部分140不受外部物理或化學損害。鈍化層150可具有開口，以暴露配線部分140的導電圖案142的至少部分。在鈍化層150中形成的開口之數量可為數十至數千個。鈍化層150的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味 之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用阻焊劑(solder resist)。
電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可透過電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不特別以此為限。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，及電性連接結構170不限於此。
電性連接結構170的數量、間隔、配置形式等不受特別限制，並可由本技術領域中具有通常知識者根據設計細節而充分修改。舉例而言，電性連接結構170可根據連接墊P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170是焊球時，電性連接結構170可覆蓋鈍化層150中的開口的側表面並且延伸到鈍化層150的一個表面上，並且連接可靠性可更加優異。
電性連接結構170中至少一者可配置在扇出區域中。扇 出區域為半導體晶片121、半導體晶片122及半導體晶片123所配置的區域之外的區域。扇出型封裝可具有比扇入型封裝更高的可靠性，可實施多個輸入/輸出端子，並且可容易地執行三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
根據本例示性實施例，具有10μm至70μm厚度的金屬層131可配置於半導體晶片121、半導體晶片122及半導體晶片123以及包封體110上，使得室溫翹曲減少。
在根據一個實例(未顯示)的包封體110覆蓋半導體晶片121、半導體晶片122及半導體晶片123的上部的形式中，可藉由調整覆蓋半導體晶片121、半導體晶片122及半導體晶片123上部的包封體110的一部分的厚度來調整翹曲。因為半導體晶片121、半導體晶片122及半導體晶片123被具有相對較低熱傳導係數的包封體110覆蓋，所以相較於圖9及圖10所顯示的實例(其包括金屬層131或者包括黏合層132與金屬層131的組合結構)，抑或相較於下文將闡述的一實例(其中半導體晶片121、半導體晶片122及半導體晶片123的上部對外暴露)，由半導體晶片121、半導體晶片122及半導體晶片123產生的熱量可能不會有效率地消散。
根據另一實例(未顯示)，在半導體晶片121、半導體晶片122及半導體晶片123的頂表面對外暴露的結構中，由於以扇 出型半導體封裝的中心線為基準，扇出型半導體封裝的上部及下部的熱膨脹特性不同，所以翹曲可能發生。根據此實例，因為藉由考量具有相對較低熱膨脹係數的材料(比如在扇出型半導體封裝的下部的導電圖案142等)及具有相對較高熱膨脹係數的材料(比如在扇出型半導體封裝的下部的絕緣層141等)的比率，扇出型半導體封裝的下部的有效熱膨脹係數可大於實質上包括半導體晶片121、半導體晶片122及半導體晶片123的半導體材料(比如矽等)的上部的有效熱膨脹係數，所以在製造扇出型半導體封裝的過程中或當溫度變化時，可能發生翹曲。例如，當溫度從高溫變化到室溫時，扇出型半導體封裝的下部的收縮量可能增加，從而可能發生向上凸起的形式的翹曲。
另一方面，配置於扇出型半導體封裝100的上部的金屬層131可允許扇出型半導體封裝100的上部的熱膨脹特性類似於扇出型半導體封裝100的下部的熱膨脹特性，從而改善了扇出型半導體封裝100的翹曲特性。為此，金屬層131可由與導電圖案142相同的材料形成。作為一實例，金屬層131可以銅(Cu)箔的形式提供，並且為了確保結構穩定性，包封體110與半導體晶片121、半導體晶片122及半導體晶片123和金屬層131之間接合的黏合層132可插入在包封體110與半導體晶片121、半導體晶片122及半導體晶片123和金屬層131之間。與此不同，如於圖10的修改實例所繪示的，包封體110及半導體晶片121、半導體晶片122及半導體晶片123可和金屬層131彼此直接接觸，而不在其間 插入黏合層。結果，可進一步改善散熱特性。為了實施這樣的直接接觸結構，金屬層131可藉由電鍍製程形成，並且可例如為銅鍍層。金屬層131可與導電圖案142及半導體晶片121、半導體晶片122及半導體晶片123的連接墊P電性隔離。金屬層131可延伸跨過半導體晶片121、半導體晶片122及半導體晶片123的整個非主動面以及包封體110的整個上表面。在考慮到製程容差/變化/誤差的情況下，金屬層131可具有一致的厚度或實質上一致的厚度。
同時，本發明人發現，當金屬層131的厚度被適當地控制時，在翹曲特性方面是有利的，並且當金屬層131的厚度超過特定範圍時，有利於散熱特性但是翹曲特性顯著惡化。將參照圖11根據金屬層131的厚度說明翹曲特性的圖提供其描述。在圖中，負值(-)對應於向上凸的翹曲，正值(+)對應於向下凸的翹曲。根據結果可知，在金屬層的厚度為10μm至70μm的範圍內，室溫翹曲減少。此處，實驗中使用的扇出型半導體封裝除了焊料凸塊(對應於電性連接結構170)外的總厚度大約為860μm。
另外，當金屬層的厚度小於10μm時，翹曲減小性能低，並且當金屬層的厚度超過70μm時，顯著出現相反趨勢的翹曲。這是因為，隨著金屬層過度變厚，扇出型半導體封裝的上部的熱膨脹係數過度增加。根據上述結果可看出，當金屬層131的厚度為10μm至70μm時，翹曲得到有效控制，並且更佳地，金屬層131的厚度的範圍可為30μm至50μm。
以下將描述用於製造具有上述結構的扇出型半導體封裝的方法的一個實例，並且從製造過程的描述可更清楚地理解扇出型半導體封裝的結構特性。圖12至圖19為示意性說明製造根據本揭露的例示性實施例的扇出型半導體封裝的製程的剖面圖。
首先，如於圖12及圖13所繪示的，可製備載體200，然後可在載體200上形成鈍化層150’。載體200可處理具有相對薄的厚度的配線部分140，且載體200的材料不受特別限制，只要載體200用作為支撐體即可。載體200可具有多層結構，並且可包括離型層、金屬層等，以便在隨後的製程中容易地從配線部分140移除。例如，載體200可為覆銅層壓基板(copper clad laminate，CCL)。鈍化層150'可由諸如環氧樹脂、聚醯亞胺樹脂等的材料使用相關技術中已知的施加製程形成。
接下來，如於圖14所繪示的，可在載體200上形成配線部分140，然後可形成電鍍層144以覆蓋導電圖案142，如於圖15所繪示的。為了實施配線部分140，可根據預期的形狀形成絕緣層141、導電圖案142及導電通孔143，並且可將形成絕緣層141、導電圖案142及導電通孔143的製程重複所需的次數。在這種情況下，可在最上部的導電圖案142上進一步形成電鍍層144。電鍍層144可覆蓋最上面的導電圖案142的上表面及側表面。絕緣層141可藉由已知的方法來形成，例如：將絕緣層141層疊並然後將絕緣層141硬化的方法、施加用於形成絕緣層141的材料並然後將材料硬化的方法等。作為層疊絕緣層的方法，例如可使用以下 方法：在高溫下將絕緣層進行按壓一段預定時間的熱壓製程，對絕緣層進行減壓，然後將絕緣層冷卻至室溫，在冷壓製程中將絕緣層冷卻，然後將作業工具分離等。作為施加材料的方法，例如可使用利用刮刀施加油墨的網版印刷法、以霧狀形式施加油墨的噴霧印刷法等。作為後處理的硬化製程可為將材料乾燥使其不完全硬化的製程以便於使用微影法等。
可在安裝半導體晶片之前執行用於確定配線部分140是否不良的電性測試。詳言之，檢查配線部分140在電性連接方面是否不良，並且作為這種方法的一個實例，測試夾具可連接至配線部分140上的導電圖案142。可通過這樣的電性測試預先檢查配線部分140是否不良，從而顯著地減少電子組件的不必要的消耗。也就是說，在本測試過程中被確定為不良的配線部分140可能被丟棄或被重新用於其他目的，並且在確定為不良的配線部分140上不執行隨後的製程，從而可降低製程成本。這樣的配線部分140可包括用於電性測試的附加結構(比如菊鏈)，並且因此即使在載體200被接合到配線部分140的下部的狀態下也可通過配線部分140的上部執行電性測試。
接下來，如於圖16所繪示的，可在配線部分140上配置及安裝半導體晶片121、半導體晶片122及半導體晶片123，及在這種情況下，可將半導體晶片121、半導體晶片122及半導體晶片123配置為使得連接墊P被導向配線部分140。為了穩定地安裝半導體晶片121、半導體晶片122及半導體晶片123，可在將半導體 晶片121、半導體晶片122及半導體晶片123安裝在配線部分140上之前在配線部分140上形成接合部件144等。
接下來，如於圖17所繪示的，可形成覆蓋半導體晶片121、半導體晶片122及半導體晶片123的包封體110。用於形成包封體110的方法可為：在配線部分140上堆疊呈未硬化狀態的樹脂薄膜(例如ABF等)然後將樹脂薄膜硬化的方法。在這種情況下，可將包封體110包覆成型(over-molded)以覆蓋半導體晶片121、半導體晶片122及半導體晶片123的上表面，且然後可通過適當的拋光製程去除包封體110。因此，半導體晶片121、半導體晶片122及半導體晶片123的上表面可暴露出來。另外，在這種拋光製程中，半導體晶片121、半導體晶片122及半導體晶片123的上表面可被部分地去除。在這種情況下，半導體晶片121、半導體晶片122及半導體晶片123的上表面與包封體的上表面可彼此共面。
接下來，如於圖18所繪示的，金屬層131可配置於半導體晶片121、半導體晶片122及半導體晶片123上。例如，可使用黏合層132將金屬層131貼附到半導體晶片121、半導體晶片122及半導體晶片123的上表面。與此不同，金屬層131可在不使用黏合層132的情況下直接與半導體晶片121、半導體晶片122及半導體晶片123接觸，從而提高散熱性能。
接下來，載體200可從配線部分140移除，圖19繪示載體200從配線部分140移除之後的狀態。移除載體200之後剩餘 的材料可通過適當地使用相關技術中使用的蝕刻及除膠渣製程來去除。當載體200被移除時，由於扇出型半導體封裝的上部及下部的熱膨脹係數的差異，可能發生翹曲。然而，如上所述，藉由具有優化厚度範圍的金屬層131可減少翹曲發生。接下來，可藉由去除鈍化層150'的一部分來暴露導電圖案142。因此，可實施如於圖9所繪示的的扇出型半導體封裝。
在本文中，下側、下部、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部、上表面等是用來指涉與所述方向相反的方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實 施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
如上所述，根據本揭露中的例示性實施例，可提供室溫翹曲得到有效控制的扇出型半導體封裝。此外，藉由採用用於控制室溫翹曲的金屬層，可改善散熱特性。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。
100‧‧‧扇出型半導體封裝
110‧‧‧包封體
121‧‧‧半導體晶片
122‧‧‧半導體晶片
123‧‧‧半導體晶片
131‧‧‧金屬層
132‧‧‧黏合層
140‧‧‧配線部分
141‧‧‧絕緣層
142‧‧‧導電圖案
143‧‧‧導電通孔
144‧‧‧電鍍層
145‧‧‧黏合電性連接部件
146‧‧‧接合部件
150‧‧‧鈍化層
170‧‧‧電性連接結構
P‧‧‧連接墊
t‧‧‧厚度

Claims (15)

  1. 一種半導體封裝，包括：配線部分，包括絕緣層、配置於所述絕緣層上的導電圖案以及貫穿所述絕緣層並連接至所述導電圖案的導電通孔；半導體晶片，配置於所述配線部分上；包封體，配置於所述配線部分上並包封所述半導體晶片的至少部分；以及金屬層，配置於所述半導體晶片及所述包封體上並具有10μm至70μm的厚度，其中所述金屬層與所述導電圖案及所述半導體晶片的連接墊電性隔離。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述半導體晶片的一個表面從所述包封體暴露出來。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述半導體晶片包括連接墊配置於其上的主動面及與所述主動面相對的非主動面，且所述非主動面為從所述包封體暴露出來的一個表面。
  4. 如申請專利範圍第2項所述的半導體封裝，進一步包括將所述包封體及所述半導體晶片接合至所述金屬層的黏合層。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述金屬層為銅(Cu)箔。
  6. 如申請專利範圍第2項所述的半導體封裝，其中所述包封體及所述半導體晶片以及所述金屬層可與彼此直接接觸。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述金屬層為銅(Cu)鍍層。
  8. 如申請專利範圍第1項所述的半導體封裝，其中提供多個半導體晶片，且所述多個半導體晶片中的每一者具有從所述包封體暴露出來的一個表面。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述金屬層由與所述導電圖案相同的材料製成。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述金屬層的厚度為30μm至50μm。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述包封體由預浸體製成。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述絕緣層由感光性樹脂製成。
  13. 如申請專利範圍第1項所述的半導體封裝，進一步包括具有暴露部分所述導電圖案的開口的鈍化層，其中所述開口中至少一者配置於扇出區域中。
  14. 如申請專利範圍第1項所述的半導體封裝，其中所述金屬層延伸跨過所述半導體晶片及所述包封體的整個上表面。
  15. 如申請專利範圍第1項所述的半導體封裝，其中所述金屬層具有實質上一致的厚度。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7202785B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法
US11024586B2 (en) * 2019-01-22 2021-06-01 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11948855B1 (en) 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
KR20210087337A (ko) 2020-01-02 2021-07-12 삼성전자주식회사 반도체 패키지와 이를 구비하는 전자 장치 및 반도체 패키지의 제조방법
US11637054B2 (en) * 2020-01-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
CN113206072A (zh) * 2020-01-31 2021-08-03 台湾积体电路制造股份有限公司 半导体封装
US20220359323A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201724414A (zh) * 2015-10-13 2017-07-01 三星電機股份有限公司 扇出型半導體封裝及其製造方法
TW201724387A (zh) * 2015-10-20 2017-07-01 台灣積體電路製造股份有限公司 元件封裝體

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI246760B (en) 2004-12-22 2006-01-01 Siliconware Precision Industries Co Ltd Heat dissipating semiconductor package and fabrication method thereof
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
KR102107961B1 (ko) * 2013-11-14 2020-05-28 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9252135B2 (en) 2014-02-13 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and methods of packaging semiconductor devices
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10490521B2 (en) * 2014-06-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced structure for info wafer warpage reduction
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR102015335B1 (ko) 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201724414A (zh) * 2015-10-13 2017-07-01 三星電機股份有限公司 扇出型半導體封裝及其製造方法
TW201724387A (zh) * 2015-10-20 2017-07-01 台灣積體電路製造股份有限公司 元件封裝體

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