JP2021150567A - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
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賢 加藤
Masaru Kato
賢 加藤
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Kioxia Corp
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Abstract

【課題】本発明の実施形態は、パッケージの小型化に有利な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１電極が形成された支持体と、支持体上に設けられ、第２電極が形成された半導体チップと、半導体チップの支持体側の面である第１面及び半導体チップの少なくとも一つの側面である第１側面に連続して接する第１絶縁膜と、第１電極と第２電極とを接続し、半導体チップの第１面とは反対側の面である第２面、第１絶縁膜の第１側面側とは反対側の面及び支持体と接する配線層と、を有する。【選択図】 図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
ウエハなどの支持体上にロジック系の半導体チップをマウントし、ウエハと接続する配線層を形成するとき、チップの側壁にむき出しになっているＳｉが配線層と電気的に接続するのを防ぐために、配線層の形成前にチップ上とチップ側面を覆う絶縁膜を設ける方法が知られている。しかし、チップをウエハに置いた後に絶縁膜を設けると、絶縁膜の分だけ厚くなり、半導体パッケージの厚さが増加することがある。
特開２０１０−８７２９５号公報
本発明の実施形態は、パッケージの小型化に有利な半導体装置を提供する。
実施形態の半導体装置は、第１電極が形成された支持体と、支持体上に設けられ、第２電極が形成された半導体チップと、半導体チップの支持体側の面である第１面及び半導体チップの少なくとも一つの側面である第１側面に連続して接する第１絶縁膜と、第１電極と第２電極とを接続し、半導体チップの第１面とは反対側の面である第２面、第１絶縁膜の第１側面側とは反対側の面及び支持体と接する配線層と、を有する。
実施形態に係る半導体装置の断面概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の上面概念図。 実施形態に係る半導体装置の上面概念図 実施形態に係る半導体パッケージの断面概念図。 実施形態に係る半導体装置の断面概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体装置の工程概念図。 実施形態に係る半導体パッケージの断面概念図。 実施形態に係る半導体装置の断面概念図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。
（第１実施形態）
第１実施形態は、半導体装置に関する。図１に半導体装置１００の断面概念図を示す。実施形態の半導体装置１００は、より具体的には、一部配線が形成された半導体チップ、半導体チップを搭載した半導体パッケージの一部又は半導体パッケージである。なお、Ｘ方向、Ｙ方向及びＺ方向は、互いに交差し、互いに直交することが好ましい。
図１の概念図には、半導体装置１００の要部を示す。図１の半導体装置１００は、半導体チップ１、第１絶縁膜２０、配線層３０及び支持体４０を有する。支持体４０は「第１電極」としての電極４１を有する。半導体チップは、半導体層１０、半導体素子１３、第２絶縁膜１１及び「第２電極」としての電極１２を有する。半導体素子１３は例えばＣＭＯＳ回路等である。
半導体チップ１は、例えばロジックチップである。半導体チップ１は、より具体的には、不揮発性メモリチップのコントローラチップである。
半導体チップ１の支持体４０側を向く面である「第１面」と半導体チップ１の側面には第１絶縁膜２０が設けられている。半導体チップ１の支持体４０側を向く面に設けられている第１絶縁膜２０と半導体チップ１の側面に設けられている第１絶縁膜２０は途切れない連続した膜である。半導体チップの側面には、半導体基板の一部である半導体層１０が露出しており、半導体層の例えばＳｉと配線層３０が接すると側面で半導体層１０と配線層３０が電気的に接続してしまう。そこで、半導体チップの側面を絶縁する観点から、半導体チップ１の支持体４０側を向く面と半導体チップ１の側面は直接的に第１絶縁膜２０と接していることが好ましく、半導体チップ１の支持体４０側を向く面の全面と半導体チップ１の側面の全面は直接的に第１絶縁膜２０と接していることがより好ましい。
半導体チップ１の支持体４０を向く面とは反対側の面である「第２面」には、第２絶縁膜１１と電極１２が設けられている。第２絶縁膜１１は、半導体チップ１の半導体層１０の支持体４０を向く面とは反対側において、配線層３０と電気的に接続させたくない部位を覆っている。第２絶縁膜１１の一部は配線層３０と直接的に接している。第２絶縁膜１１は、例えば、無機酸化膜、無機窒化膜や無機の酸窒化膜などの無機系の膜である。無機系の第２絶縁膜１１は、Ｓｉを酸化あるいは窒化させる等により形成してもよいし、ＣＶＤやスパッタリング等の成膜により形成してもよい。第２絶縁膜１１はポリイミド等の有機系の膜であってもよい。有機系の膜は、スピンコート等の塗布法により形成され、膜厚は１μｍから数μｍであってもよい。無機系の膜を形成した場合はその厚みを例えば、１０ｎｍ以上１００ｎｍ以下とすることができる。第２絶縁膜１１には上記の有機系の膜と無機系の膜とを積層したものや、混合したものを用いてもよい。
電極１２は半導体チップ１の電極であり、図１には示していないが、電極１２はチップ１上に複数設けられている。電極１２は、Ａｌ、ＣｕやＮｉ合金などの金属で構成されている。電極１２は、配線層３０と電気的に接続している。電極１２は内部配線を介して半導体素子１３と電気的に接続している。
半導体素子１３は、例えば、図１に示すように半導体層１中に複数含まれ、半導体素子同士１３が電気的に接続している。半導体素子１３は、電極１２と電気的に接続している。
第１絶縁膜２０は、半導体チップ１を絶縁する部材である。第１絶縁膜２０は、樹脂を含む絶縁膜である。第１絶縁膜２０と支持層４０の間にダイアタッチフィルム（ＤＡＦ）などを設けて、第１絶縁膜２０と支持層４０を接着させることもできるし、第１絶縁膜２０に接着性が備わっている場合には第１絶縁膜２０が支持体４０と接着させることもできる。パッケージの厚さを減らす観点から、半導体チップ１と支持体４０の間に位置している第１絶縁膜２０は、支持体４０と直接的に接していることが好ましい。第１絶縁膜２０は、例えば、接着性の樹脂を含み、さらに任意にフィラーを含むことが好ましい。
第１絶縁膜２０は途切れない連続した膜であるため第１絶縁膜２０は半導体チップ１の支持体４０を向く面と接している部分と半導体チップ１の側面と接している部分が同じ絶縁物で構成されている。より具体的には、半導体チップ１の第１面と接している部分と半導体チップ１の側面と接している部分の第１絶縁膜２０は、同じ樹脂、又は、同じ樹脂及び同じフィラーで構成されている。
配線層３０は、少なくとも半導体チップ１と電気的に接続し、支持体４０上に設けられている。配線層３０は、支持体４０と電気的に接続していてもよいし、支持体４０と電気的に接続していなくてもよい。図１の概念図では、半導体チップ１と支持体４０は、配線層３０によって、電気的に接続している。配線層３０は、半導体チップ１、第１絶縁膜及び支持体４０と直接的に接していることが好ましい。配線層３０は、さらにＸ方向にも設けられている場合がある。
配線層３０は、Ｃｕ層、Ｔｉ等を含む下地層とＣｕ層の積層体等で構成されている。配線層３０をめっきで形成する場合には、配線層３０にめっきの下地層が含まれてもよい。配線層３０はスパッタリング法等の成膜とフォトリソ法とを組み合わせて形成されてもよい。
配線層３０は、半導体チップ１の支持体４０側とは反対側の面、半導体チップ１の側面の一つである「第１側面」に設けられた第１絶縁膜２０の第１側面側とは反対側の面及び支持体４０と接している。配線層３０は、半導体チップ１の支持体４０側とは反対側の一部又は全面、半導体チップ１の一方の側面と接している第１絶縁膜２０の半導体チップ側とは反対側の全面及び支持体４０と接していることがより好ましい。配線層３０と第１絶縁膜２０の間に別の絶縁膜が設けられているとパッケージが厚くなってしまうことから配線層３０と第１絶縁膜２０の間には別の絶縁膜は設けないことが好ましい。また、図１において、配線層３０は、無機の第２絶縁膜１１と接している。
支持体４０から半導体チップ１までの最大距離をＴ１とし、支持体４０から配線層３０までの最大距離をＴ２とするとき、Ｔ２−Ｔ１は、１μｍ以上１０μｍ以下が好ましく、１μｍ以上５μｍ以下が好ましい。半導体チップ１上に直接的に配線層３０を設けることでＴ２−Ｔ１の長さを小さくすることができ、パッケージサイズの小型化に寄与する。
支持体４０は、再配線層が形成された半導体素子、又は、配線基板等である。半導体素子としては、たとえば不揮発性又は揮発性のメモリチップが挙げられる。不揮発性メモリチップは、データの読み書きをする半導体チップである。不揮発性メモリチップとしては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。なお、半導体素子はメモリチップに限らない。支持体４０は半導体素子や内部配線と電気的に接続する電極４１を有し、配線層３０を介して半導体チップ１と支持体４０が電極４１を介して電気的に接続していることが好ましい。
次に、図２から図１０の半導体装置１００の工程概念図を参照して、図１の半導体装置１００の製造方法について説明する。半導体装置１００の製造方法は、複数の半導体チップ１が設けられたサポート基板５０上に、複数の半導体チップ１のサポート基板５０側とは反対側の面及び複数の半導体チップの側面を覆うように絶縁体２１を形成する工程と、絶縁体２１を複数の半導体チップ１の間で切断して、半導体チップ１のサポート基板５０側の面とは反対側の面及び半導体チップ１の側面に連続して接した第１絶縁膜２０が形成された半導体チップ１を得る工程と、第１絶縁膜２０が形成された半導体チップ１をサポート基板５０から取り外し、半導体チップ１のサポート基板５０側の面とは反対側の面の第１絶縁膜２０が支持体４０側を向くように支持体４０上に置く工程と、半導体チップ１の支持体側４０とは反対側の面、第１絶縁膜２０の半導体チップ１の側面側及び支持体４０と接する配線層３０を形成する工程と、を含む。
まず、図２の工程概念図に示すように、半導体チップ１の第２絶縁膜１１及び電極１２側がシリコンウエハ等のサポート基板５０側を向くように、サポート基板５０上に複数の半導体チップ１を設ける。複数の半導体チップ１の間には、空隙を設ける。サポート基板はガラス基板や樹脂基板等であってもよい。サポート基板５０は粘着性のある樹脂基板であってもよい。この場合、粘着性のある樹脂に半導体チップ１を貼り付ければよい。サポート基板５０に粘着性のない場合は、半導体チップ１とサポ―ト基板５０との間に図示しない粘着剤が形成されている。
次に、図３の工程概念図に示すように、半導体チップ１のサポート基板５０側とは反対側の面に層状の絶縁体２１を形成する。層状の絶縁体２１は、例えば、フィルム状の樹脂膜である。
次に、層状の絶縁体２１をプレスして、図４の工程概念図に示すように、半導体チップ１の側面が絶縁体２１で覆われるように半導体チップ１の間にも絶縁体２１を押し込み絶縁体２２を得る。押し込まれた絶縁体２２は、半導体チップ１の側面にも接している。減圧（真空）下に置きつつ絶縁体２１をプレスする、または加熱しつつ絶縁体２１をプレスする、または加熱しながら減圧下において絶縁体２１をプレスする等して半導体チップ１の側面の全面を絶縁体２２が覆うようにすることが好ましい。
次に、半導体チップ１の間の絶縁体２２を切断して、図５の工程概念図に示すように、半導体チップ１のサポート基板５０側の面とは反対側の面及び半導体チップ１の側面に連続して接した第１絶縁膜２０が形成された半導体チップ１を得る。切断は例えば、レーザやブレードダイシング等による。このときサポート基板５０まで切り込みを入れてもよい。
次に、第１絶縁膜２０が形成された半導体チップ１をサポート基板５０から取り外す。図６に取り外した半導体チップ１の上面からの概念図を示す。図６に示すように半導体層１０の側面の全面は第１絶縁膜２０で囲まれている。図７の工程概念図に示すように、半導体チップ１のサポート基板５０側の面とは反対側の面の第１絶縁膜２０が支持体４０側を向くように支持体４０上に置く。支持体４０には、後に半導体チップ１と電気的に接続する電極４１が設けられている。図７から図１０において、半導体素子１３の図示は省略する。
次に、図８の工程概念図に示すように、半導体チップ１が設けられた支持体４０上にめっきの下地層３１をＣＶＤ、スパッタリングなどで成膜する。
次に、図９の工程概念図に示すように、配線層３０を形成させない位置にめっきのマスクとなるレジスト３２、３３を形成する。そして、Ｃｕの電解メッキを行なって、図１０の工程概念図に示すように露出した下地層３１上にＣｕ層３４を形成する。そして、レジスト３２、３３とレジスト３２、３３の下の下地膜３１を除去して、図１の半導体装置１００を得ることができる。すなわち、配線層３０は下地膜３１とＣｕ層３４の積層膜である。第１絶縁膜２０と配線層３０の間に別の絶縁膜を設けると別の絶縁膜を形成するプロセスが必要になるが、実施形態の構造の半導体装置１００を作成する工程では別の絶縁膜を形成するプロセスを全て省くことができるため、プロセスの簡略化の観点からも好ましい。
ウエハ上に半導体装置１００を形成する場合について説明する。例えば、図１１の上面概念図に示すように、ウエハ２００に半導体素子１００ａが形成されている。半導体素子１００ａは例えば不揮発性または揮発性メモリ素子であってもよいし、ＣＭＯＳ回路等であってもよい。複数の半導体素子１００ａがウエハ２００上に並ぶように形成されている。半導体素子１００ａの表面には、複数の電極４１と電極４２とが形成されている。電極４２と電極４１とは半導体素子１００ａ上に形成された図示しない再配線層や半導体素子１００ａの内部配線等を介して接続している。電極４１は、半導体チップ１との接続に用い、電極４２は他の半導体チップとの接続に用いられる。
図１２に、それぞれの半導体素子１００ａの上に図６で示す半導体チップ１を配置し、図７から図１０において説明したように半導体チップ１と電極４１とを配線層３０で接続した状態の概念図を示す。このとき、配線層３０は半導体チップ１の４つの側面のうち、３つの側面に沿って形成される。ここで、配線層３０は半導体チップ１の４つの側面の全てに沿って形成されてもよいし、２つの側面に沿って形成されてもよいし、一つの側面にのみに沿って形成されてもよい。配線層３０のパターンレイアウトは自由に選択できる。また、半導体１チップ１が方形でなく多角形の場合であっても、少なくとも一つの側面または複数の側面に沿うように配線層３０を形成することができる。ウエハ２００を半導体素子１００ａの輪郭に沿って切断し、半導体装置１００が形成される。
図１３には、図１２で説明した方法により作成した半導体装置１００を用いた半導体パッケージ３００を示す。半導体パッケージ３００は、半導体装置１００、複数のＮＡＮＤフラッシュメモリチップ６０（Ａ〜Ｃ）、ボンディングワイヤ６１（Ａ〜Ｄ）、配線基板６２、ハンダボール６３と封止材６４を含む。支持体４０は、ＮＡＮＤフラッシュメモリチップを用いている。半導体パッケージ３００では、配線基板６２上にＮＡＮＤフラッシュメモリチップ６０が複数積層し、その上に半導体装置１００が設けられている。電極１２と電極４１とは配線層３０を介して接続している。ＮＡＮＤフラッシュメモリチップである支持体４０の電極４２とＮＡＮＤフラッシュメモリチップ６０Ａのパッド電極（図示せず）はボンディングワイヤ６１Ａで接続されている。各ＮＡＮＤフラッシュメモリチップ６０はボンディングワイヤ６１（Ｂ〜Ｃ）で接続されている。最下段のＮＡＮＤフラッシュメモリチップ６０Ｃは配線基板６２とボンディングワイヤ６１Ｄで接続されている。実施形態の半導体装置１００を半導体パッケージ３００に用いることで、半導体パッケージ３００の厚さを抑えることができる。
（第２実施形態）
第２実施形態は、半導体装置に関する。第２実施形態の半導体装置１０１は、第１実施形態の半導体装置１００の変形例である。第２実施形態と第１実施形態で共通する内容についてはその説明を省略する。図１４に第２実施形態の半導体装置１０１の断面概念図を示す。
第２実施形態の半導体装置１０１は、半導体チップ１の支持体４０側とは反対側の面の一部にも第１絶縁膜２０の一部２０ａが設けられていることが第１実施形態の半導体装置１００とは異なる。
これにより、半導体チップ１の表面に金属が露出している場合などに、半導体チップ１と配線層３０との間の絶縁性をより高めることができる。
次に、図１５から図１９の半導体装置１００の工程概念図を参照して、図１４の半導体装置１０１の製造方法について説明する。
まず、図１５の工程概念図に示すように、半導体チップ１の第２絶縁膜１１及び電極１２側がウエハ等のサポート基板５０側を向くように、サポート基板５０上に複数の半導体チップ１を設ける。複数の半導体チップ１の間には、空隙を設ける。サポート基板５０側を向く半導体層１０の一部が露出している。
次に、図１６の工程概念図に示すように、半導体チップ１のサポート基板５０側とは反対側の面に液状又はゲル状の樹脂組成物２３を塗布する。このとき、空隙が発生しないように減圧することが好ましい。樹脂組成物２３は、例えば、乾燥、加熱又はＵＶ照射等で硬化する材料である。
次に、図１７の工程概念図に示すように樹脂組成物を乾燥、加熱又はＵＶ照射等により硬化した絶縁体２２を得る。
次に、図１８の工程概念図に示すように、半導体チップ１の間の絶縁体２１を切断する。半導体チップ１のサポート基板５０側の面とは反対側の面及び半導体チップ１の側面に連続して接した第１絶縁膜２０と第１絶縁膜２０の一部２０ａが半導体層１０と直接接触するように形成された半導体チップ１を得る。図１９に取り外した半導体チップ１の上面からの工程概念図を示す。図１９に示すように点線で示す半導体層１０の側面は第１絶縁膜２０で囲まれている。さらに、半導体層１０の外形の輪郭から少し内側に入ったところに第１絶縁膜２０の一部２０ａが形成されている。半導体素子１３の上面の一部にも第１絶縁膜２０が形成されている。以降、第１実施形態と同様の工程で半導体装置１００を得ることができる。
第２実施形態の製造方法を第１実施形態の製造方法に採用することもできるし、第１実施形態の製造方法を第２実施形態の製造方法に採用することもできる。
図２０には、半導体装置１０１を用いた半導体パッケージ４００を示す。半導体パッケージ４００は、半導体装置１０１、支持体４０、複数のＮＡＮＤフラッシュメモリチップ６０（Ａ〜Ｄ）、ボンディングワイヤ６５（Ａ〜Ｄ）、接着層６６、ハンダボール６３と封止材６４を含む。支持体４０は、配線基板である。半導体パッケージ４００では、半導体装置１０１の半導体チップ１を接着層６６で覆い、接着層６６の上にＮＡＮＤフラッシュメモリチップ６０が複数積層している。最下段ＮＡＮＤフラッシュメモリチップ６０Ａは支持体４０とボンディングワイヤ６５Ａで接続されていて、各ＮＡＮＤフラッシュメモリチップ６０はボンディングワイヤ６５（Ｂ〜Ｄ）で接続されている。電極４１と、ハンダボール６３及びボンディングワイヤ６５Ａが接続される支持体４０のパッド電極と、は支持体４０の内部配線等を介して電気的に接続される。
実施形態の半導体装置１０１を半導体パッケージ４００に用いることで、接着層６６の厚さを低くして半導体パッケージ４００の厚さを抑えることができる。
（第３実施形態）
第３実施形態は、半導体装置に関する。第３実施形態の半導体装置は、第１実施形態及び第２実施形態の半導体装置１００の変形例である。第３実施形態と第１実施形態又は第２実施形態で共通する内容についてはその説明を省略する。図２１に第３実施形態の半導体装置５００の概念図を示す。
第３実施形態の半導体装置５００は、２つの半導体チップ１が支持体４０上に設けられていて、２つの半導体チップ１が配線層３０で接続されていることが第１実施形態及び第２実施形態と異なる。
第１実施形態及び第２実施形態では、半導体装置１００（１０１）の半導体チップ１と異なる半導体チップを接続させる形態であるが、同種の半導体チップ１を支持体４０上で接続するために、実施形態の配線構造を採用することができる。例えば、複数のロジックチップを半導体装置５００のように接続することで、高速かつ大規模なロジックのＩＣを得ることができる。
他の実施形態
（ａ）上記実施形態では、配線層３０は金属層から形成されているが、さらに金属層の上に樹脂膜や無機膜等の絶縁膜を形成してもよい。このとき配線層３０が絶縁膜により保護され、信頼性が向上する。
（ｂ）上記実施形態（ａ）において、配線層３０に設けた絶縁膜の上にさらに金属層を設けて、金属層を２層にしてもよい。また、さらに積層して配線層３０を金属層と絶縁膜とをフォトリソとエッチング等で加工し、複数層積層させてもよい。このとき複雑な配線パターンを有する配線層３０を形成することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、１０１、５００…半導体装置、１…半導体チップ、１０…半導体層、１１…第２絶縁膜、１２…電極、１３…半導体素子、２０…第１絶縁膜、２１、２２…絶縁体、２３…樹脂組成物、３０…配線層、３１…下地層、３２、３３…レジスト、３４…Ｃｕ層、４０…支持体、４１…電極、５０…基板、６０…ＮＡＮＤフラッシュメモリチップ、６１…ボンディングワイヤ、６２…配線基板、６３…ハンダボール、６４…封止材、６５…ボンディングワイヤ、２００…ウエハ、３００、４００…半導体パッケージ

Claims (6)

  1. 第１電極が形成された支持体と、
    前記支持体上に設けられ、第２電極が形成された半導体チップと、
    前記半導体チップの支持体側の面である第１面及び前記半導体チップの少なくとも一つの側面である第１側面に連続して接する第１絶縁膜と、
    前記第１電極と第２電極とを接続し、半導体チップの前記第１面とは反対側の面である第２面、前記第１絶縁膜の前記第１側面側とは反対側の面及び前記支持体と接する配線層と、
    を有する半導体装置。
  2. 前記支持体は、半導体素子又は配線基板である請求項１に記載の半導体装置。
  3. 前記第２面には第２絶縁膜が形成され、
    前記配線層は前記第２絶縁膜の上に設けられている請求項１又は２に記載の半導体装置。
  4. 前記第１絶縁膜は前記第２面の一部まで延在する請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第１絶縁膜は前記半導体チップの全ての側面に連続して接する請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 複数の半導体チップが設けられた基板上に、前記複数の半導体チップの前記基板側とは反対側の面及び前記複数の半導体チップの側面を覆うように絶縁体を形成する工程と、
    前記絶縁体を前記複数の半導体チップの間で切断して、前記半導体チップの基板側の面とは反対側の面及び前記半導体チップの側面に連続して接した第１絶縁膜が形成された半導体チップを得る工程と、
    前記第１絶縁膜が形成された半導体チップを基板から取り外し、前記半導体チップの基板側の面とは反対側の面の第１絶縁膜が支持体側を向くように前記支持体上に置く工程と、
    前記半導体チップの前記支持体側とは反対側の面、前記第１絶縁膜の前記半導体チップの側面側及び前記支持体と接する配線層を形成する工程と、
    を含む半導体装置の製造方法。

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