TWI655723B - 電子元件封裝及其製造方法 - Google Patents

電子元件封裝及其製造方法 Download PDF

Info

Publication number
TWI655723B
TWI655723B TW105114369A TW105114369A TWI655723B TW I655723 B TWI655723 B TW I655723B TW 105114369 A TW105114369 A TW 105114369A TW 105114369 A TW105114369 A TW 105114369A TW I655723 B TWI655723 B TW I655723B
Authority
TW
Taiwan
Prior art keywords
electronic component
frame
metal layer
component package
package
Prior art date
Application number
TW105114369A
Other languages
English (en)
Other versions
TW201715664A (zh
Inventor
姜丞溫
韓宇聲
高永寬
金哲奎
金漢
Original Assignee
三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電機股份有限公司 filed Critical 三星電機股份有限公司
Publication of TW201715664A publication Critical patent/TW201715664A/zh
Application granted granted Critical
Publication of TWI655723B publication Critical patent/TWI655723B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種電子元件封裝，包括：框架，具有空腔；電子元件，安置於框架的空腔中；第一金屬層，安置於框架的空腔的內壁上；囊封劑，囊封電子元件；以及重分佈層，安置於框架及電子元件之下。

Description

電子元件封裝及其製造方法
本發明是有關於一種電子元件封裝及其製造方法。
電子元件封裝技術是用於將電子元件電性連接至例如電子裝置的主板等印刷電路板(printed circuit board，PCB)、並保護電子元件不受外部衝擊的封裝技術，並且與將電子元件嵌置於例如插板(interposer board)等印刷電路板中的技術有所區別。同時，近來，與電子元件相關聯的發展技術的一個主要趨勢是減小元件尺寸。因而，在封裝領域中，隨著對小尺寸電子元件等的需求的快速增加，已經需要具有多個引腳且同時具有小尺寸的封裝。
為滿足如上所述技術需求，所建議的一種封裝技術為利用晶圓上所形成的電子元件的電極焊墊(electrode pad)的重分佈的晶圓級封裝(wafer level package，WLP)技術。作為晶圓級封裝(WLP)，存在扇入式晶圓級封裝(fan-in WLP)及扇出式晶圓級封裝(fan-out WLP)。具體而言，扇出式晶圓級封裝可用於實作具有小尺寸的多個引腳，且因此近來扇出式晶圓級封裝已得到積 極開發。
同時，在如上所述的其中僅使用一般囊封材料對電子元件進行囊封的晶圓級封裝的情形中，難以適當地控制相應於封裝之高功能性等的過多產熱，且難以適當地控制電磁波。
本發明的態樣可提供一種有效地減少在電子元件中產生的熱量及減少電磁波的電子元件封裝，且提供其製造方法以高效地製造電子元件封裝。
根據本發明的態樣，電子元件封裝可包括框架，所述框架具有引入至所述封裝中的電子元件的囊封區中的金屬層。
100‧‧‧電子元件封裝/封裝
100A、100B、100C、100D、100E、100F、100G、100H、100I、100J、100K‧‧‧電子元件封裝/封裝
110‧‧‧框架
110A‧‧‧上表面
110B‧‧‧下表面
110X‧‧‧空腔
110X1‧‧‧空腔
110X2‧‧‧空腔
111‧‧‧第一金屬層/金屬層
112A‧‧‧第三金屬層/金屬層/導電圖案
112B‧‧‧第二金屬層/金屬層
113‧‧‧穿透配線
120‧‧‧電子元件/積體電路
120P‧‧‧電極焊墊
122‧‧‧電子元件
122P‧‧‧電極焊墊
124‧‧‧電子元件/被動元件
130‧‧‧重分佈層
131‧‧‧絕緣層
132‧‧‧導電圖案
133‧‧‧導電通路
140‧‧‧重分佈層
141‧‧‧絕緣層
142‧‧‧導電圖案
150‧‧‧囊封劑
151‧‧‧開口
152‧‧‧外邊緣導電圖案/導電圖案
153‧‧‧外邊緣導電通路
158‧‧‧金屬層
160‧‧‧外部層
161‧‧‧開口
165‧‧‧外部連接端子
170‧‧‧覆蓋層
171‧‧‧開口
175‧‧‧外部連接端子
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關元件
1030‧‧‧網路相關元件
1040‧‧‧其他元件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧主體
1110‧‧‧主板
1120‧‧‧電子元件
1130‧‧‧照相機
I-I’‧‧‧線
II-II’‧‧‧線
III-III’‧‧‧線
IV-IV’‧‧‧線
V-V’‧‧‧線
VI-VI’‧‧‧線
VII-VII’‧‧‧線
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明的以上及其他態樣、特徵、及優點，在附圖中：圖1是示意性繪示電子裝置系統的實例的方塊圖。
圖2示意性繪示應用於電子裝置的電子元件封裝的實例。
圖3是示意性繪示電子元件封裝的實例的剖視圖。
圖4是電子元件封裝的沿圖3所示的線I-I’截取的示意性剖開平面圖。
圖5A至圖5E繪示圖3所示電子元件封裝的示意性製造製程的實例。
圖6是示意性繪示電子元件封裝的另一實例的剖視圖。
圖7是電子元件封裝沿圖6所示的線II-II’截取的示意性剖開平面圖。
圖8是示意性繪示電子元件封裝的另一實例的剖視圖。
圖9是電子元件封裝沿圖8所示的線III-III’截取的示意性剖開平面圖。
圖10是示意性繪示電子元件封裝的另一實例的剖視圖。
圖11是電子元件封裝沿圖10所示的線IV-IV’截取的示意性剖開平面圖。
圖12是示意性繪示電子元件封裝的另一實例的剖視圖。
圖13是電子元件封裝沿圖12所示的線V-V’截取的示意性剖開平面圖。
圖14是示意性繪示電子元件封裝的另一實例的剖視圖。
圖15是電子元件封裝沿圖14所示的線VI-VI’截取的示意性剖開平面圖。
圖16是示意性繪示電子元件封裝的另一實例的剖視圖。
圖17是電子元件封裝沿圖16所示的線VII-VII’截取的示意性剖開平面圖。
圖18是示意性繪示電子元件封裝的另一實例的剖視圖。
圖19是示意性繪示電子元件封裝的另一實例的剖視圖。
圖20是示意性繪示電子元件封裝的另一實例的剖視圖。
圖21是示意性繪示電子元件封裝的另一實例的剖視圖。
圖22繪示各種電子元件封裝的熱輻射模擬結果。
圖23繪示圖22所示電子元件封裝的溫度-橫截面分佈。
在下文中，將參照附圖對本發明的實施例進行如下闡述。
然而，本發明可被示例成諸多不同的形式，而不應被視為僅限於本文中所述的具體實施例。確切而言，提供該些實施例是為了使此揭露內容將透徹及完整，並將向熟習此項技術者充分傳達本發明的範圍。
在本說明書通篇中，應理解，當稱一組件(例如，層、區、或晶圓(基板))位於另一組件「上」、「連接至」、或「耦合至」另一組件時，所述組件可直接位於所述另一組件「上」、直接「連接至」、或直接「耦合至」所述另一組件、抑或其間可存在其他中間組件。相比之下，當稱一組件「直接位於」另一組件「上」、「直接連接至」、或「直接耦合至」另一組件時，其間可不存在中間組件或層。在通篇中相同的編號指代相同的組件。本文中所使用的用語「及/或」包含相關列出項其中一或多個項的任意及所有組合。
將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、元件、區、層、及/或區段，然而該些構件、元件、區、層、及/或區段不應受限於該些用語。該些用語僅用於區分各個構件、元件、區、層、或區段。因而，在不背 離示例性實施例的教示內容的條件下，以下所論述的第一構件、元件、區、層、或區段可被稱為第二構件、元件、區、層、或區段。
在本文中，為便於說明，可使用例如「在…之上(above)」、「上方的(upper)」、「在…之下(below)」、「下方的(lower)」等空間相對性用語來闡述圖中所示的一個組件相對於另一(其他)組件的關係。應理解，該些空間相對性用語旨在除圖中所繪示定向以外亦囊括裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他組件「之上」或「上方」的組件此時將被定向為在其他組件或特徵「之下」或「下方」。因此，依圖的具體方向而定，用語「在…之上」可囊括上方與下方兩種定向。所述裝置亦可具有其他定向(例如，旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可相應地進行解釋。
本文所用術語僅用於闡述特定實施例，且本發明並不受其限制。除非上下文中清楚地另外指明，否則本文所用的單數形式「一(a、an)」及「所述(the)」旨在亦包含複數形式。更應理解，當在本說明書中使用用語「包含(comprises及/或comprising)」時，是指明所陳述特徵、整數、步驟、操作、構件、組件、及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、組件及/或其群組的存在或添加。
在下文中，將參照說明本發明實施例的示意圖來闡述本 發明的實施例。在圖式中，可估計會因例如製造技術及/或容差而造成對所示形狀的修改。因此，本發明的實施例不應被視為僅限於本文中所示區的特定形狀，而是例如包含由製造而引起的形狀變化。以下實施例亦可由其中的一者或其組合構成。
以下所闡述的本發明的內容可具有多種構型且在本文中可僅提出所需要的構型，但所述內容並非僅限於此。
電子裝置
圖1是示意性繪示電子裝置系統的實例的方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。晶片相關元件1020、網路相關元件1030、其他元件1040等可物理地及/或電性地連接至主板1010。這些元件可耦合至以下將闡述的其他元件，藉此形成各種訊號線1090。
晶片相關元件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用程式處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼學處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比-數位(analog-to-digital)轉換器、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相 關元件1020並非僅限於此，而是亦可包括其他類型的晶片相關元件。此外，這些元件1020可彼此組合。
網路相關元件1030可包括以下協定：例如，Wi-Fi(電氣及電子工程師學會(Institute of Electrical and Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communication，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定、及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關元件1030並非僅限於此，且亦可包括多個其他無線標準或協定或者有線標準或協定中的任一者。此外，這些元件1030可彼此組合且與上述晶片相關元件1020一起相互組合。
其他元件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-firing ceramic，LTCC)、電磁干擾(electro-magnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic condenser，MLCC)等，但並非僅限於此。除上述元件以外，亦可包括用於各種目的的其他被動元件等。此外，這些元件1040可與以上所述晶片相關元件1020及/或以上所述網路相關元件1030一起相互組合。
依電子裝置1000的種類而定，電子裝置1000可包括可物理地及/或電性地連接至主板1010或可不物理地及/或不電性地連接至主板1010的其他元件。這些其他元件的實例可包括照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存裝置(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)(圖中未示出)等。然而，這些其他元件並非僅限於此，而是依電子裝置1000的類型而定亦可包括用於各種目的的其他元件等。
電子裝置1000可為智慧型電話、個人數位助理、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板電腦(tablet)、膝上型電腦、隨身型易網機(netbook)、 電視、視訊遊戲機(video game console)、智慧型手錶等。然而，電子裝置1000並非僅限於此，而是亦可為用於處理資料的任何其他電子裝置以及上述電子裝置。
圖2示意性繪示應用於電子裝置的電子元件封裝的實例。
所述電子元件封裝可出於各種目的而用於如上所述的各種電子裝置1000中。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子元件1120可物理地及/或電性地連接至主板1110。此外，可物理地及/或電性地連接至主板1110或可不物理地及/或不電性地連接至主板1110的另一元件(例如，照相機1130)可容置於主體1101中。在此種情形中，電子元件1120中的某些電子元件可為如上所述的晶片相關元件，且電子元件封裝100可為例如晶片相關元件中的應用程式處理器，但電子元件1120及電子元件封裝100並非僅限於此。
電子元件封裝
圖3是示意性繪示電子元件封裝的實例的剖視圖。
圖4是電子元件封裝沿圖3所示的線I-I’截取的的示意性剖開平面圖。
參照圖3及圖4，根據實例的電子元件封裝100A可包括：框架110，具有空腔110X；電子元件120，安置於框架110的空腔110X中；第一金屬層111，安置於框架110的空腔110X的內壁上；第二金屬層112B，安置於框架110的下表面110B上；第三金屬層112A，安置於框架110的上表面110A上；囊封劑150， 囊封電子元件120；以及重分佈層130，安置於框架110及電子元件120之下。此處，用語「安置於…之下」可包括其中目標元件沿對應方向安置但並未接觸作為基礎的元件的情形、以及其中目標元件直接接觸作為基礎的元件的情形。
一般而言，電子元件封裝具有其中電子元件的周圍僅由例如環氧樹脂模製化合物(epoxy molding compound，EMC)等囊封劑模製及包圍的結構。在此種情形中，在電子元件中產生的熱量大部分沿重分佈層向下輻射，而僅極少量的熱量朝向具有低導熱率的囊封劑傳遞，故熱輻射特性會劣化。相反，在電子元件120的囊封區中引入具有金屬層111、112A及112B的框架110的情形中，框架110可有效控制封裝的翹曲，且藉由金屬層111、112A及112B，熱量可輕易地經由各種路線擴散，因此可改良熱輻射特性。
此外，在採用其中電子元件的周圍僅由例如環氧樹脂模製化合物(EMC)等囊封劑模製及包圍的結構的情形中，其中安裝有電子元件的電子裝置的操作特性等會因在電子元件中產生的或自外部引入的電磁波引起的電磁干擾(electromagnetic interference，EMI)而劣化。相反，在電子元件120的囊封區中引入具有金屬層111、112A及112B的框架110的情形中，一般而言，由於金屬層111、112A及112B亦可屏蔽電磁波，因此由電磁干擾引起的問題亦可得以解決。
以下，將更詳細地闡述根據實例的電子元件封裝100A的 每一種構型。
框架110可為用於支撐封裝100A的構型，且因框架110的存在，可保持剛性並可確保厚度均勻性。框架110可具有上表面110A及與上表面110A相對的下表面110B，且可將空腔110X形成為穿透上表面110A與下表面110B。電子元件120可與框架110間隔開地安置於空腔110X中，且因此框架110可包圍電子元件120的側表面。
框架110的材料無特別限制，只要其可支撐封裝即可。舉例而言，可使用絕緣材料。此處，作為絕緣材料，可使用熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺)或其中將增強材料(例如，玻璃纖維或無機填充劑)浸入於熱固性樹脂及熱塑性樹脂中的樹脂(例如，預浸體(pre-preg)、味之素構成膜(Ajinomoto build-up film，ABF)、FR-4、雙馬來醯亞胺三嗪(bismaleimide triazine，BT)樹脂等)。作為另一選擇，可使用具有優異剛性及導熱率的金屬。在此種情形中，可使用Fe-Ni系合金作為金屬。此處，為確保與模製材料的黏著力，可在Fe-Ni系合金的表面上形成層間絕緣材料等(例如，鍍Cu層)。此外，可使用玻璃、陶瓷、塑膠等。
框架110的橫截面厚度無特別限制，且可依電子元件120的橫截面厚度進行設計。舉例而言，依電子元件120的種類而定，框架110的橫截面厚度可為例如100微米至500微米左右。
電子元件120可為各種主動元件(例如，二極體、真空 管、電晶體等)或被動元件(例如，電感器、電容器、電阻器等)。作為另一選擇，電子元件120可為其中將數百至數百萬或更多組件彼此整合於一起的積體電路(integrated circuit，IC)晶片。若需要，則電子元件120可為其中將積體電路以覆晶形式封裝的電子元件。積體電路可為例如應用程式處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、數位訊號處理器、密碼學處理器、微處理器、微控制器等，但並非僅限於此。
電子元件120可包括電性連接至重分佈層130的電極焊墊120P。電極焊墊120P可為用於在外部電性連接電子元件120的構型，且可使用任何導電材料作為用於形成電極焊墊120P的材料，而對所述材料無特別限制。可使用銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等作為導電材料，但用於形成電極焊墊120P的材料並非僅限於此。電極焊墊120P可由重分佈層130重分佈。電極焊墊120P可為嵌入式的或可突出。
在其中電子元件120為積體電路的情形中，電子元件120可具有本體(未由參考編號指示)、鈍化層(未由參考編號指示)、及電極焊墊120P。所述本體可例如基於主動晶圓而形成。在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為所述本體的基材(base material)。鈍化層可用以保護本體免受外部因素的損害且可例如由氧化物膜、氮化物膜等形成。作為另一選擇， 鈍化層可由由氧化物膜及氮化物膜構成的雙層形成。可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等導電材料作為用於形成電極焊墊120P的材料。上面形成有電極焊墊120P的表面可變為主動層。
電子元件120的橫截面厚度無特別限制，且可依電子元件120的種類而變化。舉例而言，在其中電子元件為積體電路的情形中，電子元件120的橫截面厚度可為100微米至480微米左右，但並非僅限於此。
第一金屬層111可基本上容許在電子元件120中產生的熱量朝向框架110擴散及分散，並屏蔽電磁波。第一金屬層111可安置於空腔110X的內壁上，藉此包圍電子元件120的側表面。第一金屬層111可為完全覆蓋空腔110X的內壁的層。在此種情形中，可更有效地控制產熱問題及電磁干擾問題。第一金屬層111可含有導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等。
第二金屬層112B可使經由第一金屬層111等傳遞的熱量自封裝100A向下擴散。此外，第二金屬層112B可進一步改良電磁波屏蔽效果。第二金屬層112B可安置於框架110的下表面110B上，且根據實例，第二金屬層112B可為完全覆蓋下表面110B的層，且因此可更有效地控制產熱問題及電磁干擾問題。第二金屬層112B亦可含有導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等。
若需要，則第二金屬層112B可與充當重分佈層130的導電圖案132中的接地(GND)圖案的重分佈圖案連接。作為另一選擇，第二金屬層112B可連接至重分佈層130的導電圖案132中的虛設圖案。在此種情形中，熱量可更輕易地自封裝100A向下分散。然而，第二金屬層112B並非僅限於此，且熱量亦可在其中第二金屬層112B未連接至導電圖案132的狀態下藉由擴散而進行傳遞。
第三金屬層112A可使經由第一金屬層111等傳遞的熱量自封裝100A向上擴散。此外，第三金屬層112A可進一步改良電磁波屏蔽效果。第三金屬層112A可安置於框架110的上表面110A上，且根據實例，第三金屬層112A可為完全覆蓋上表面110A的層，且因此可更有效地控制產熱問題及電磁干擾問題。第三金屬層112A亦可含有導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等。
重分佈層130可為用於重分佈電子元件120的電極焊墊120P的構型。具有各種功能的數十至數百個電極焊墊120P可藉由重分佈層130而被重分佈，且依其功能而在外部經由下文將闡述的外部連接端子165進行物理及/或電性連接。
重分佈層130可包括：絕緣層131；導電圖案132，安置於絕緣層131上；以及導電通路133，穿透過絕緣層131。在根據實例的電子元件封裝100A中，重分佈層130可由單層構成。然而，重分佈層130並非僅限於此，且可如下文所述由多個層構成。
可使用絕緣材料作為絕緣層131的材料。在此種情形中，作為絕緣材料，可使用熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺)或其中將增強材料(例如，玻璃纖維或無機填充劑)浸入於熱固性樹脂及熱塑性樹脂中的樹脂(例如，預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)樹脂等)。在使用感光性絕緣材料(例如，感光成像介電(photo imageable dielectric，PID)樹脂)的情形中，絕緣層131可被形成為較薄的，且可輕易地實施精細間距。絕緣層131可由彼此相同的材料形成，或視需要由彼此不同的材料形成。絕緣層131的厚度亦無特別限制。舉例而言，除導電圖案132之外的絕緣層131的厚度可為5微米至20微米左右，且考量到導電圖案132的厚度，絕緣層131可具有15微米至70微米左右的厚度。
導電圖案132可充當重分佈圖案，且可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等導電材料作為用於形成導電圖案132的材料。導電圖案132可依對應層的設計而定執行各種功能。舉例而言，導電圖案132可發揮接地(GND)圖案、功率(PWR)圖案、訊號(S)圖案等的作用。此處，除GND圖案、PWR圖案等以外，訊號(S)圖案可包括各種訊號圖案，例如資料訊號圖案等。此外，導電圖案132可發揮通路焊墊、外部連接端子焊墊等的作用。導電圖案132的厚度亦無特別限制。舉例而言，每一導電圖案132可具有10微米至50微米左右的厚度。
若需要，則可更於導電圖案132中的被暴露出的導電圖案132上形成表面處理層。對表面處理層無特別限制，只要其為此項技術中已知的即可。舉例而言，可藉由電解鍍金、無電鍍金、有機可焊性保護(organic solderability preservative，OSP)表面處理或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等來形成所述表面處理層。
導電通路133可將彼此形成於不同層上的導電圖案132、電極焊墊120P等彼此電性連接，藉此在封裝100A中形成電路徑。可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等導電材料作為用於形成導電通路133的材料。導電通路133亦可被完全填充以導電材料，或導電材料可形成於所述通路的壁上。此外，可對導電通路133應用此項技術中已知的所有形狀，例如直徑向下減小的錐形形狀、直徑向下增大的倒錐形形狀、圓柱形狀等。
囊封劑150可為用於保護電子元件120的構型。為此，囊封劑150可囊封電子元件120。囊封劑150的形狀無特別限制，只要囊封劑150至少部分地包圍電子元件120即可。根據實例，囊封劑150可覆蓋框架110的上部及電子元件120的上部。因此，囊封劑可填充框架110的空腔110X中的剩餘空間。此處，用語「覆蓋上部」可包括其中目標元件沿對應方向安置但並未接觸作為基礎的元件的情形、以及其中目標元件直接接觸作為基礎的元件的 情形。同時，囊封劑150填充空腔110X，且因此囊封劑150可用以減小電子元件120的屈曲(buckling)，同時依囊封劑150的具體材料而定充當黏著劑。
囊封劑150可由以多種材料形成的多個層構成。舉例而言，可以第一囊封劑填充空腔110X中的空間，且然後可以第二囊封劑覆蓋框架110的上部及電子元件120的上部。作為另一選擇，在使用第一囊封劑填充空腔110X中的空間的同時以預定厚度覆蓋框架110的上部及電子元件120的上部之後，可使用第二囊封劑再次以預定厚度覆蓋第一囊封劑。此外，可以各種形式應用囊封劑150。
對囊封劑150的具體材料無特別限制。舉例而言，可使用絕緣材料作為囊封劑150的材料。此處，作為絕緣材料，類似地可使用熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺)或其中將增強材料(例如，玻璃纖維或無機填充劑)浸入於熱固性樹脂及熱塑性樹脂中的樹脂(例如，預浸體、ABF、FR-4、BT樹脂、感光成像介電(PID)樹脂等)。此外，亦可使用此項技術中已知的模製材料，例如環氧樹脂模製化合物(EMC)等。
囊封劑150可具有較框架110的材料的彈性模數低的彈性模數。舉例而言，囊封劑150可具有15GPa或小於15GPa、舉例而言50MPa至15GPa左右的彈性模數。隨著囊封劑150的彈性模數相對降低，封裝100A的翹曲可藉由電子元件120上的屈曲 效應及應力分散效應而進一步減小。詳言之，由於囊封劑150填充空腔110X的空間，因此囊封劑150可對電子元件120產生屈曲效應，且由於囊封劑150覆蓋電子元件120，因此囊封劑150可分散並減小在電子元件120中產生的應力。然而，在彈性模數過小的情形中，囊封劑150可因過度變形而不發揮其基本作用。
若需要，則囊封劑150中可含有導電顆粒以屏蔽電磁波。可使用任何導電顆粒作為所述導電顆粒，只要其可屏蔽電磁波即可。舉例而言，所述導電顆粒可由銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、焊料等形成。然而，該些材料僅為實例，且所述導電顆粒並非特別地限定於此。
空腔110X中被填充以囊封劑150的空間的間隔無特別限制，且可由此項技術中具有通常知識者進行最佳化。舉例而言，所述間隔可為10微米至150微米左右，但並非僅限於此。
根據實例的電子元件封裝100A可更包括安置於重分佈層130之下的外部層160。外部層160可為用於保護重分佈層130免受外部物理或化學損害等的構型。外部層160可具有暴露出重分佈層130的導電圖案132的至少一部分的開口161。開口161可暴露出導電圖案132的一部分的一個表面，但在某些情形中，開口161可暴露出其側表面。
對外部層160的材料無特別限制。舉例而言，可使用阻焊劑(solder resist)。此外，亦可使用與重分佈層130的絕緣層131相同的材料，例如相同的PID樹脂。外部層160一般可為單層， 但可視需要被構造成多個層。
根據實例的電子元件封裝100A可更包括經由外部層160的下表面暴露於外部的外部連接端子165。外部連接端子165可為用於在外部物理地及/或電性地連接電子元件封裝100A的構型。舉例而言，電子元件封裝100A可經由外部連接端子165而安裝於電子裝置的主板上。外部連接端子165可安置於開口161中並連接至暴露於開口161的導電圖案132。因此，外部連接端子165亦可電性連接至電子元件120。
外部連接端子165可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、焊料等導電材料形成。然而，該些材料僅為實例，且外部連接端子165的材料並非特別地限定於此。外部連接端子165可為焊盤(land)、球、引腳等。外部連接端子165可由多層或單層形成。在其中外部連接端子165是由多層形成的情形中，外部連接端子165可含有銅柱及焊料，而在其中外部連接端子165是由單層形成的情形中，外部連接端子165可含有錫-銀焊料或銅。然而，該些情形僅為實例，且外部連接端子165並非僅限於此。
外部連接端子165中的某些可安置於扇出區中。所述扇出區可被定義為自其中安置有電子元件120的區偏離的區。亦即，根據實例的電子元件封裝100A可為扇出式封裝。在扇出式封裝的情形中，可靠性相較於扇入式封裝可更優異，可實作多個輸入/輸出(I/O)端子，且可輕易地執行三維(3D)互連。此外，由於扇出式 封裝相較於球柵陣列(ball grid array，BGA)封裝、焊盤柵陣列(land grid array，LGA)封裝等可無需單獨的板而安裝於電子裝置上，因此扇出式封裝可被製造成具有減小的厚度，且價格競爭性可為優異的。
外部連接端子165的數目、間隔、安置形狀等無特別限制，且可由熟習此項技術者依設計而進行充分地變化。舉例而言，依電子元件120的電極焊墊120P的數目而定，外部連接端子165的數目可為數十至數千，但並非僅限於此。外部連接端子165的數目可大於或小於上述範圍。
圖5A至圖5E繪示圖3所示電子元件封裝的示意性製造製程的實例。
在對電子元件封裝100A的製造製程的實例的說明中，對與上述電子元件封裝100A的說明重複的說明不再予以贅述，且以下將主要闡述兩者之間的不同之處。
參照圖5A，可製備框架110。此處，A表示框架110的平面圖，且B說明A中能夠被用作單元封裝的某些區的橫截面。框架110可被製造成具有各種尺寸，從而被用以使得可輕易地進行大量生產。亦即，在製備大尺寸框架110之後，可藉由下文將闡述的製程來製造多個電子元件封裝100A。然後，可藉由鋸切(sawing)將所述多個電子元件封裝100A單分成個別封裝100。可在框架110上設置用於達成優異拾取及放置(pick-and-place，P&P)的基準標記(fiducial mark)，且因此藉由所述基準標記可更 準確地確認安裝有電子元件120的位置，藉此提高製造完整性。
參照圖5B，可形成穿透過框架110的空腔110X。此處，A表示其中形成有空腔110X的框架110的平面圖，且B說明A中能夠被用作單元封裝的某個區的橫截面。用於形成空腔110X的方法無特別限制。舉例而言，可藉由機械鑽孔方法及/或雷射鑽孔方法、使用研磨顆粒的噴砂方法、使用電漿的乾式蝕刻方法等來形成空腔110X。在其中使用機械鑽孔及/或雷射鑽孔來形成空腔110X的情形中，可執行除污處理(例如，高錳酸鹽法等)以移除空腔110X中的樹脂污垢。空腔110X的尺寸、形狀等可被設計成適用於待安裝的電子元件120的尺寸、形狀、數目等。
參照圖5C，可於框架110的上表面110A及下表面110B以及空腔110X的內壁上形成金屬層111、112A及112B。此處，A表示其中形成有金屬層111、112A及112B的框架110的平面圖，且B說明A中能夠被用作單元封裝的某個區的橫截面。可藉由此項技術中已知的方法來形成金屬層111、112A及112B。舉例而言，可藉由電解鍍銅、無電鍍銅等來形成金屬層111、112A及112B。更詳言之，可藉由例如化學氣相沈積(chemical vapor deposition，CVD)方法、物理氣相沈積(physical vapor deposition，PVD)方法、濺鍍方法、減性方法、加性方法、半加性製程(semi-additive process，SAP)、經修改半加性製程(modified semi-additive process，MSAP)等方法來形成金屬層111、112A及112B，但並非僅限於此。
參照圖5D，可在空腔110X中安置電子元件120。電子元件120可以正面朝下的方式安置以使得電極焊墊120P面朝下。然而，電子元件120並非僅限於此，且若需要，則電子元件120亦可以面朝上的方式安置。此後，可使用囊封劑150囊封電子元件120。囊封劑150可在覆蓋框架110的上部及電子元件120的上部的同時填充空腔110X中的空間。可藉由此項技術中已知的方法來形成囊封劑150。舉例而言，可藉由層壓囊封劑150的前驅物並對經層壓的前驅物固化而形成囊封劑150。作為另一選擇，可在其中使用膠帶(圖中未示出)等將空腔110X的下部閉合的狀態中施加囊封劑150以囊封電子元件120，且然後可將所施加的囊封劑150固化。可藉由固化來固定電子元件120。作為層壓前驅物的方法，舉例而言，可使用執行在高溫下按壓物體達預定時間、藉由減壓使所述物體冷卻至室溫、然後在冷壓機中藉由冷卻分離加工工具的熱壓法等方法。作為施加方法，舉例而言，可使用利用刮板(squeegee)施加油墨的絲網印刷方法、對油墨進行噴霧以施加油墨的噴塗印刷方法等。
參照圖5E，可在框架110及電子元件120之下形成重分佈層130。詳言之，可在框架110及電子元件120之下形成絕緣層131，然後可形成導電圖案132及導電通路133，且因此可形成重分佈層130。
可藉由此項技術中已知的方法來形成絕緣層131。舉例而言，可藉由層壓絕緣層131的前驅物並將經層壓的前驅物固化的 方法、施加絕緣層131的材料並將所施加的材料固化的方法等而形成絕緣層131，但並非僅限於此。作為層壓前驅物的方法，舉例而言，可使用執行在高溫下按壓物體達預定時間、藉由減壓使所述物體冷卻至室溫、然後在冷壓機中藉由冷卻分離加工工具的熱壓法等方法。作為施加方法，舉例而言，可使用利用刮板施加油墨的絲網印刷方法、對油墨進行噴霧以施加油墨的噴塗印刷方法等。作為後製程(post-process)的固化製程，可為對囊封材料進行乾燥以使其不完全固化從而使用光刻製程的製程等。
亦可藉由此項技術中已知的方法來形成導電圖案132及導電通路133。首先，可使用如上所述的機械鑽孔及/或雷射鑽孔來形成通路孔(圖中未示出)，且在其中絕緣層131含有PID樹脂等的情形中，亦可使用光刻法來形成所述通路孔。可使用乾燥膜圖案藉由電解鍍銅、無電鍍銅等來形成導電圖案132及導電通路133。
在形成重分佈層130之後，可在重分佈層130之下形成外部層160。類似地，可藉由層壓外部層160的前驅物並將經層壓的前驅物固化的方法、施加用於形成外部層160的材料並將所施加的材料固化的方法等而形成外部層160。然後，可在外部層160中形成開口161，使得至少部分地暴露出導電圖案132。可使用機械鑽孔及/或雷射鑽孔來形成開口161。作為另一選擇，可藉由光刻法來形成開口161。
在外部層160中形成開口161之後，可形成安置於開口 161中的外部連接端子165。對用於形成外部連接端子165的方法無特別限制，且依其結構或形狀而定，可藉由此項技術中眾所習知的方法來形成外部連接端子165。可藉由回流(reflow)來固定外部連接端子165，且為增大固定力，可將外部連接端子165的一部分嵌置於外部層160中，且外部連接端子165的另一部分可暴露於外部，藉此提高可靠性。在某些情形中，可僅形成開口161，且視需要可藉由封裝100A的購買顧客的單獨製程而形成外部連接端子165。
圖6是示意性繪示電子元件封裝的另一實例的剖視圖。
圖7是電子元件封裝沿圖6所示的線II-II’截取的示意性剖開平面圖。
參照圖6及圖7，在根據另一實例的電子元件封裝100B中，囊封劑150亦可包圍框架110的外側表面。當框架110如上所述由囊封劑150包圍時，框架110不暴露於外部，且因此可藉由防止氧化等來提高可靠性。由於對根據另一實例的電子元件封裝100B中所包含的每一構型的說明與上述說明重複，因此對其不再予以贅述。此外，由於除將框架110形成為使得囊封劑150包圍框架110的外側表面等以外，根據另一實例的電子元件封裝100B的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖8是示意性繪示電子元件封裝的另一實例的剖視圖。
圖9是電子元件封裝沿圖8所示的線III-III’截取的示意 性剖開平面圖。
參照圖8及圖9，根據另一實例的電子元件封裝100C可更包括穿透過框架110的穿透配線113，且安置於框架110的下表面110B及上表面110A上的第二金屬層112B及第三金屬層112A可被圖案化。以下，將更詳細地闡述根據另一實例的電子元件封裝100C中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
穿透過框架110的上表面110A及下表面110B的穿透配線113可用以將安置於不同層上的導電圖案彼此電性連接，且可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等導電材料作為用於形成穿透配線113的材料。電子元件封裝100C的上部與下部可藉由穿透配線113而經由電子元件120的左側表面及右側表面彼此電性連接，且因此可顯著提高空間利用率。因此，電子元件封裝100C可藉由三維結構中的連接而應用於堆疊式封裝(package on package，PoP)等，且因此電子元件封裝100C可廣泛應用於各種當前模組或封裝應用產品。穿透配線113的數目、間隔、安置形狀等無特別限制，且可由熟習此項技術者依設計而進行充分地變化。穿透配線113可與充當第二金屬層112B及第三金屬層112A中的穿透配線的焊墊的焊墊圖案連接。舉例而言，依安裝於電子元件封裝100C上的另一封裝的形狀而定，穿透配線113可如圖9所示僅安置於框架110的特定區中。與此不同，穿透配線113可安置於框架110的整 個表面上。在使用金屬(例如，Fe-Ni系合金等)作為框架110的材料的情形中，絕緣材料可安置於金屬與穿透配線113及/或金屬層112A及112B之間，以與穿透配線113或金屬層112A及112B電性絕緣。
第二金屬層112B及第三金屬層112A亦可充當重分佈圖案，且可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等導電材料作為用於形成第二金屬層112B及第三金屬層112A的材料。第二金屬層112B及第三金屬層112A可依對應層的設計而執行各種功能。舉例而言，第二金屬層112B及第三金屬層112A可發揮接地(GND)圖案、功率(PWR)圖案、訊號(S)圖案、焊線導引(bond finger，BF)圖案等的作用。此處，除GND圖案、PWR圖案、焊線導引(BF)圖案等以外，訊號(S)圖案可包括各種訊號圖案，例如資料訊號圖案等。此外，第二金屬層112B及第三金屬層112A可發揮通路焊墊、穿透配線焊墊、外部連接端子焊墊等的作用。第二金屬層112B及第三金屬層112A的厚度亦無特別限制。舉例而言，第二金屬層112B及第三金屬層112A中的每一者可具有10微米至50微米左右的厚度。在某些情形中，第二金屬層112B及第三金屬層112A可為無重分佈功能的虛設圖案。根據另一實例，第二金屬層112B及第三金屬層112A可不連接至第一金屬層111。然而，在其中第二金屬層112B及第三金屬層112A為接地(GND)圖案或虛設圖案的情形中，第二金屬層112B及第三金屬層112A可連接至 第一金屬層111，但並非僅限於此。
在根據另一實例的電子元件封裝100C中，囊封劑150可具有開口151，開口151至少部分地暴露出安置於框架110的上表面110A上的第三金屬層112A。此外，電子元件封裝100C可更包括經由囊封劑150的外邊緣表面而暴露於外部的外部連接端子175。外部連接端子175可為用於將電子元件封裝100C上的另一電子元件、另一封裝等物理地及/或電性地連接至電子元件封裝100C的構型。舉例而言，另一電子元件封裝可經由外部連接端子175而安裝於電子元件封裝100C上，藉此形成堆疊式封裝結構。外部連接端子可安置於囊封劑150的開口151中並連接至經由開口151暴露出的第三金屬層112A。因此，外部連接端子可電性連接至電子元件120。
外部連接端子175可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、焊料等導電材料形成。然而，該些材料僅為實例，且外部連接端子175的材料並非特別地限定於此。外部連接端子175可為焊盤、球、引腳等。外部連接端子175可由多層或單層形成。在其中外部連接端子175是由多層形成的情形中，外部連接端子175可含有銅柱及焊料，而在其中外部連接端子175是由單層形成的情形中，外部連接端子175可含有錫-銀焊料或銅。然而，該些情形僅為實例，且外部連接端子175並非僅限於此。
同時，不同於圖8及圖9中所示者，根據另一實例的電 子元件封裝100C亦可被修改成其中應用上述電子元件封裝100B的特有形狀的形狀。此外，由於除在框架110中提前形成穿透配線113並將第二金屬層112B及第三金屬層112A圖案化等以外，根據另一實例的電子元件封裝100C的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖10是示意性繪示電子元件封裝的另一實例的剖視圖。
圖11是電子元件封裝沿圖10所示的線IV-IV’截取的示意性剖開平面圖。
參照圖10及圖11，根據另一實例的電子元件封裝100D可更包括穿透過框架110的穿透配線113，且安置於框架110的下表面110B及上表面110A上的第二金屬層112B及第三金屬層112A可被圖案化。此外，電子元件封裝100D可包括安置於囊封劑150上的外邊緣導電圖案152、以及部分地穿透過囊封劑150的外邊緣導電通路153。以下，將更詳細地闡述根據另一實例的電子元件封裝100D中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
類似地，穿透過框架110的上表面110A及下表面110B的穿透配線113的數目、間隔、安置形狀等無特別限制，且可由熟習此項技術者依設計而進行充分地變化。舉例而言，依安裝於電子元件封裝100D上的另一封裝的形狀而定，穿透配線113可如圖11所示安置於框架110的整個表面上。與此不同，穿透配線113可僅安置於框架110的特定區中。
安置於囊封劑150上的外邊緣導電圖案152可充當重分佈圖案，且可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等導電材料作為用於形成外邊緣導電圖案152的材料。具體實例如上所述。外邊緣導電圖案152可依對應層的設計而執行各種功能。舉例而言，外邊緣導電圖案152可發揮接地(GND)圖案、功率(PWR)圖案、訊號(S)圖案等的作用。此處，除接地(GND)圖案、功率(PWR)圖案等以外，訊號(S)圖案可包括各種訊號圖案，例如資料訊號圖案等。此外，外邊緣導電圖案152可發揮通路焊墊、外部連接端子焊墊等的作用。外邊緣導電圖案152可安置於囊封劑150的整個表面上，且外部連接端子175亦可安置於以下將根據外邊緣導電圖案152而闡述的覆蓋層170的整個表面上，且因此電子元件封裝可以各種不同方式進行設計。外邊緣導電圖案152的厚度亦無特別限制。舉例而言，每一外邊緣導電圖案152可具有10微米至50微米左右的厚度。若需要，則外邊緣導電圖案152可被安置成基於由電子元件120佔據的平面的面積而實質上主要覆蓋電子元件120的上部區。在此種情形中，由於電子元件120的所有表面皆被導電成分包圍，因此可有效地屏蔽電磁波。
部分地穿透囊封劑150的外邊緣導電通路153可與彼此形成於不同層上的導電圖案112A及152電性連接，藉此在封裝100D中形成電路徑。亦可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等導電材料作 為用於形成外邊緣導電通路153的材料。外邊緣導電通路153可被完全填充以導電材料，抑或導電材料可形成於所述通路的壁上。此外，可對外邊緣導電通路153應用此項技術中已知的所有形狀，例如直徑向下減小的錐形形狀、直徑向下增大的倒錐形形狀、圓柱形狀等。
根據另一實例的電子元件封裝100D可更包括安置於囊封劑150上的覆蓋層170。覆蓋層170可為用於保護囊封劑150、外邊緣導電圖案152等免受外部物理或化學損害等的構型。覆蓋層170可具有開口171，開口171至少部分地暴露出安置於囊封劑150上的外邊緣導電圖案152。開口171可暴露出外邊緣導電圖案152的一部分的一個表面，但在某些情形中，開口171可暴露出其側表面。對覆蓋層170的材料無特別限制。舉例而言，可使用阻焊劑。此外，可使用各種PID樹脂。若需要，則覆蓋層170可由多個層構成。
根據另一實例的電子元件封裝100D可更包括安置於覆蓋層170的開口171中的外部連接端子175。外部連接端子175可安置於開口171中並連接至暴露於開口171的外邊緣導電圖案152。外部連接端子175可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、焊料等導電材料形成。然而，該些材料僅為實例，且外部連接端子175的材料並非特別地限定於此。外部連接端子175可為焊盤、球、引腳等。外部連接端子175可由多層或單層形成。在其中外部連接端子175是由 多層形成的情形中，外部連接端子175可含有銅柱及焊料，而在其中外部連接端子175是由單層形成的情形中，外部連接端子175可含有錫-銀焊料或銅。然而，該些情形僅為實例，且外部連接端子175並非僅限於此。若需要，則亦可將各種單獨的被動元件(圖中未示出)安置於開口171中。
同時，不同於圖10及圖11所示者，根據另一實例的電子元件封裝100D亦可被修改成其中應用上述電子元件封裝100B的特有形狀的形狀。此外，由於除形成外邊緣導電圖案152、外邊緣導電通路153等以外，根據另一實例的電子元件封裝100D的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖12是示意性繪示電子元件封裝的另一實例的剖視圖。
圖13是電子元件封裝沿圖12所示的線V-V’截取的示意性剖開平面圖。
參照圖12及圖13，在根據另一實例的電子元件封裝100E中，電子元件120及124中的至少一者可為積體電路120，且至少另一者可為被動元件124。以下，將更詳細地闡述根據另一實例的電子元件封裝100E中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
積體電路120可為其中將至少數百至數百萬或更多個各種組件彼此整合於一起的晶片。舉例而言，積體電路120可為應用程式處理器晶片，例如中央處理器(例如，中央處理單元 (CPU))、圖形處理器(例如，圖形處理單元(GPU))、數位訊號處理器、密碼學處理器、微處理器、微控制器等，但並非僅限於此。被動元件124可為例如電感器、電容器、電阻器等，但並非僅限於此。積體電路120可經由電極焊墊120P而電性連接至重分佈層130。被動元件124可經由電極焊墊(圖中未示出)(例如，外部電極)而電性連接至重分佈層。
積體電路120及被動元件124的數目、間隔、安置形狀等無特別限制，且可由熟習此項技術者依設計而進行充分地變化。舉例而言，積體電路120可安置於空腔110X的中心附近，且被動元件124可安置於空腔110X的內壁附近，但積體電路120及被動元件124並非僅限於此。此外，可僅安置單個積體電路120，且可安置多個被動元件124。然而，積體電路120及被動元件124並非僅限於此。亦即，可安置多個積體電路120及單個被動元件124。作為另一選擇，亦可僅安置單個積體電路120及單個被動元件124，抑或亦可安置多個積體電路120及多個被動元件。
同時，不同於圖12及圖13所示者，根據另一實例的電子元件封裝100E亦可被修改成其中應用上述電子元件封裝100B至100D的特有形狀的形狀。此外，由於除將積體電路120與被動元件124彼此一起安置作為電子元件120及124等以外，根據另一實例的電子元件封裝100E的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖14是示意性繪示電子元件封裝的另一實例的剖視圖。
圖15是電子元件封裝沿圖14所示的線VI-VI’截取的示意性剖開平面圖。
參照圖14及圖15，根據另一實例的電子元件封裝100F可包括多個電子元件120及122。以下，將更詳細地闡述根據另一實例的電子元件封裝100F中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
所述多個電子元件120及122可彼此相同或不同。所述多個電子元件120及122可包括分別電性連接至重分佈層130的電極焊墊120P及122P。電極焊墊120P及122P可分別由重分佈層130重分佈。所述多個電子元件120及122的數目、間隔、安置形狀等無特別限制，且可由熟習此項技術者依設計而進行充分地變化。舉例而言，所述多個電子元件120及122的數目可如圖14及圖15所示為二個，但並非僅限於此。亦即，可安置三個、四個、或更多個電子元件。
同時，不同於圖14及圖15所示者，根據另一實例的電子元件封裝100F亦可被修改成其中應用上述電子元件封裝100B至100E的特有形狀的形狀。此外，由於除安置所述多個電子元件120及122等以外，根據另一實例的電子元件封裝100F的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖16是示意性繪示電子元件封裝的另一實例的剖視圖。
圖17是電子元件封裝沿圖16所示的線VII-VII’截取的示意性剖開平面圖。
參照圖16及圖17，根據另一實例的電子元件封裝100G可包括多個空腔110X1及110X2，且電子元件120及122可分別安置於空腔110X1及110X2中。以下，將更詳細地闡述根據另一實例的電子元件封裝100G中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
所述多個空腔110X1及110X2的面積、形狀等可彼此相同或不同，且分別安置於空腔110X1及110X2中的電子元件120及122亦可彼此相同或不同。所述多個空腔110X1及110X2以及分別安置於其中的電子元件120及122的數目、間隔、安置形狀等無特別限制，且可由熟習此項技術者依設計而進行充分地變化。舉例而言，所述多個空腔110X1及110X2的數目可如圖16及圖17中所示為二個，但並非僅限於此。亦即，所述多個空腔110X1及110X2的數目可為三個、四個或更多個。此外，分別安置於空腔110X1及110X2中的電子元件120及122的數目可如圖16及圖17所示為一個，但並非僅限於此。亦即，電子元件120及122的數目可為二個、三個或更多個。
同時，不同於圖16及圖17所示者，根據另一實例的電子元件封裝100G亦可被修改成其中應用上述電子元件封裝100B至100F的特有形狀的形狀。此外，由於除形成所述多個空腔110X1及110X2並隨後將電子元件120及122分別安置於其中等以外， 根據另一實例的電子元件封裝100G的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖18是示意性繪示電子元件封裝的另一實例的剖視圖。
參照圖18，在根據另一實例的電子元件封裝100H中，金屬層111及112B可僅安置於空腔110X的內壁及框架110的下表面110B上。以下，將更詳細地闡述根據另一實例的電子元件封裝100H中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
在某些情形中，如在根據另一實例的電子元件封裝100H中一般，金屬層112A亦可不安置於框架110的上表面110A上。然而，僅在金屬層111及112B安置於空腔110X的內壁及框架110的下表面110B上時，方可充分地獲得熱輻射效果及電磁波屏蔽效果。
同時，不同於圖18所示者，根據另一實例的電子元件封裝100H亦可被修改成其中應用上述電子元件封裝100B至100G的特有形狀的形狀。此外，由於除金屬層112A未形成於框架110的上表面110A上等以外，根據另一實例的電子元件封裝100H的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖19是示意性繪示電子元件封裝的另一實例的剖視圖。
參照圖19，根據另一實例的電子元件封裝100I可更包括安置於囊封劑150上的金屬層158。以下，將更詳細地闡述根據另 一實例的電子元件封裝100I中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
在其中電子元件封裝100I具有金屬層158的情形中，可進一步改良熱輻射特性及電磁波屏蔽特性。可使用任何導電材料作為用於形成金屬層158的材料，對此無特別限制。類似地，可使用銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、及其合金等作為導電材料，但導電材料並非僅限於此。
同時，不同於圖19所示者，根據另一實例的電子元件封裝100I亦可被修改成其中應用上述電子元件封裝100B至100H的特有形狀的形狀。此外，由於除於囊封劑150上形成金屬層158等以外，根據另一實例的電子元件封裝100I的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖20是示意性繪示電子元件封裝的另一實例的剖視圖。
參照圖20，在根據另一實例的電子元件封裝100J中，重分佈層130及140可由多個層構成。以下，將更詳細地闡述根據另一實例的電子元件封裝100J中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
依電子元件的種類而定，重分佈層130及140可由多個層構成，且不同於圖20中所示者，重分佈層130及140可由二或更多個層構成。重分佈層130及140可分別包括絕緣層131及141、導電圖案132及142、以及導電通路133。由於對重分佈層130及140的說明與上述相同，因此對其不再予以贅述。
同時，不同於圖20所示者，根據另一實例的電子元件封裝100J亦可被修改成其中應用上述電子元件封裝100B至100I的特有形狀的形狀。此外，由於除重分佈層130及140是由所述多個層構成等以外，根據另一實例的電子元件封裝100J的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖21是示意性繪示電子元件封裝的另一實例的剖視圖。
參照圖21，在根據另一實例的電子元件封裝100K中，重分佈層130及140中所包含的某些導電圖案132及142可被安置成基於由電子元件120佔據的平面的面積而實質上主要覆蓋電子元件120的下部區。
以下，將更詳細地闡述根據另一實例的電子元件封裝100K中所包含的每一構型，但與上述說明重複的說明不再予以贅述，且將主要闡述兩者之間的不同之處。
被安置成基於由電子元件120佔據的平面的面積而實質上主要覆蓋電子元件120的下部區的某些導電圖案132及142可為接地(GND)圖案或虛設圖案。然而，在任何情形中，由於電子元件120的所有表面皆被導電成分包圍，因此可有效地屏蔽電磁波。
同時，不同於圖21中所示者，根據另一實例的電子元件封裝100K亦可被修改成其中應用上述電子元件封裝100B至100J的特有形狀的形狀。此外，由於除重分佈層130及140中所包含 的某些導電圖案132及142被安置成基於由電子元件120佔據的平面的面積而實質上覆蓋電子元件120的整個下部區等以外，根據另一實例的電子元件封裝100K的製造方法與上述電子元件封裝100A的製造方法相同，因此對其不再予以贅述。
圖22繪示各種電子元件封裝的熱輻射模擬結果。
圖23繪示圖22所示電子元件封裝的溫度-橫截面分佈。
基本模型是其中電子元件僅以囊封劑囊封的情形，情形1是其中引入框架、但金屬層安置於框架的上表面及下表面上的情形，情形2是其中金屬層亦安置於空腔的內壁上的情形，且情形3是其中安置於框架的上表面及下表面上的金屬層的厚度自10微米增大至30微米的情形。如圖22中所示，可理解，熱輻射效果可沿自基本模型朝向情形3的方向進一步增強。亦即，可理解，熱量可更輕易地擴散。此外，可理解，特別是在其中金屬層的厚度是30微米或大於30微米的情形中，熱輻射效果可為優異的。
如上所述，根據本發明的示例性實施例，可提供能夠解決由產熱及電磁干擾引起的各種問題的電子元件封裝、及其製造方法，以高效地製造電子元件封裝。
同時，在本發明中，用語「連接至」包括一個元件不僅直接連接至另一元件，且亦藉由黏著劑等而間接連接至另一元件。同時，用語「電性連接」包括其中一個元件物理地連接至另一元件的情形及其中任一元件皆不物理地連接至另一元件的情形兩者。同時，在本發明中，用語「第一」、「第二」等是用於區分 各個元件，而並非限制對應元件的順序、重要性等。在某些情形中，在不背離本發明的範圍的條件下，第一元件可被稱為第二元件，且第二元件亦可類似地被稱為第一元件。
同時，本發明中所用的用語「實例」並非意指同一實例，而是被提供用於強調並闡述不同的單元特徵。然而，以上所提出的實例亦可實作為與另一實例的特徵進行組合。舉例而言，即使在一個具體實例中闡述的特定細節未在另一實例中進行闡述，但除另有說明外，其亦可被理解為與另一實例相關的闡述。
同時，在本發明中所用的用語僅用於闡述實例而非用於限制本發明。此處，除非上下文中清楚地另外指明，否則單數形式亦包括複數形式。
儘管以上已示出並闡述了示例性實施例，但熟習此項技術者將理解，在不背離由隨附申請專利範圍界定的本發明的範圍的條件下，可作出各種潤飾及變型。

Claims (15)

  1. 一種電子元件封裝，包括：框架，具有空腔；電子元件，安置於所述框架的所述空腔中；第一金屬層，安置於所述框架的所述空腔的內壁上；第二金屬層，安置於所述框架的下表面上；囊封劑，囊封所述電子元件的至少一部分，其中所述囊封劑的下表面和所述電子元件與所述第二金屬層兩者的下表面實質上為共平面；以及重分佈層，安置於所述框架及所述電子元件之下。
  2. 如申請專利範圍第1項所述的電子元件封裝，其中所述第一金屬層包圍所述電子元件的側表面。
  3. 如申請專利範圍第2項所述的電子元件封裝，其中所述第一金屬層完全覆蓋所述框架的所述空腔的所述內壁。
  4. 如申請專利範圍第1項所述的電子元件封裝，其中所述第二金屬層連接至所述第一金屬層。
  5. 如申請專利範圍第1項所述的電子元件封裝，其中所述第二金屬層完全覆蓋所述框架的所述下表面。
  6. 如申請專利範圍第1項所述的電子元件封裝，更包括安置於所述框架的上表面上的第三金屬層。
  7. 如申請專利範圍第6項所述的電子元件封裝，其中所述第三金屬層連接至所述第一金屬層。
  8. 如申請專利範圍第6項所述的電子元件封裝，其中所述第三金屬層完全覆蓋所述框架的所述上表面。
  9. 如申請專利範圍第6項所述的電子元件封裝，其中所述第二金屬層及所述第三金屬層是重分佈圖案或虛設圖案。
  10. 如申請專利範圍第9項所述的電子元件封裝，更包括穿透過所述框架的穿透配線。
  11. 如申請專利範圍第1項所述的電子元件封裝，更包括：外部層，安置於所述重分佈層之下並具有開口；以及多個外部連接端子，安置於所述開口中，其中所述多個外部連接端子中的至少一個安置於扇出區中。
  12. 如申請專利範圍第1項所述的電子元件封裝，其中所述囊封劑在覆蓋所述框架的上部及所述電子元件的上部的同時填充所述框架的所述空腔中的空間。
  13. 如申請專利範圍第12項所述的電子元件封裝，其中所述囊封劑包圍所述框架的外側表面，且所述框架未暴露於外部。
  14. 一種製造電子元件封裝的方法，所述方法包括：製備具有空腔的框架；在所述框架的所述空腔的內壁上形成第一金屬層；在所述框架的下表面上形成第二金屬層；將電子元件安置於所述框架的所述空腔中；形成囊封所述電子元件的至少一部分的囊封劑，其中所述囊封劑的下表面和所述電子元件與所述第二金屬層兩者的下表面實 質上為共平面；以及在所述框架及所述電子元件之下形成重分佈層。
  15. 如申請專利範圍第14項所述的方法，更包括：在所述框架的上表面上形成第三金屬層，其中所述第一至第三金屬層是同時形成。
TW105114369A 2015-05-11 2016-05-10 電子元件封裝及其製造方法 TWI655723B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
??10-2015-0065507 2015-05-11
KR20150065507 2015-05-11
KR1020150131398A KR101973425B1 (ko) 2015-05-11 2015-09-17 전자부품 패키지 및 그 제조방법
??10-2015-0131398 2015-09-17

Publications (2)

Publication Number Publication Date
TW201715664A TW201715664A (zh) 2017-05-01
TWI655723B true TWI655723B (zh) 2019-04-01

Family

ID=57537891

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105114369A TWI655723B (zh) 2015-05-11 2016-05-10 電子元件封裝及其製造方法

Country Status (2)

Country Link
KR (1) KR101973425B1 (zh)
TW (1) TWI655723B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI724457B (zh) * 2019-05-20 2021-04-11 大陸商鵬鼎控股（深圳）股份有限公司 高頻電路板及其製作方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102374074B1 (ko) * 2017-05-26 2022-03-16 한국전자기술연구원 고주파 응용 반도체 패키지 및 패키지 제조방법
US10186492B1 (en) * 2017-07-18 2019-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
TWI803315B (zh) * 2017-08-01 2023-05-21 日商旭化成股份有限公司 半導體裝置及其製造方法
KR20190036264A (ko) 2017-09-27 2019-04-04 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
KR102019349B1 (ko) 2017-10-19 2019-09-09 삼성전자주식회사 반도체 패키지
KR102008344B1 (ko) 2018-01-02 2019-08-07 삼성전자주식회사 반도체 패키지
KR102029099B1 (ko) * 2018-02-05 2019-10-07 삼성전자주식회사 반도체 패키지
KR102026132B1 (ko) * 2018-03-05 2019-09-27 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
KR102063469B1 (ko) 2018-05-04 2020-01-09 삼성전자주식회사 팬-아웃 반도체 패키지
KR102061564B1 (ko) 2018-05-04 2020-01-02 삼성전자주식회사 팬-아웃 반도체 패키지
US11488906B2 (en) * 2019-01-24 2022-11-01 Samsung Electro-Mechanics Co., Ltd. Bridge embedded interposer, and package substrate and semiconductor package comprising the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070396A1 (en) * 2012-09-12 2014-03-13 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method
US8736033B1 (en) * 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126210B2 (en) * 2003-04-02 2006-10-24 Stmicroelectronics, Inc. System and method for venting pressure from an integrated circuit package sealed with a lid
KR101207273B1 (ko) * 2010-09-03 2012-12-03 에스케이하이닉스 주식회사 임베디드 패키지 및 그 형성방법
KR101261482B1 (ko) * 2011-08-03 2013-05-10 하나 마이크론(주) 반도체 적층 패키지 및 이를 제조하는 제조 방법
KR101478508B1 (ko) * 2012-08-09 2015-01-02 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070396A1 (en) * 2012-09-12 2014-03-13 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method
US8736033B1 (en) * 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI724457B (zh) * 2019-05-20 2021-04-11 大陸商鵬鼎控股（深圳）股份有限公司 高頻電路板及其製作方法

Also Published As

Publication number Publication date
KR20160132749A (ko) 2016-11-21
TW201715664A (zh) 2017-05-01
KR101973425B1 (ko) 2019-09-02

Similar Documents

Publication Publication Date Title
US10170386B2 (en) Electronic component package and method of manufacturing the same
TWI655723B (zh) 電子元件封裝及其製造方法
US10770418B2 (en) Fan-out semiconductor package
US11121066B2 (en) Fan-out semiconductor package
US10262949B2 (en) Fan-out semiconductor package and method of manufacturing the same
TWI768181B (zh) 扇出型半導體封裝
TWI682692B (zh) 扇出半導體封裝及其製造方法
US10818621B2 (en) Fan-out semiconductor package
TWI690037B (zh) 電子元件封裝
TWI655726B (zh) 扇出型半導體封裝
US9859222B1 (en) Fan-out semiconductor package
TWI636546B (zh) 電子元件封裝
TW201709439A (zh) 電子構件封裝以及包括其的堆疊封裝結構
TW202010076A (zh) 扇出型半導體封裝
TWI669790B (zh) 扇出型半導體封裝
TW201911506A (zh) 扇出型半導體封裝
TWI682505B (zh) 扇出型半導體封裝
TWI695460B (zh) 扇出型半導體封裝
CN111180411A (zh) 半导体封装件