KR102070085B1 - 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판 - Google Patents

반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판 Download PDF

Info

Publication number
KR102070085B1
KR102070085B1 KR1020170064035A KR20170064035A KR102070085B1 KR 102070085 B1 KR102070085 B1 KR 102070085B1 KR 1020170064035 A KR1020170064035 A KR 1020170064035A KR 20170064035 A KR20170064035 A KR 20170064035A KR 102070085 B1 KR102070085 B1 KR 102070085B1
Authority
KR
South Korea
Prior art keywords
connection member
semiconductor package
package substrate
passivation layer
semiconductor chip
Prior art date
Application number
KR1020170064035A
Other languages
English (en)
Other versions
KR20180128660A (ko
Inventor
김동헌
이수흥
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170064035A priority Critical patent/KR102070085B1/ko
Publication of KR20180128660A publication Critical patent/KR20180128660A/ko
Application granted granted Critical
Publication of KR102070085B1 publication Critical patent/KR102070085B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며, 상기 유닛 패키지 각각의 상기 봉합재, 상기 제1연결부재, 및 상기 패시베이션층이 각각 연결된 반도체 패키지 기판을 준비하는 단계; 및 상기 반도체 패키지 기판의 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재 사이를 가공하는 단계; 를 포함하는, 반도체 패키지 기판의 휨 감소 방법 및 이를 이용하여 휨이 감소된 반도체 패키지 기판에 관한 것이다.

Description

반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판{METHOD OF REDUCING WARPAGE OF SEMICODUCTOR PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE SUBSTRATE WITH REDUCED WARPAGE}
본 개시는 반도체 패키지 기판의 휨 감소 방법, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지가 복수개 배열된 반도체 패키지 기판의 휨 감소 방법 및 이에 의하여 휨이 감소된 반도체 패키지 기판에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 웨이퍼 레벨 패키지(Wafer Level Package: WLP)이다. 웨이퍼 레벨 패키지에는 팬-인 웨이퍼 레벨 패키지와 팬-아웃 웨이퍼 레벨 패키지가 있으며, 소형의 크기를 가지면서 다수의 핀을 구현하기에 유용한 팬-아웃 반도체 패키지가 활발히 개발되고 있다.
한편, 반도체 패키지는 일반적으로 캐리어 기판 상에 패키지 기판을 제조한 후 소잉 공정을 통하여 복수의 단위 패키지로 절단하여 제조하고 있으나, 캐리어 기판 상에서 패키지 기판을 분리하는 경우 휨이 크게 발생하는 문제가 있다.
본 개시의 여러 목적 중 하나는 반도체 패키지 기판의 휨을 감소시킬 수 있는 방법 및 이에 의하여 휨이 감소된 반도체 패키지 기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지 기판에 배열된 유닛 패키지 각각의 패시베이션층 및 연결부재 사이를 가공하는 것이다.
예를 들면, 본 개시를 통하여 제안하는 일례에 따른 반도체 패키지 기판의 휨 감소 방법은, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며, 상기 유닛 패키지 각각의 상기 봉합재, 상기 제1연결부재, 및 상기 패시베이션층이 각각 연결된 반도체 패키지 기판을 준비하는 단계; 및 상기 반도체 패키지 기판의 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재 사이를 가공하는 단계; 를 포함하는 것일 수 있다.
또한, 본 개시를 통하여 제안하는 휨이 감소된 일례에 따른 반도체 패키지 기판은 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며, 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재가 분절된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 반도체 패키지 기판의 휨을 감소시킬 수 있는 방법 및 이에 의하여 휨이 감소된 반도체 패키지 기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 복수의 유닛 패키지가 배열된 반도체 패키지 기판의 일례를 계략적으로 나타낸 평면도다.
도 10은 도 9의 반도체 패키지 기판의 개략적인 Ⅰ-Ⅰ' 절단 단면도다.
도 11은 도 9의 반도체 패키지 기판에 배열된 유닛 패키지 각각의 패시베이션층 및 연결부재 사이를 가공하는 것을 개략적으로 나타낸 평면도다.
도 12는 도 11의 패키지 기판의 개략적인 Ⅱ-Ⅱ' 절단 단면도다.
도 13은 도 11의 가공에 의하여 휨이 감소되는 것을 개략적으로 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 마더보드(1010)를 수용한다. 마더보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 마더보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1121, 122, 123) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1121, 122, 123) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100-1)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2121, 122, 123)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2121, 122, 123)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2121, 122, 123)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2121, 122, 123)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2121, 122, 123) 상에 반도체칩(2121, 122, 123)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
반도체 패키지 기판
도 9는 복수의 유닛 패키지가 배열된 반도체 패키지 기판의 일례를 계략적으로 나타낸 평면도다.
도 10은 도 9의 반도체 패키지 기판의 개략적인 Ⅰ-Ⅰ' 절단 단면도다.
도면을 참조하면, 반도체 패키지 기판(100)에는, 관통홀(110H)을 가지며 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(112)을 포함하는 제1연결부재(110), 관통홀(110H)에 배치되며 접속패드(120P)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 적어도 일부를 봉합하는 봉합재(130), 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치되며 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(142)을 포함하는 제2연결부재(140), 제2연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부에 형성되어 제2연결부재(140)의 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 패시베이션층(150) 상에 배치되며 언더범프금속층(160)을 통하여 제2연결부재(140)의 재배선층(142)과 전기적으로 연결된 접속단자(170), 를 각각 포함하는 복수의 유닛 패키지(100-1)가 배열되어 있다. 각각의 유닛 패키지(100-1)의 제1연결부재(110)는 서로 연결되어 있다. 또한, 각각의 유닛 패키지(100-1)의 봉합재(130)도 서로 연결되어 있다. 가공 전에는, 각각의 유닛 패키지(100-1)의 제2연결부재(140) 역시 서로 연결되어 있다. 또한, 각각의 유닛 패키지(100-1)의 패시베이션층(150) 역시 서로 연결되어 있다.
제1연결부재(110)는 재배선층(112)을 포함하는바 제2연결부재(140)의 설계 자유도를 향상시킬 수 있다. 필요에 따라서는, 이를 구성하는 절연층(111)의 구체적인 재료에 따라 반도체 패키지 기판(100)의 강성을 보다 개선시킬 수 있다. 또한, 제1연결부재(110)는 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수도 있다. 또한, 제1연결부재(110)에 의하여 각각의 유닛 패키지(100-1)가 패키지 온 패키지 장치에도 활용될 수 있다. 제1연결부재(110)는 관통홀(110H)을 가지며, 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 따라서, 반도체칩(120)이 안정적으로 배치될 수 있다. 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있으나, 이는 일례에 불과하다. 경우에 따라서는 제1연결부재(110)는 생략될 수 있다.
제1연결부재(110)는 절연층(111), 절연층(111) 내에 또는 상에 배치된 재배선층(112) 및 절연층(111)을 관통하며 서로 다른 층에 형성된 재배선층(112)을 전기적으로 연결하는 비아(113)를 포함한다. 재배선층(112)의 일부는 제2연결부재(140)와 접하며 절연층(111)의 일측에 매립될 수 있고, 다른 일부는 절연층(111)의 중심측에 매립될 수 있으며, 또 다른 일부는 절연층(111) 타측 상에 배치될 수 있다. 제1연결부재(110)의 재배선층(112)은 제2연결부재(140)의 재배선층(142) 보다 두께가 두꺼울 수 있다. 즉, 반도체칩(120) 정도의 두께를 가질 수 있는 제1연결부재(110)의 재배선층(112)은 보다 큰 스케일의 공정으로 형성할 수 있으며, 박형화가 요구되는 제2연결부재(140)의 재배선층(142)은 보다 작은 스케일의 공정으로 형성할 수 있다. 필요에 따라서는, 제1연결부재(110)는 절연층(111)을 포함하되 재배선층(112) 및 비아(113)가 생략될 수 있다. 이 경우, 제1연결부재(110)는 순수하게 지지부재로 활용될 수 있다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
재배선층(112)은 반도체칩(120)의 접속패드(120P)를 재배선할 수 있다. 재배선층(112)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 접속단자 패드 등을 포함할 수 있다.
비아(113)는 서로 다른 층에 형성된 재배선층(112)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 다만, 도면에서와 같이 제2연결부재(140)의 비아(143)와 반대 방향의 테이퍼 형상을 가지는 경우 공정상 형성이 보다 용이할 수 있다.
반도체칩(120)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는 메모리 칩, 어플리케이션 프로세서 칩, 로직 칩 등일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 반도체칩(120)은 각각 접속패드(120P)를 가진다. 접속패드(120P)가 배치된 면이 활성면, 그 반대면은 비활성면이라 한다. 접속패드(120P)는 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 바디 상에는 접속패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수도 있으며, 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 필요에 따라서는, 반도체칩(120)의 활성면 상에 1차적으로 접속패드(120P)를 재배선하기 위한 재배선층(미도시)이 형성될 수 있다.
봉합재(130)는 제1연결부재(110), 반도체칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1연결부재(110), 반도체칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)는 필요에 따라서 복수의 봉합재로 구성될 수도 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 바람직하게는, 절연수지 및 무기필러를 포함하는 ABF(Ajinomoto Build-up Film)를 사용할 수 있다.
제2연결부재(140)는 반도체칩(120)의 접속패드(120P)를 재배선할 수 있다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(120P)가 재배선 될 수 있으며, 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141), 절연층(141) 상에 또는 내에 배치된 재배선층(142), 절연층(141)을 관통하며 서로 다른 층에 형성된 재배선층(142) 및/또는 접속패드(120P)를 전기적으로 연결하는 비아(143)를 포함한다. 제2연결부재(140)의 절연층(141), 재배선층(142), 비아(143)의 층수는 특별히 한정되지 않으며, 설계에 따라 달라질 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID(Photo Imagable　Dielectric) 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 수지 자체의 모듈러스가 강하여 통상 강성의 성질을 가지며, 따라서 소잉 공정을 진행하여도 레진 버의 문제가 거의 발생하지 않는다.
재배선층(142)은 실질적으로 접속패드(120P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 제2연결부재(140) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다. 다만, 지지부재(140)의 재배선층(142)과 반대 방향의 테이퍼 형상을 가지는 것이 공정상 유리할 수 있다.
패시베이션층(150)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다. 바람직하게는, 봉합재(130)와 마찬가지로 절연수지 및 무기필러를 포함하는 ABF(Ajinomoto Build-up Film)를 사용할 수 있다.
언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시켜주며, 그 결과 유닛 패키지(100-1)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 제2연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 한편, 경우에 따라서는 언더범프금속층(160)은 생략될 수도 있다.
접속단자(170)는 각각의 유닛 패키지(100-1)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 각각의 유닛 패키지(100-1)는 소잉 후 접속단자(170)를 통하여 전자기기의 메인보드에 실장 될 수 있다. 또는, 각각의 유닛 패키지(100-1)는 접속단자(170)를 통하여 다른 반도체 패키지 상에 실장 될 수 있으며, 이 경우 패키지-온-패키지 장치가 제조될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 접속패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(170)가 솔더볼인 경우, 접속단자(170)는 언더범프금속층(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다. 접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 각각의 관통홀(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 각각의 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다.
반도체 패키지 기판(100)은 캐리어 기판(250) 상에 배치되어 제조될 수 있으며, 필요한 시점에서 캐리어 기판(250)으로부터 분리될 수 있다. 예를 들면, 반도체 패키지 기판(100)은 제1연결부재(110)를 제조한 후 이를 테이프에 부착하고, 제1연결부재(110)의 각각의 관통홀(110H)로 노출되는 테이프에 각각의 반도체칩(120)을 부착한 후, 봉합재(130)로 봉합하고, 테이프로부터 박리한 후, 캐리어 기판(250)에 미완성 상태로 부착하고, 다음으로 제2연결부재(140), 패시베이션층(150), 언더범프금속층(160), 및 접속단자(170)를 형성하여 제조할 수 있다. 또한, 후술하는 가공공정 역시 캐리어 기판(250)에 부착된 상태로 수행될 수 있다. 다만, 반드시 이에 한정되는 것은 아니다.
도 11은 도 9의 반도체 패키지 기판에 배열된 유닛 패키지 각각의 패시베이션층 및 연결부재 사이를 가공하는 것을 개략적으로 나타낸 평면도다.
도 12는 도 11의 패키지 기판의 개략적인 Ⅱ-Ⅱ' 절단 단면도다.
도면을 참조하면, 반도체 패키지 기판(100)의 휨을 감소시키기 위하여, 반도체 패키지 기판(100)의 유닛 패키지(100-1) 각각의 패시베이션층(150) 및 제2연결부재(140) 사이를 가공한다. 가공은, 예를 들면, 현상, 레이저, 블레이드, 및/또는 라우터 등의 가궁부(200)를 이용하여 수행될 수 있다. 가공에 의하여 유닛 패키지(100-1) 각각의 패시베이션층(150) 및 제2연결부재(140)가 각각 분절된다. 즉, 가공에 의하여 유닛 패키지(100-1) 사이에 패시베이션층(150) 및 제2연결부재(140)를 관통하는 홈부가 형성된다. 이 경우 유닛 패키지(100-1) 사이의 밀집된 응력이 해제되어, 휨이 풀어질 수 있다. 즉, 반도체 패키지 기판(100)의 휨을 효과적으로 감소시킬 수 있다. 가공에 의하여 제1연결부재(110)의 적어도 일부는 노출될 수 있다. 제1연결부재(110)가 지지부재로 이용되는 경우도 마찬가지다. 한편, 이러한 가공은 캐리어 기판(250) 상에 부착된 상태로 수행될 수 있으며, 가공 후에는 캐리어 기판(250) 상에서 반도체 패키지 기판(100)을 분리할 수 있다. 경우에 따라서는 캐리어 기판(250) 상에서 분리한 후에 가공이 수행될 수도 있다.
한편, 도면에서는 가공 후 형성된 홈의 평면 형태가 연속적으로 형성된 트렌치 형태인 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니다. 즉, 불연속적으로 다수개가 형성된 트렌치 형태일 수도 있음은 물론이다. 즉, 패시베이션층(150) 및 제2연결부재(140)를 가공하여 유닛 패키지(100-1) 사이의 밀집된 응력이 해제할 수 있다면, 홈의 형태는 특별히 제한되지 않는다.
도 13은 도 11의 가공에 의하여 휨이 감소되는 것을 개략적으로 나타낸다.
도면을 참조하면, 상술한 가공 단계를 거치지 않은 경우에는, 캐리어 기판(250)에서 분리하는 경우 휨이 심하게 발생하는 것을 알 수 있다. 반면, 상술한 가공 단계를 거치는 경우, 캐리어 기판(250)에서 분리하여도 집중된 응력이 해제되어 휨이 거의 발생하지 않는 것을 알 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지나 패키지 온 패키지 장치의 접속단자가 배치된 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다. 즉, 명세서 내에서 제1 구성요소로 명명되었다 하여, 반드시 청구범위에 제1 구성요소로 명명되는 것은 아니며, 권리범위 역시 이에 한정되는 것은 아니다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1121, 122, 123: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2121, 122, 123: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100-1: 반도체 패키지, 유닛 패키지
100: 반도체 패키지 기판
110: 연결부재 111: 절연층
112: 재배선층 113: 비아
120: 반도체칩 120P: 접속패드
130: 봉합재 140: 연결부재
141: 절연층 142: 재배선층
143: 비아 150: 패시베이션층
160: 언더범프금속층 170: 접속단자
200: 가공부 201: 홈

Claims (10)

  1. 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며, 상기 유닛 패키지 각각의 상기 봉합재, 상기 제1연결부재, 및 상기 패시베이션층이 각각 연결된 반도체 패키지 기판을 준비하는 단계; 및
    상기 반도체 패키지 기판의 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재 사이를 가공하는 단계; 를 포함하며,
    상기 가공하는 단계는 상기 제1연결부재의 상기 재배선층이 포함되지 않은 영역을 가공하며, 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재가 각각 분절되어, 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재 사이를 통해서 서로 연결된 상기 유닛 패키지 각각의 상기 봉합재의 적어도 일부가 노출되도록 수행되는,
    반도체 패키지 기판의 휨 감소 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 가공하는 단계에 의하여 상기 유닛 패키지 사이에 상기 패시베이션층 및 상기 제1연결부재를 관통하는 홈부가 형성되는,
    반도체 패키지 기판의 휨 감소 방법.
  4. 관통홀을 가지는 제2연결부재, 상기 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며, 상기 유닛 패키지 각각의 상기 봉합재, 상기 제2연결부재, 상기 제1연결부재, 및 상기 패시베이션층이 각각 연결된 반도체 패키지 기판을 준비하는 단계; 및
    상기 반도체 패키지 기판의 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재 사이를 가공하는 단계; 를 포함하며,
    상기 가공하는 단계는 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재가 각각 분절되어, 상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재 사이를 통해서 서로 연결된 상기 유닛 패키지 각각의 상기 제2연결부재의 적어도 일부가 노출되도록 수행되는,
    반도체 패키지 기판의 휨 감소 방법.
  5. 제 4 항에 있어서,
    상기 제2연결부재는 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는,
    반도체 패키지 기판의 휨 감소 방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 가공하는 단계는 현상, 레이저, 블레이드, 또는 라우터를 이용하는,
    반도체 패키지 기판의 휨 감소 방법.
  9. 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며,
    상기 유닛 패키지 사이에 상기 패시베이션층 및 상기 제1연결부재를 관통하는 홈부가 형성되되, 상기 홈부는 상기 제1연결부재의 상기 재배선층이 포함되지 않은 영역에 형성되며,
    상기 유닛 패키지 각각의 상기 패시베이션층 및 상기 제1연결부재는 상기 홈부에 의해서 분절되며,
    상기 유닛 패키지 각각의 상기 봉합재는 서로 연결되며, 서로 연결된 상기 봉합재의 적어도 일부는 상기 홈부를 통해서 노출되는,
    반도체 패키지 기판.
  10. 삭제
KR1020170064035A 2017-05-24 2017-05-24 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판 KR102070085B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170064035A KR102070085B1 (ko) 2017-05-24 2017-05-24 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170064035A KR102070085B1 (ko) 2017-05-24 2017-05-24 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판

Publications (2)

Publication Number Publication Date
KR20180128660A KR20180128660A (ko) 2018-12-04
KR102070085B1 true KR102070085B1 (ko) 2020-01-29

Family

ID=64669241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170064035A KR102070085B1 (ko) 2017-05-24 2017-05-24 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판

Country Status (1)

Country Link
KR (1) KR102070085B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102538704B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 플렉시블 브리지 다이를 포함한 스택 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378476B2 (en) * 2010-03-25 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with stacking option and method of manufacture thereof
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units

Also Published As

Publication number Publication date
KR20180128660A (ko) 2018-12-04

Similar Documents

Publication Publication Date Title
US10643919B2 (en) Fan-out semiconductor package
KR101939046B1 (ko) 팬-아웃 반도체 패키지
KR102041661B1 (ko) 팬-아웃 반도체 패키지
KR102029100B1 (ko) 팬-아웃 반도체 패키지
KR101901713B1 (ko) 팬-아웃 반도체 패키지
KR102499038B1 (ko) 안테나 모듈
KR101942742B1 (ko) 팬-아웃 반도체 패키지
KR101982049B1 (ko) 팬-아웃 반도체 패키지
KR101942747B1 (ko) 팬-아웃 반도체 패키지
KR102081086B1 (ko) 팬-아웃 반도체 패키지 모듈
TW201904002A (zh) 扇出型半導體裝置
KR102055593B1 (ko) 팬-아웃 반도체 패키지
KR102586890B1 (ko) 반도체 패키지
KR102066904B1 (ko) 안테나 모듈
KR101942745B1 (ko) 팬-아웃 반도체 패키지
KR20200023808A (ko) 팬-아웃 반도체 패키지
KR101973431B1 (ko) 팬-아웃 반도체 패키지
KR102380821B1 (ko) 팬-아웃 반도체 패키지
KR101963278B1 (ko) 팬-아웃 반도체 패키지 및 그 제조방법
US11158581B2 (en) Semiconductor package having semiconductor chip between first and second redistribution layers
KR20200008886A (ko) 안테나 모듈
KR20190107986A (ko) 팬-아웃 부품 패키지
TW201813031A (zh) 扇出型半導體封裝
KR20180029398A (ko) 팬-아웃 반도체 패키지
KR20190075647A (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant