KR102028715B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 형성되며 재배선 비아를 갖는 재배선층을 포함하는 연결 부재;와, 상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 접속된 접속 패드를 갖는 반도체 칩;와, 상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;와, 상기 연결 부재의 제2 면에 배치된 패시베이션층;과, 상기 패시베이션층에 배치되며 상기 연결 부재의 두께 방향으로 상기 재배선 비아와 중첩된 UBM(Under Bump Metallurgy) 패드;와, 상기 패시베이션층을 관통하여 상기 재배선층과 UBM 패드를 연결하며 상기 연결 부재의 두께 방향으로 상기 재배선 비아와 중첩되지 않으며, 비원형인 단면을 갖는 UBM 비아를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있으나, 제조공정 또는 사용 환경에서의 열싸이클 또는 충격 신뢰성(Reliability) 등이 매우 중요하다. 이러한 신뢰성 문제로는 반도체 칩과 재배선층 (Redistribution Layer, RDL)을 연결하기 위한 재배선 비아의 계면 박리 (delamination) 또는 크랙(crack)와, 솔더볼과 같은 전기연결 구조체의 크랙이 대표적이다.
전기연결 구조체의 크랙 문제를 개선하기 위해서, 전기연결 구조체와 재배선층 사이에 UBM(Under Bump Metallurgy) 구조를 널리 적용하고 있으나, 재배선층의 재배선 비아와 UBM 구조를 갖는 반도체 패키지(특히, 패널 레벨 반도체 패키지)에서, 재배선층의 재배선 비아에 인가되는 응력은 여전히 신뢰성 문제의 큰 요인이 되고 있다.
본 개시의 여러 목적들 중 하나는 재배선층의 재배선 비아에 인가되는 응력을 저감시키기 위한 새로운 UBM 구조를 반도체 패키지를 제공하는데 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 재배선층의 재배선 비아에 관련된 UBM 패드와 UBM 비아의 구조와 배열을 조정함으로써 재배선층에 인가되는 응력을 감소시켜 열충격에 대한 신뢰성을 확보할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 형성되며 재배선 비아를 갖는 재배선층을 포함하는 연결 부재;와, 상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 접속된 접속 패드를 갖는 반도체 칩;와, 상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;와, 상기 연결 부재의 제2 면에 배치된 패시베이션층;과, 상기 패시베이션층에 배치되며 상기 연결 부재의 두께 방향으로 상기 재배선 비아와 중첩된 UBM(Under Bump Metallurgy) 패드;와, 상기 패시베이션층을 관통하여 상기 재배선층과 UBM 패드를 연결하며 상기 연결 부재의 두께 방향으로 상기 재배선 비아와 중첩되지 않으며, 비원형인 단면을 갖는 UBM 비아를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 배치되며 서로 다른 레벨에 배치되며 복수의 재배선층을 포함하는 연결 부재 - 상기 복수의 재배선층 각각은 재배선 비아를 가지며, 상기 복수의 재배선층은, 적어도 상기 제1 면에 인접한 제1 재배선층과 상기 제2 면에 인접한 제2 재배선층을 포함함 - ;와, 상기 연결 부재의 제1 면에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;과, 상기 연결 부재의 제1 면 상에 배치되며, 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 부재;와, 상기 연결 부재의 제1 면에 배치되며 상기 지지 부재와 상기 반도체 칩을 봉합하는 봉합재;와, 상기 연결 부재의 제2 면에 배치된 패시베이션층;과, 상기 패시베이션층에 배치된 UBM 패드;와, 상기 패시베이션층을 관통하여 상기 UBM 패드와 상기 제2 재배선층를 연결하는 비원형인 단면을 갖는 UBM 비아를 포함하며, 상기 제2 재배선층의 재배선 비아는 상기 연결 부재의 두께 방향으로 상기 UBM 패드와 중첩되면서 상기 UBM 비아와 중첩되지 않도록 배치되는 반도체 패키지를 제공한다.
본 개시의 여러 효과 중 하나는 재배선층의 재배선 비아에 관련된 UBM 패드와 UBM 비아의 구조와 배열을 조정함으로써 재배선층에 인가되는 응력을 감소시킬 수 있으며, 그 결과 반도체 패키지의 열충격에 대한 신뢰성을 개선할 수 있다는 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10은 도 9에 도시된 반도체 패키지를 Ⅰ-Ⅰ'를 절개하여 본 평면도이다.
도 11은 도 9에 도시된 반도체 패키지의 일부 영역(A 부분)을 나타내는 확대도이다.
도 12은 도 9에 도시된 반도체 패키지의 UBM 패드 및 비아들의 배열을 나타내는 평면도이다.
도 13은 UBM 비아와 재배선 비아의 간격에 따른 재배선 비아에 인가되는 응력을 나타내는 그래프이다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지의 재배선 및 UBM 구조를 나타내는 단면도이다.
도 15는 도 14에 도시된 반도체 패키지의 UBM 패드 및 비아들의 배열을 나타내는 평면도이다.
도 16는 본 개시의 실시예에 따른 반도체 패키지의 UBM 비아의 다양한 예를 나타내는 평면도이다.
도 17은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5를 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결부재(2140)가 형성될 수 있다. 이 경우에, 연결부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예를 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이며, 도 10은 도 9에 도시된 반도체 패키지를 Ⅰ-Ⅰ'를 절개하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 캐비티(110H)을 갖는 지지 부재(110)와, 상기 지지 부재(110)가 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며 재배선층(redistribution layer, RDL)(145)을 갖는 연결 부재(140)와, 지지 부재(110)의 캐비티(110H)에 배치되며 재배선층(145)에 연결된 접속 패드(120P)을 갖는 반도체 칩(120)과, 지지 부재(110) 및 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
상기 연결 부재(140)는 절연 부재(141)와 절연 부재(141)에 형성된 재배선층(145)을 포함하며, 상기 재배선층(145)은 절연 부재(141) 상에 배치된 배선 패턴(142)과, 상기 배선 패턴(142)과 접속 패드(143)을 연결하는 재배선 비아(143)를 포함한다. 본 실시예에 채용된 재배선층(145)은 단일층 구조이며, 재배선층(145)의 재배선 비아(143)는 반도체 칩(120)의 접속 패드(120P)(또는 다른 실시예에 따라 지지 부재의 배선 구조)와 직접 연결될 수 있다. 재배선층(145) 또는 배선패턴(142)이 직접 UBM 비아(163)에 연결될 수 있다.
상기 연결 부재(140)의 제2 면에는 전기연결 구조체(170)가 배치된다. 상기 전기연결 구조체(170)와 상기 재배선층(145)을 연결하는 UBM(Under Bump Metallurgy)층(160)를 포함할 수 있다. UBM층(160)은, 연결 부재(140)의 재배선층(145)에 연결된 UBM 비아(163)와, 상기 UBM 비아(163)에 연결된 UBM 패드(162)를 포함할 수 있다.
도9에 도시된 바와 같이, 반도체 패키지(100)는 전기연결 구조체(170)를 이용하여 메인 보드와 같은 기판(200)의 연결 패드(210)에 실장될 수 있다.
본 실시예와 같이, UBM 층(160)을 도입함으로써 전기연결 구조체(170)와 재배선층(145) 사이의 열충격으로 인한 전기연결 구조체(170)의 크랙 발생을 억제하여 신뢰성을 개선할 수 있다.
하지만, 여전히 재배선 비아(143)은 열충격에 취약할 수 있으며, 특히 패널 레벨 패키지(panel level package)에서 심각한 신뢰성 문제를 야기할 수 있다. 특히, 재배선 비아(143)는 UBM 비아와 직접 연결된 재배선층(145)에 관련되므로, UBM층(160)을 통해 전달되는 열충격에 쉽게 노출될 수 있다. 본 실시예에서는, 재배선 비아(143)에 인가될 수 있는 응력을 최소화할 수 있는 UBM 층(160)과 재배선 비아(143)의 설계안을 제공한다.
도 11은 도 10의 A 영역을 확대하여 UBM 층(160)과 재배선 비아(143)의 배열의 단면을 나타내며, 도 12는 도 11에 도시된 UBM 층(160)과 재배선 비아(143)의 배열의 평면을 나타낸다.
도 11 및 도 12를 참조하면, UBM 패드(162)는 연결 부재(140)의 두께 방향으로 재배선 비아(143)과 중첩되도록 배열된다. 반면에, UBM 패드(162)와 재배선층(145)을 연결하는 UBM 비아(163)는 연결 부재(140)의 두께 방향으로 재배선 비아(143)와 중첩되지 않도록 배열된다. 이러한 구조에서, 전기연결 구조체(170)로부터 전달되는 응력이 UBM 층(160)을 통해 재배선 비아(143)로 전달되는 것을 억제할 수 있다.
구체적으로, 도 12에 도시된 바와 같이, 재배선 비아(143)와 UBM 비아(163)를 모두 UBM 패드(162)와 중첩되는 영역 내에 위치시키면서, 재배선 비아(143)와 UBM 비아(163)를 중첩되지 않도록 배열될 수 있다.
재배선 비아(143)의 직경 및 UBM 패드(162)의 직경은 각각 D1 및 D2라 하고, 상기 재배선 비아(143)의 중심으로부터 상기 UBM 비아(163)의 최단 거리를 d라고 할 때에, 상기 UBM 비아(163)의 제1 폭(W1)은 아래의 식을 만족할 수 있다.
D1 < W1 < (D2/2)+(d-D1/2) -----(식1)
즉, UBM 비아(163)의 제1 폭(W1)은 재배선 비아(143)의 직경(D1)보다 크면서 재배선 비아(143)와 UBM 비아(163)가 서로 중첩되지 않는다.
재배선 비아(143)와 UBM 비아(163)의 간격에 따라, 재배선 비아(143)에 인가되는 응력이 변화될 수 있다. 도 13은 재배선 비아(143)와 UBM 비아(163)의 간격을 달리하는 10개의 샘플에서 재배선 비아(143)에 인가되는 응력의 변화를 나타내는 그래프이다.
도 13을 참조하면, 샘플 1은 UBM 비아(163)의 직경이 재배선 비아(143)의 직경의 5배인 원형상을 가지며, 재배선 비아(143)가 UBM 비아(163)의 원주에 접하도록 완전히 중첩된 예이며, 샘플 2 내지 10은 UBM 비아(163)의 원을 재배선 비아(143)의 반경으로 줄이면서 이격 간격을 점차 크게 하는 예들이다. 구체적으로, 샘플 2 및 3까지 재배선 비아(143)와 UBM 비아(163)는 일부 중첩된다.
이격된 샘플인 샘플 4부터 응력이 감소되며, 샘플 5부터 샘플 1에 비해 80% 미만 수준으로 응력이 감소하기 시작하였다. 샘플 5의 경우에는 재배선 비아(143)의 중심으로부터 상기 UBM 비아(163)의 최단 거리(d)는 재배선 비아(143)의 직경(D1)의 1.5 배에 해당한다.
이와 같이, 충분한 이격을 통해서 응력 전파를 차단하기 위해서, 재배선 비아(143)의 중심으로부터 상기 UBM 비아(163)의 최단 거리(d)는 상기 재배선 비아(143)의 직경(D1)의 1.5 배 이상일 수 있다.
한편, 상기 UBM 비아(163)의 단면적은 상기 재배선 비아(143)의 단면적보다 클 수 있다. 상기 UBM 비아(163)의 단면적은 충분한 컨택 면적을 확보하기 위해서, 상기 UBM 패드(162)의 면적의 30% 이상일 수 있다.
본 실시예에서, 재배선 비아(143)의 단면은 거의 원형상인 반면에, UBM 비아의 단면은 비원형상일 수 있다. 이러한 UBM 비아(163)의 단면 형상은, UBM 패드와 중첩되는 영역 내에서 재배선 비아(143)와 UBM 비아(163)를 충분히 이격시키는 동일한 조건에서 UBM 패드(162)와 UBM 비아(163)의 충분한 컨택 면적을 확보하는데 유리할 수 있다.
이격 간격(d)과 컨택 면적을 동시에 충분히 확보하기 위해서, UBM 비아(163)의 단면은 상기 재배선 비아(143)의 중심을 지나는 UBM 패드(162) 직경 방향으로 정의되는 제1 방향으로의 제1 폭(W1)과, 상기 제1 방향과 수직인 제2 방향으로 제2 폭(W2)을 가질 때에, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 크도록 UBM 패드(162)의 형상을 선택할 수 있다. 이러한 다양한 형상에 대해서는 도 16를 참조하여 후술하기로 한다.
이와 같이, 재배선 비아(143)에 가해지는 응력을 최소화함으로써 재배선 비아(143)의 크랙이나 계면 박리와 같은 불량을 효과적으로 방지할 수 있다. 또한, UBM 패드(162)와 UBM 비아(163)의 안정적인 컨택을 보장할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 상세히 설명한다.
지지 부재(110)는 반도체 패키지(100A)의 강성을 향상시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 지지 부재(110)에 배선 패턴(142)과 재배선 비아(143)와 같은 재배선층(145)를 도입할 수 있으며 이 경우에는, 반도체 패키지(100)가 POP(Package on Package) 타입의 팬-아웃 패키지로 활용될 수도 있다(도 17 참조). 캐비티(110H) 내에서 반도체 칩(120)이 지지 부재(110)의 측벽은 소정거리로 이격되어 배치된다. 반도체 칩(120)의 측면 주위는 지지 부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 일부 실시예에서는 지지 부재(110)를 생략할 수 있다.
지지 부재(110)는 절연층을 포함할 수 있다. 절연층의 재료로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기 필러와 함께 유리 섬유(Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리 섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 지지 부재(110)를 반도체 패키지(100)의 워피지(warpage) 제어를 위한 지지체로도 활용할 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성될 수 있다. 접속 패드(12OP)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막을 통하여 접속패드(120P) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 봉합재(130)가 접속패드(120P) 하면으로 블리딩되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체 칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 반도체 칩(120)의 활성면(접속 패드(120P)가 형성된 면) 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속 패드(120P)와 연결된 형태를 가질 수도 있다.
봉합재(130)는 지지 부재(110) 및 반도체 칩(120) 등의 전자 부품을 보호하기 위한 구조로서 제공된다. 봉합형태는 특별히 제한되지 않으며, 지지 부재(110), 반도체 칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 지지 부재(110)의 상면과 반도체 칩(120)을 덮을 수 있으며, 캐비티(110H)의 측벽과 반도체 칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체 칩(120)과 연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)가 캐비티(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
예를 들어, 봉합재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리 섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
연결 부재(140)는 앞서 설명한 바와 같이, 반도체 칩(120)의 접속 패드(120P)를 재배선할 수 있다. 연결 부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속 패드(120P)가 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다.
연결 부재(140)는 지지 부재(110) 및 반도체 칩(120)의 일 측에 배치되며, 본 실시예에 따른 단일한 재배선층으로 예시되어 있으나, 다른 복수의 재배선층 구조로 구현될 수 있다. 이 경우에 본 실시예에 따른 재배선 비아와 UBM 층의 배열은 도 14를 참조하여 후술하기로 한다.
연결 부재(140)에 사용되는 절연 부재(141)는 단일한 절연층으로 예시되어 있으며, 상술된 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연 부재(141)는 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 예를 들어, 무기 필러는 절연재료 대비 10 wt% 이하로 함유될 수 있다.
재배선층(143)은 절연 부재 상에 배치된 배선패턴(142)를 포함하며, 재배선 비아(143)와 함께 접속패드(120P)를 재배선하는 역할을 수행할 수 있다. 배선패턴(142) 및 비아는 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 예를 들어, 배선 패턴(142)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 예를 들어, 배선패턴(142)의 두께는 대략 0.5㎛ 내지 15㎛ 정도일 수 있다.
언더범프 금속(UBM)층(160)은 전기연결 구조체(170)의 접속 신뢰성을 향상시켜 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프 금속층(160)은 패시베이션층(150)의 개구를 통하여 노출된 연결 부재(140)의 재배선층(145)과 연결된다. 언더범프 금속층(160)은 개구에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결 구조체(170)는 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 저융점 금속으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 예를 들어, 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 금속 볼을 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은과 같은 저융점 금속이나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속 패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결 구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 캐비티(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 일부 실시예에서, 캐비티(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체 칩(120)을 배치할 수도 있다. 일부 실시예에서, 캐비티(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 일부 실시예에서, 패시베이션층(150) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지의 재배선 및 UBM 구조를 나타내는 단면도이며, 도 15는 도 14에 도시된 반도체 패키지의 UBM 패드 및 비아들의 배열을 나타내는 평면도이다.
도 14에 도시된 반도체 패키지에 채용된 연결 부재(140)는, 복수의 층의 재배선층(142,143)을 갖는다. 즉, 연결 부재(140)는, 제1 배선패턴(142a)과 제1 재배선 비아(143a)를 갖는 제1 배선층과, 제2 배선패턴(142b)과 제2 재배선 비아(143b)를 갖는 제2 배선층과 제3 배선패턴(142c)과 제3 재배선 비아(143c)를 갖는 제3 배선층을 포함한다.
구체적으로, 상기 연결부재(140)는, 지지 부재 및 반도체 칩(120)에 배치된 제1 절연층(141a)과, 상기 제1 절연층(141a) 상에 배치된 제1 배선패턴(142a)과, 상기 제1 절연층(141a) 및 반도체 칩(120)의 접속 패드(120P)를 연결하는 제1 재배선 비아(143a)와, 상기 제1 절연층(141a) 상에 배치되어 제1 배선패턴(142a)을 덮는 제2 절연층(141b)과, 상기 제2 절연층(141b) 상에 배치된 제2 배선패턴(142b)과, 상기 제2 절연층(141b)을 관통하며 제1 및 제2 배선패턴(142a, 142b)을 연결하는 제2 재배선 비아(143b)와, 상기 제2 절연층(141b) 상에 배치되어 제2 배선패턴(142b)을 덮는 제3 절연층(141c)과, 상기 제3 절연층(141c) 상에 배치된 제3 배선패턴(142c)과, 상기 제3 절연층(141c)을 관통하며 제2 및 제3 배선패턴(142b,142c)을 전기적으로 연결하는 제3 재배선 비아(143c)를 포함한다.
본 실시예에서, 제1 재배선 비아(143a)는 반도체 칩(120)의 접속 패드(120P)에 직접 연결되며, 제3 배선 비아(143c)는 UBM 비아(163')에 연결된 제3 배선 패턴(142c)에 연결된다. 제3 배선 비아(143c)는 도 9 및 도 11에 도시된 재배선 비아와 같이 열충격에 심하게 노출되는 재배선 비아로 이해될 수 있다. 또한, 제3 배선패턴(142c)은 UBM 비아(163)에 직접 연결되는 배선패턴으로서 UBM 패드(162)와 대응되는 영역에 형성되는 재배선 패드로 제공될 수 있다.
도 14 및 도 15를 참조하면, 제2 재배선 비아(143b)는 제1 재배선 비아(143a)와 제3 재배선 비아(143c)와 중첩되지 않도록 배치될 수 있다. 제1 재배선 비아(143a)와 제3 재배선 비아(143b)는 상기 UBM 패드(162)와 중첩되도록 배치되지만, UBM 비아(163)와는 중첩되지 않도록 배치될 수 있다. 한편, UBM 비아(163)도 앞선 실시예와 달리 충분한 컨택 면적을 확보하기 위해서 UBM 패드(162)의 중심선을 넘어선 헝태로 형성될 수 있다.
이러한 구조에서는, UBM 층(160)으로부터 전파되는 응력을 재배선 비아(143)에 인가되는 것을 억제할 수 있으며, 특히,제3 재배선 비아(143c)에 인가되는 응력을 크게 저감시킬 수 있다.
반도체 패키지에 채용된 연결 부재(140)에서, 각 절연층(141a,141b,141c)은 쉽게 구분되지 않으며 하나의 절연 부재(141)로 관찰될 수 있다. 이 경우에, 도 14에 도시된 연결 부재(140)는, 절연 부재(141)의 제1 레벨에 위치하며 제1 재배선 비아(143a)를 포함하는 제1 재배선층과, 상기 절연 부재(141)의 제1 레벨보다 높은 제2 레벨에 위치하며 제2 재배선 비아(143b)를 포함하는 제2 재배선층과, 상기 절연 부재 상에 배치되며 제3 재배선 비아(143c)를 포함하는 제3 재배선층을 포함하는 것으로 표현될 수 있다.
도 16는 본 개시의 실시예에 따른 반도체 패키지의 UBM 비아의 다양한 예를 나타내는 평면도이다.
앞서 설명한 바와 같이, 재배선 비아(143)로부터 이격거리를 유지하면서 UBM 패드(162)와의 충분한 콘택 면적을 확보하기 위해서, UBM 비아(163a,163b,163c,163d)는 비원형상인 다양한 형상의 단면을 가질 수 있다. 여기서, 재배선 비아(143)는 UBM 비아(163')에 직접 연결된 재배선층에 관련된 재배선 비아로 이해될 수 있다.
예를 들어, UBM 비아(163a)의 단면은 원호에 따라 가능한 큰 면적이 되도록 배열된 사다리꼴일 수 있다(도 16a 참조). UBM 비아(163b,163c)의 단면은 직사각형 또는 한변이 볼록한 유사 직사각형일 수 있다(도 16b 및 도 16c 참조). 또한, UBM 비아(163d)의 단면은 중심각이 180°보다 큰 원의 일부일 수 있다(도 16d 참조).
이와 같이, 이격 간격과 컨택 면적을 동시에 충분히 확보하기 위해서, UBM 비아(163a,163b,163c,163d)의 단면은 상기 재배선 비아(143)의 중심을 지나는 UBM 패드(162) 직경 방향으로 정의되는 폭보다 그와 수직인 폭이 큰 다양한 형상을 가질 수 있다.
도 16에 예시된 UBM 비아(163a,163b,163c,163d)의 단면 형상은, UBM 패드(162)와 중첩되는 영역 내에서 재배선 비아(143)와 UBM 비아(163a,163b,163c,163d)를 충분히 이격시키는 조건에서 UBM 패드(162)와 UBM 비아(163a,163b,163c,163d)의 충분한 컨택 면적을 확보하는데 유리할 수 있다.
도 17은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 17을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 배선 구조를 갖는 지지 부재(110)를 갖는 점을 제외하고, 도9에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 지지 부재(110)는, 제1 유전층(111a)과, 제1 유전층(111a)의 양면에 배치된 제1 배선층(112a) 및 제2 배선층(112b)과, 제1 절연층(112a) 상에 배치되며 제1 배선층(112a)을 덮는 제2 유전층(111b)과, 제2 유전층(111b) 상에 배치된 제3 배선층(112c)과, 제1 유전층(111a) 상에 배치되어 제2 배선층(112b)을 덮는 제3 유전층(111c)과, 제3 유전층(111c) 상에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a,112b,112c,112d)는 반도체 칩(120)의 접속 패드(120P)와 전기적으로 연결될 수 있다.
지지 부재(110)가 더 많은 수의 제1 내지 제4 배선층(112a,112b,112c,112d)을 포함할 수 있으므로, 연결 부재(140)를 더욱 간소화할 수 있다. 따라서, 연결 부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
한편, 제1 내지 제4 배선층(112a,112b,112c,112d)은 제1 내지 제3 유전층(111a,111b,111c)을 각각 관통하는 제1 내지 제3 비아(113a,113b,113c)를 통하여 전기적으로 연결될 수 있다.
제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)보다 두께가 두꺼울 수 있다. 제1 유전층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 유전층(111b) 및 제3 유전층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입될 수 있다. 제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)과 상이한 절연물질을 포함할 수 있다. 예를 들면, 제1 유전층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 유전층(111c) 및 제3 유전층(111c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 유전층(111a)을 관통하는 제1 비아(113a)는 제2 및 제3 유전층(111b, 111c)을 관통하는 제2 및 제3 비아(113b, 113c)보다 직경이 클 수 있다.
지지 부재(110)의 제3 배선층(112c)의 하면은 반도체 칩(120)의 접속 패드(120P)의 하면보다 하측에 위치할 수 있다. 또한, 연결 부재(140)의 배선패턴(142)과 지지 부재(110)의 제3 배선층(112c) 사이의 거리는 연결부재(140)의 배선패턴(142)과 반도체 칩(120)의 접속패드(120P) 사이의 거리보다 작을 수 있다.
본 실시예와 같이, 제3 배선층(112c)이 제2 유전층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결 부재(140)와 접할 수 있기 때문이다. 지지 부재(110)의 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 지지 부재(110)는 반도체 칩(120)의 두께에 대응하게 형성할 수 있는 바, 지지 부재(110) 내부에 형성된 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
지지 부재(110)의 제1 내지 제4 배선층(112a,112b,112c,112d)의 두께는 연결부재(140)의 배선 패턴(142)의 두께보다 두꺼울 수 있다. 지지 부재(110)는 반도체 칩(120) 이상의 두께를 가질 수 있는바, 제1 내지 제4 배선층(112a,112b,112c,112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 배선패턴(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
반도체 패키지는 열싸이클(themperature cycling)과 충격 신뢰성 평가 시험에서, 반도체 칩(120)의 외곽 영역 또는 반도체 패키지의 외곽에 위치한 재배선 비아는 그 내부에 위치한 재배선 비아에 비해 높은 응력을 받으므로, 크랙이나 계면 박리에 의한 불량이 발생할 가능성이 높다. 따라서, 응력이 집중되는 영역인 지지 부재 또는 지지 부재에 인접한 반도체 칩의 외곽 영역이 재배선 비아 및 UBM 층의 배열을 본 실시예에서 제시된 바와 같이 구현할 수 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (15)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 형성되며 재배선 비아를 갖는 재배선층을 포함하는 연결 부재;
    상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 접속된 접속 패드를 갖는 반도체 칩;
    상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결 부재의 제2 면에 배치된 패시베이션층;
    상기 패시베이션층에 배치되며 상기 연결 부재의 두께 방향으로 상기 재배선 비아와 중첩된 UBM(Under Bump Metallurgy) 패드; 및
    상기 패시베이션층을 관통하여 상기 재배선층과 UBM 패드를 연결하며 상기 연결 부재의 두께 방향으로 상기 재배선 비아와 중첩되지 않으며, 비원형인 단면을 갖는 UBM 비아를 포함하고,
    상기 재배선 비아의 중심으로부터 상기 UBM 비아의 최단 거리는 상기 재배선 비아의 직경의 1.5 배 이상이고,
    상기 UBM 비아의 단면적은 상기 재배선 비아의 단면적보다 크고, 상기 UBM 패드의 면적의 30% 이상이며,
    상기 UBM 비아는 상기 재배선 비아의 중심을 지나는 UBM 패드 직경 방향으로 정의되는 제1 방향으로의 제1 폭과, 상기 제1 방향과 수직인 제2 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 큰 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 UBM 비아의 폭(W1)은 상기 재배선 비아의 중심을 지나는 UBM 패드 직경 방향으로 정의되며, 상기 재배선 비아의 직경 및 상기 UBM 패드의 직경은 각각 D1 및 D2라 하고, 상기 재배선 비아의 중심으로부터 상기 UBM 비아의 최단 거리를 d라고 할 때에, 아래의 식을 만족하는 것을 특징으로 하는 반도체 패키지.
    D1 < W1 < (D2/2)+(d-D1/2) -----(식1)
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 재배선 비아는 원형인 평단면을 가지며,
    상기 UBM 비아는 반원형, 사다리꼴 또는 사각형의 평단면을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 재배선층은 단일 층이며, 상기 재배선층의 상기 재배선 비아는 상기 반도체 칩의 접속패드에 연결되는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 재배선층은, 상기 절연 부재의 다른 레벨에 위치한 복수의 재배선층을 포함하며,
    상기 UBM 패드와 중첩되면서 상기 UBM 비아와 중첩되지 않도록 배치되는 재배선 비아는 상기 UBM 비아에 직접 연결된 재배선층의 재배선 비아인 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 재배선층은, 상기 절연 부재의 다른 레벨에 위치한 제1 내지 제3 재배선층을 포함하며, 상기 제3 재배선층은 상기 UBM 패드의 영역과 중첩된 영역에 형성되는 재배선 패드를 포함하며,
    상기 UBM 패드와 중첩되면서 상기 UBM 비아와는 중첩되지 않도록 배치된 재배선 비아는 상기 제3 재배선층의 재배선 비아인 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 연결 부재의 제1 면 상에 배치되며, 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 부재를 더 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 UBM 패드와 중첩되면서 상기 UBM 비아와는 중첩되지 않도록 배치된 재배선 비아는 상기 지지 부재의 아래 영역에 위치하는 것을 특징으로 하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 지지 부재는 상면 및 하면을 연결하는 배선 구조를 가지며, 상기 배선 구조는 상기 연결 부재의 재배선층과 연결되는 것을 특징으로 하는 반도체 패키지.
  14. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 배치되며 서로 다른 레벨에 배치되며 복수의 재배선층을 포함하는 연결 부재 - 상기 복수의 재배선층 각각은 재배선 비아를 가지며, 상기 복수의 재배선층은 적어도, 상기 제1 면에 인접한 제1 재배선층과 상기 제2 면에 인접한 제2 재배선층을 포함함 - ;
    상기 연결 부재의 제1 면에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 연결 부재의 제1 면 상에 배치되며, 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 부재;
    상기 연결 부재의 제1 면에 배치되며 상기 지지 부재와 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결 부재의 제2 면에 배치된 패시베이션층;
    상기 패시베이션층에 배치된 UBM 패드; 및
    상기 패시베이션층을 관통하여 상기 UBM 패드와 상기 제2 재배선층를 연결하는 비원형인 단면을 갖는 UBM 비아를 포함하며,
    상기 제2 재배선층의 재배선 비아는 상기 연결 부재의 두께 방향으로 상기 UBM 패드와 중첩되면서 상기 UBM 비아와 중첩되지 않도록 배치되고,
    상기 재배선 비아의 중심으로부터 상기 UBM 비아의 최단 거리는 상기 재배선 비아의 직경의 1.5 배 이상이고,
    상기 UBM 비아의 단면적은 상기 재배선 비아의 단면적보다 크고, 상기 UBM 패드의 면적의 30% 이상이며,
    상기 UBM 비아는 상기 재배선 비아의 중심을 지나는 UBM 패드 직경 방향으로 정의되는 제1 방향으로의 제1 폭과, 상기 제1 방향과 수직인 제2 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 큰 것을 특징으로 하는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 재배선층은 상기 제1 재배선층과 상기 제2 재배선층 사이에 추가적인 적어도 하나의 재배선층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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