TW201929100A - 半導體封裝 - Google Patents

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Abstract

一種半導體封裝包括：連接構件，具有在半導體封裝的堆疊方向上彼此相對的第一表面與第二表面，且包括絕緣構件及形成於絕緣構件上且具有重佈線通孔的重佈線層；半導體晶片，配置於連接構件的第一表面上，且具有連接至重佈線層的連接墊；包封體，配置於連接構件的第一表面上且包封半導體晶片；鈍化層，配置於連接構件的第二表面上；凸塊下金屬接墊，配置於鈍化層上且在堆疊方向上與重佈線通孔交疊；以及凸塊下金屬通孔，通過鈍化層將凸塊下金屬接墊連接至重佈線層，就堆疊方向而言不與重佈線通孔交疊，且具有非圓形截面。

Description

半導體封裝
本揭露是有關於一種半導體封裝。 [相關申請案的交叉參考]
本申請案基於且主張於2017年12月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0175274號的優先權的權益，所述韓國專利申請案的全部揭露內容併入本申請案供參考。
近來，已積極地研究用於薄化及減輕重量的封裝技術，但製造製程或使用環境中的熱循環、衝擊可靠性等非常重要。此種可靠性問題的典型實例包括界面脫層或是將半導體晶片與重佈線層（redistribution layer，RDL）彼此連接的重佈線通孔的開裂以及例如焊球等電性連接結構的開裂。
為解決電性連接結構的開裂問題，已在電性連接結構與重佈線層之間廣泛地使用凸塊下金屬（underbump metallurgy，UBM）結構。然而，在具有重佈線層的重佈線通孔以及具有凸塊下金屬結構的半導體封裝（尤其是面板級半導體封裝）中，施加至重佈線層的重佈線通孔的應力已成為可靠性問題的重大因素。
本揭露的態樣可提供一種具有能夠減小施加至重佈線層的重佈線通孔的應力的新穎凸塊下金屬（UBM）結構的半導體封裝。
根據本揭露的態樣，可提供一種半導體封裝，其中可藉由以下方式來確保熱衝擊（thermal impact）的可靠性：藉由對與重佈線層的重佈線通孔相關的凸塊下金屬接墊及凸塊下金屬通孔的結構及陣列進行調整來減小施加至重佈線層的應力。
根據本揭露的態樣，一種半導體封裝可包括：連接構件，具有在所述半導體封裝的堆疊方向上彼此相對的第一表面與第二表面，且包括絕緣構件及形成於所述絕緣構件上且具有重佈線通孔的重佈線層；半導體晶片，配置於所述連接構件的所述第一表面上，且具有連接至所述重佈線層的連接墊；包封體，配置於所述連接構件的所述第一表面上且包封所述半導體晶片；鈍化層，配置於所述連接構件的所述第二表面上；凸塊下金屬接墊，配置於所述鈍化層上且在所述堆疊方向上與所述重佈線通孔交疊；以及凸塊下金屬通孔，貫穿所述鈍化層以將所述重佈線層與所述凸塊下金屬接墊彼此連接，在所述堆疊方向上不與所述重佈線通孔交疊，且具有非圓形截面。
根據本揭露的另一態樣，一種半導體封裝可包括：連接構件，具有在所述半導體封裝的堆疊方向上彼此相對的第一表面與第二表面，且包括配置於所述絕緣構件中在所述堆疊方向上的不同水平高度上的多個重佈線層，所述多個重佈線層中的每一者具有重佈線通孔，且所述多個重佈線層至少包括鄰近所述第一表面的第一重佈線層及鄰近所述第二表面的第二重佈線層；半導體晶片，配置於所述連接構件的所述第一表面上，且具有連接至所述第一重佈線層的連接墊；支撐構件，配置於所述連接構件的所述第一表面上，且具有容置所述半導體晶片的空腔；包封體，配置於所述連接構件的所述第一表面上，且包封所述支撐構件及所述半導體晶片；鈍化層，配置於所述連接構件的所述第二表面上；凸塊下金屬接墊，配置於所述鈍化層上；以及凸塊下金屬通孔，貫穿所述鈍化層以將所述凸塊下金屬接墊與所述第二重佈線層彼此連接，且具有非圓形截面，其中所述第二重佈線層的所述重佈線通孔被配置成在所述連接構件的堆疊方向上與所述凸塊下金屬接墊交疊而不與所述凸塊下金屬通孔交疊。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」並非指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，這些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，且被封裝並在電子裝置等中以封裝狀態使用。
需要進行半導體封裝的原因在於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖，且圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3及圖4，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等鈍化層2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖，且圖6為示出其中扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用包封體2290等來覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，連接構件2140可在半導體晶片2120外側形成包封體2130之後形成。在此種情形中，連接構件2140的製程是自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及重佈線層來執行，且通孔2143因此可具有隨著通孔2143變得半導體晶片而變小的寬度（參見放大區）。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得可照樣在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以厚度小於使用中介基板的扇入型半導體封裝的厚度實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝是與例如中介基板等印刷電路板（PCB）的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且印刷電路板中嵌入有扇入型半導體封裝。
以下，將參照附圖詳細闡述本揭露中的各例示性實施例。
圖9為示出根據本揭露中的例示性實施例的半導體封裝的側面剖視圖，且圖10為沿圖9所示半導體封裝的線I-I'截取的平面圖。
參照圖9及圖10，根據本例示性實施例的半導體封裝100可包括：支撐構件110，具有空腔110H；連接構件140，具有上面配置有支撐構件110的第一表面140A及在半導體封裝100的堆疊方向上與第一表面140A相對的第二表面140B，且包括重佈線層（RDL）145；半導體晶片120，配置於支撐構件110的空腔110H中或配置於連接構件140的第一表面140A上，且具有連接至重佈線層145的連接墊120P；以及包封體130，包封支撐構件110及半導體晶片120。
連接構件140可包括絕緣構件141及形成於絕緣構件141上的重佈線層145，且重佈線層145可包括配置於絕緣構件141上的配線圖案142以及將配線圖案142與連接墊120P彼此連接的重佈線通孔143。用於本例示性實施例中的重佈線層145可具有單層結構，且重佈線層145的重佈線通孔143可直接連接至半導體晶片120的連接墊120P（或另一例示性實施例中的支撐構件的配線結構）。重佈線層145或配線圖案142可直接連接至凸塊下金屬（UBM）通孔163。
電性連接結構170可配置於連接構件140的第二表面140B上。半導體封裝100可包括將電性連接結構170與重佈線層145彼此連接的凸塊下金屬層160。凸塊下金屬層160可包括連接至連接構件140的重佈線層145的凸塊下金屬通孔163及連接至凸塊下金屬通孔163的凸塊下金屬接墊162。
如圖9所示，半導體封裝100可使用電性連接結構170安裝於例如主板等板200的連接墊210上。
如在本例示性實施例中一樣，凸塊下金屬層160可被引入以抑制因電性連接結構170與重佈線層145之間的熱衝擊而引起的電性連接結構170的開裂，從而提高可靠性。
然而，重佈線通孔143仍可為易受熱衝擊影響的，且可造成嚴重的可靠性問題，尤其是在板級封裝中。具體而言，重佈線通孔143與直接連接至凸塊下金屬通孔的重佈線層145相關，且因此可易於暴露於經由凸塊下金屬層160傳輸的熱衝擊。在本例示性實施例中，可提供能夠顯著減小可施加至重佈線通孔143的應力的凸塊下金屬層160及重佈線通孔143的設計。
圖11為圖9的A區的放大剖視圖，示出凸塊下金屬層160及重佈線通孔143的陣列，且圖12為示出圖11所示凸塊下金屬層160及重佈線通孔143的陣列的平面圖。
參照圖11及圖12，凸塊下金屬接墊162可被佈置成在半導體封裝100的堆疊方向上與重佈線通孔143交疊。另一方面，將凸塊下金屬接墊162與重佈線層145彼此連接的凸塊下金屬通孔163可被佈置成就堆疊方向而言不與重佈線通孔143交疊。此結構可抑制自電性連接結構170傳輸的應力經由凸塊下金屬層160被傳輸至重佈線通孔143。
詳言之，如圖12所示，在重佈線通孔143與凸塊下金屬通孔163配置於與凸塊下金屬接墊162交疊的區中的同時，重佈線通孔143與凸塊下金屬通孔163可被佈置成就堆疊方向而言不彼此交疊。
當重佈線層143的直徑及凸塊下金屬接墊162的直徑分別為D1及D2，且自重佈線通孔143的中心至凸塊下金屬通孔163的最短距離為d時，凸塊下金屬通孔163的第一寬度W1可滿足以下方程式1： D1＜W1＜(D2/2)+(d-D1/2) （方程式1）。
亦即，凸塊下金屬通孔163的第一寬度W1可大於重佈線通孔143的直徑D1，且重佈線通孔143與凸塊下金屬通孔163不彼此交疊。
施加至重佈線通孔143的應力可端視重佈線通孔143與凸塊下金屬通孔163之間的間隔而變化。圖13為示出在其中重佈線通孔143與凸塊下金屬通孔163之間的間隔彼此不同的十個樣本中，施加至重佈線通孔143的應力變化的曲線圖。
參照圖13，樣本1是其中凸塊下金屬通孔163具有圓形形狀的實例，其中所述圓形形狀的直徑是重佈線通孔143的直徑的五倍，且重佈線通孔143與凸塊下金屬通孔163完全交疊成與凸塊下金屬通孔163的圓周相切，且樣本2至樣本10是其中藉由將凸塊下金屬通孔163的直徑減小至重佈線通孔143的半徑來逐漸增大重佈線通孔143與凸塊下金屬通孔163之間的間隔的實例。詳言之，在樣本2及樣本3中，重佈線通孔143與凸塊下金屬通孔163局部地彼此交疊。
在對應於其中重佈線通孔143與凸塊下金屬通孔163彼此間隔開的樣本的樣本4中，施加至重佈線通孔143的應力開始減小，且在樣本5中，施加至重佈線通孔143的應力開始減小至小於樣本1的應力的80%的程度。在樣本5中，自重佈線通孔143的中心至凸塊下金屬通孔163的最短距離d對應於重佈線通孔143的直徑D1的1.5倍。
如上所述，為了藉由將重佈線通孔143與凸塊下金屬通孔163彼此充分間隔開來阻擋應力的傳播，自重佈線通孔143的中心至凸塊下金屬通孔163的最短距離d可為重佈線通孔143的直徑D1的1.5倍或大於1.5倍。
同時，凸塊下金屬通孔163的截面積可大於重佈線通孔143的截面積。凸塊下金屬通孔163的截面積可為凸塊下金屬接墊162的面積的30%或大於30%，以確保凸塊下金屬接墊162與凸塊下金屬通孔163之間足夠的接觸面積。
在本例示性實施例中，重佈線通孔143的截面可具有實質上圓形形狀，而凸塊下金屬通孔163的截面可具有非圓形形狀。此種形狀的凸塊下金屬通孔163的截面可有利於確保在凸塊下金屬通孔與凸塊下金屬接墊交疊的區中重佈線通孔143與凸塊下金屬通孔163彼此充分間隔開的相同條件下，凸塊下金屬接墊162與凸塊下金屬通孔163之間足夠的接觸面積。
為了充分地確保重佈線通孔143與凸塊下金屬通孔163之間的間隔d以及凸塊下金屬接墊162與凸塊下金屬通孔163之間的接觸面積二者，當凸塊下金屬通孔163的截面在意指凸塊下金屬接墊162的通過重佈線通孔143的中心的直徑方向的第一方向上具有第一寬度W1且在與第一方向垂直的第二方向上具有第二寬度W2時，可對凸塊下金屬接墊162的形狀進行選擇以使得第二寬度W2大於第一寬度W1。以下將參照圖16闡述這些各種形狀。
如上所述，施加至重佈線通孔143的應力可顯著減小，以有效地防止例如重佈線通孔143的開裂或界面脫層等缺陷。另外，可確保凸塊下金屬接墊162與凸塊下金屬通孔163之間的穩定的接觸。
以下將更詳細地闡述根據本例示性實施例的半導體封裝100中所包括的各個組件。
支撐構件110可維持半導體封裝100的剛性，且可用於確保包封體130的厚度均勻性。可向支撐構件110上引入包括配線圖案142及重佈線通孔143的重佈線層145。在此種情形中，半導體封裝100可用作疊層封裝（POP）型扇出型封裝（參見圖17）。半導體晶片120可配置於空腔110H中，以使得半導體晶片120與支撐構件110的側壁間隔開預定距離。半導體晶片120的側表面可被支撐構件110環繞。然而，此形式僅為實例，且可進行各種修改以具有其他形式，且支撐構件110可端視此形式而執行另一功能。在一些例示性實施例中，支撐構件110可被省略。
支撐構件110可包括絕緣層。所述絕緣層的材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維布等核心材料中的樹脂，例如預浸體（prepreg）、味之素增層膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。當使用例如包含玻璃纖維布的預浸體等具有高剛性的材料作為絕緣層的材料時，支撐構件110可用作用於控制半導體封裝100的翹曲的支撐構件。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。在此種情形中，舉例而言，所述積體電路可為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路（ASIC）等，或可為記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體）、非揮發性記憶體（例如唯讀記憶體）、快閃記憶體等。另外，上述元件亦可彼此組合及配置。
半導體晶片120可以主動晶圓為基礎而形成。在此種情形中，本體的基礎材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁（Al）等導電材料。在本體上可形成暴露出連接墊120P的鈍化層（圖中未示出），且所述鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。經由鈍化層，連接墊120P的下表面相對於包封體130的下表面可具有台階。因此，可在一定程度上防止包封體130滲透入連接墊120P的下表面的現象。亦可在其他需要的位置中進一步配置絕緣層（圖中未示出）等。半導體晶片120可為裸晶粒（bare die），若有必要，則可在半導體晶片120的主動面（其上形成有連接墊120P的表面）上進一步形成重佈線層（圖中未示出），且可將凸塊（圖中未示出）等連接至連接墊120P。
可提供包封體130以保護支撐構件110以及例如半導體晶片120等電子組件。包封體130的包封形式不受特別限制，但可為包封體130環繞支撐構件110、半導體晶片120等的至少部分的形式。舉例而言，包封體130可覆蓋支撐構件110的上表面以及半導體晶片120，且可填充空腔110H的側壁與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120與連接構件140之間的空間的至少部分。同時，包封體130可填充空腔110H，藉以充當黏合劑，並端視特定材料而減少半導體晶片120的彎曲（buckling）。
舉例而言，可使用以下作為包封體130的材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂及熱塑性樹脂與無機填料一起浸入例如璃纖維布等核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。在一些例示性實施例中，亦可使用感光成像介電樹脂作為包封體130的材料。
連接構件140可對半導體晶片120的連接墊120P進行重佈線，如上所述。具有各種功能的半導體晶片120的數十至數百個連接墊120P可藉由連接構件140進行重佈線，且可端視所述功能而經由電性連接結構170與外部進行物理連接或電性連接。
連接構件140可配置於支撐構件110的一個表面上及半導體晶片120上，且在本例示性實施例中示出了其中連接構件140包括單個重佈線層的情形，但連接構件140亦可實施成包括多個重佈線層。在此種情形中，以下將參照圖14闡述根據本例示性實施例的重佈線通孔及凸塊下金屬層的陣列。
示出其中連接構件140中所使用的絕緣構件141是單個絕緣層的情形，且除上述絕緣材料以外，絕緣構件141亦可由例如感光成像介電樹脂等感光性絕緣材料形成。絕緣構件141可為包含絕緣樹脂及無機填料的感光性絕緣層。舉例而言，以絕緣材料計，絕緣構件中的無機填料的含量可為10重量%或小於10重量%。
重佈線層143可包括配置於絕緣構件上的配線圖案142，且可用於與重佈線通孔143一起對連接墊120P進行重佈線。配線圖案142及通孔143可包含例如導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。舉例而言，配線圖案142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。舉例而言，配線圖案142的厚度可為大約0.5微米至15微米。
凸塊下金屬層160可提高電性連接結構170的連接可靠性，以提高半導體封裝100的板級可靠性。凸塊下金屬層160可連接至連接構件140的經由鈍化層150的開口而被暴露出的重佈線層145。可藉由任何已知的金屬化方法，使用任何已知的導電材料（例如金屬）在開口中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可在外部物理連接或電性連接半導體封裝100。舉例而言，半導體封裝100可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如低熔點金屬等導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非特別受限於此。舉例而言，電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅（Cu）柱及低熔點金屬球。當電性連接結構170形成為單層結構時，電性連接結構170可包含例如錫-銀或銅（Cu）等低熔點金屬。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊120P的數目而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一者可配置在扇出區中。所述扇出區是指除配置有半導體晶片120的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度。
同時，儘管圖式中未示出，若有必要，則可在空腔110H的壁上形成金屬薄膜以散熱或阻擋電磁波。在一些例示性實施例中，若有必要，則可在空腔110H中配置執行相同功能或不同功能的多個半導體晶片120。在一些例示性實施例中，可在空腔110H中配置單獨的被動組件，例如電感器、電容器等。在一些例示性實施例中，可在鈍化層150的表面上配置被動組件，例如包括電感器、電容器等在內的表面安裝技術（surface mounting technology，SMT）組件。
圖14為示出根據本揭露中的另一例示性實施例的半導體封裝的重佈線結構及凸塊下金屬結構的剖視圖，且圖15為示出圖14所示半導體封裝的凸塊下金屬接墊及通孔的陣列的平面圖。
圖14所示半導體封裝中所使用的連接構件140可包括多個重佈線層145'。亦即，所述多個重佈線層145'可包括：第一配線層，具有第一配線圖案142a及第一重佈線通孔143a；第二配線層，具有第二配線圖案142b及第二重佈線通孔143b；以及第三配線層，具有第三配線圖案142c及第三重佈線通孔143c。
詳言之，連接構件140可包括：第一絕緣層141a，配置於支撐構件及半導體晶片120上；第一配線圖案142a，配置於第一絕緣層141a上；第一重佈線通孔143a，將第一絕緣層141a與半導體晶片120的連接墊120P彼此連接；第二絕緣層141b，配置於第一絕緣層141a上且覆蓋第一配線圖案142a；第二配線圖案142b，配置於第二絕緣層141b上；第二重佈線通孔143b，貫穿第二絕緣層141b且將第一配線圖案142a與第二配線圖案142b彼此連接；第三絕緣層141c，配置於第二絕緣層141b上且覆蓋第二配線圖案142b；第三配線圖案142c，配置於第三絕緣層141c上；以及第三重佈線通孔143c，貫穿第三絕緣層141c且將第二配線圖案142b與第三配線圖案142c彼此電性連接。
在本例示性實施例中，第一重佈線通孔143a可直接連接至半導體晶片120的連接墊120P，且第三重佈線通孔143c可連接至與凸塊下金屬通孔163'連接的第三配線圖案143c。可以理解，第三配線通孔143c是被嚴重地暴露於熱衝擊的重佈線通孔，例如圖9至圖11所示的重佈線通孔。另外，作為直接連接至凸塊下金屬通孔163'的配線圖案的第三配線圖案142c可被提供作為形成於與凸塊下金屬接墊162對應的區中的重佈線接墊。
參照圖14及圖15，第二重佈線通孔143b可被配置成使得不與第一重佈線通孔143a及第三重佈線通孔143c交疊。第一重佈線通孔143a及第三重佈線通孔143c可被配置成與凸塊下金屬接墊162交疊，但可被配置成不與凸塊下金屬通孔163'交疊。同時，與上述例示性實施例不同，凸塊下金屬通孔163'亦可被形成為超過凸塊下金屬接墊162的中心線以確保凸塊下金屬通孔163'與凸塊下金屬接墊162之間足夠的接觸面積。
此結構可抑制自凸塊下金屬層160傳播的應力施加至重佈線通孔143，且尤其是可顯著減小施加至第三重佈線通孔143c的應力。
在用於半導體封裝的連接構件140中，個別絕緣層141a、絕緣層141b及絕緣層141c可能不容易彼此區分，且可被觀察作為單個絕緣構件141。在此種情形中，圖14所示連接構件140可被表示成包括：第一重佈線層，配置於絕緣構件141的第一水平高度上，且包括第一重佈線通孔143a；第二重佈線層，配置於絕緣構件141的高於第一水平高度的第二水平高度上，且包括第二重佈線通孔143b；以及第三重佈線層，配置於絕緣構件141上，且包括第三重佈線通孔143c。
圖16A至圖16D為示出根據本揭露中的另一例示性實施例的半導體封裝的凸塊下金屬通孔的各種實例的平面圖。
如上所述，為了充分地確保重佈線通孔143與凸塊下金屬通孔之間的間隔以及凸塊下金屬接墊162與凸塊下金屬通孔之間的接觸面積二者，凸塊下金屬通孔163a、163b、163c及163d可具有為非圓形形狀的各種形狀的截面。此處，可以理解，重佈線通孔143是與直接連接至凸塊下金屬通孔163'的重佈線層相關的重佈線通孔。
舉例而言，凸塊下金屬通孔163a的截面可具有梯形形狀，且被佈置成具有沿著弧的盡可能大的面積（參見圖16A）。凸塊下金屬通孔163b及163c的截面可分別具有一邊凸出的與矩形形狀相似的形狀或矩形形狀（參見圖16B及圖16C）。另外，凸塊下金屬通孔163d的截面可為其中心角大於180°的圓形的一部分（參見圖16D）。
如上所述，為了充分地確保重佈線通孔與凸塊下金屬通孔之間的間隔以及凸塊下金屬接墊與凸塊下金屬通孔之間的接觸面積二者，凸塊下金屬通孔163a、163b、163c及163d的截面可具有各種形狀，其中與在凸塊下金屬接墊162的穿過重佈線通孔143的中心的直徑方向上所界定的寬度垂直的寬度大於在凸塊下金屬接墊161的直徑方向上所界定的寬度。
圖16A至圖16D所示凸塊下金屬通孔163a、163b、163c及163d的截面的形狀可有利於充分地確保在其中重佈線通孔143與凸塊下金屬通孔163a、163b、163c及163d在其中凸塊下金屬通孔163a、163b、163c及163d與凸塊下金屬接墊162交疊的區中彼此充分間隔開的條件下，凸塊下金屬接墊162與凸塊下金屬通孔163a、163b、163c及163d之間的接觸面積。
圖17為示出根據本揭露中的另一例示性實施例的半導體封裝100B的側面剖視圖。
參照圖17，可以理解，除了半導體封裝100B包括具有配線結構的支撐構件110外，半導體封裝100B具有與圖9所示結構相似的結構。除非明確作出相反的闡述，否則根據本例示性實施例的組件可參考圖9所示半導體封裝100的相同或相似組件的說明來理解。
用於本例示性實施例中的支撐構件110可包括：第一介電層111a；第一配線層112a及第二配線層112b，分別配置於第一介電層111a的相對表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第一配線層112a；第三配線層112c，配置於第二介電層111b上；第三介電層111c，配置於第一介電層111a上且覆蓋第二配線層112b；以及第四配線層112d，配置於第三介電層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至半導體晶片120的連接墊120P。
由於支撐構件110可包括更大數目的第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。
同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一介電層111a、第二介電層111b及第三介電層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一介電層111a的厚度可大於第二介電層111b的厚度及第三介電層111c的厚度。第一介電層111a可為基本上相對厚的以維持剛性，且可引入第二介電層111b及第三介電層111c以形成更大數目的配線層112c及112d。第一介電層111a所包含的絕緣材料可不同於第二介電層111b的絕緣材料及第三介電層111c的絕緣材料。舉例而言，第一介電層111a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二介電層111b及第三介電層111c可為包含填料及絕緣樹脂的味之素增層膜或感光成像介電膜。然而，第一介電層111a的材料以及第二介電層111b及第三介電層111c的材料並非僅限於此。相似地，貫穿第一介電層111a的第一通孔113a的直徑可大於分別貫穿第二介電層111b及第三介電層111c的第二通孔113b及第三通孔113c的直徑。
支撐構件110的第三配線層112c的下表面可配置在低於半導體晶片120的連接墊120P的下表面的水平高度上。另外，連接構件140的配線圖案142與支撐構件110的第三配線層112c之間的距離可小於連接構件140的配線圖案142與半導體晶片120的連接墊120P之間的距離。
原因在於，第三配線層112c可如在本例示性實施例中一樣，在第二介電層111b上被配置成突出形式，因而會接觸連接構件140。支撐構件110的第一配線層112a及第二配線層112b可就堆疊方向而言配置在半導體晶片120的主動面與非主動面之間的水平高度上。由於支撐構件110可被形成為具有與半導體晶片120的厚度對應的厚度，因此形成於支撐構件110中的第一配線層112a及第二配線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
支撐構件110的第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d中的每一者的厚度可大於連接構件140的配線圖案142的厚度。由於支撐構件110的厚度可等於或大於半導體晶片120的厚度，因此第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d亦可被形成為具有較大的尺寸。另一方面，連接構件140的配線圖案142可被形成為具有相對小的尺寸以達成薄度。
在半導體封裝的熱循環及衝擊可靠性評價測試中，施加至配置於半導體晶片120的外部區中或半導體封裝外部的重佈線通孔的應力高於施加至配置於半導體晶片120或半導體封裝內部的重佈線通孔的應力，且因此將會出現開裂或界面脫層的可能性在配置於半導體晶片120的外部區中或半導體封裝外部的重佈線通孔中比在配置於半導體晶片120或半導體封裝內部的重佈線通孔中高。因此，在與應力集中的區對應的支撐構件或半導體晶片的鄰近支撐構件的外部區中，重佈線通孔及凸塊下金屬層的陣列可如在本例示性實施例中所提出般實施。
如上所述，根據本揭露中的例示性實施例，可通過調整與重佈線層的重佈線通孔相關的凸塊下金屬接墊及凸塊下金屬通孔的結構及陣列來減小施加至重佈線層的應力。因此，半導體封裝對熱衝擊的可靠性可得以改善。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100、100B‧‧‧半導體封裝
110‧‧‧支撐構件
110H‧‧‧空腔
111a‧‧‧第一介電層
111b‧‧‧第二介電層
111c‧‧‧第三介電層
112a‧‧‧第一配線層
112b‧‧‧第二配線層
112c‧‧‧第三配線層
112d‧‧‧第四配線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120、2120、2220‧‧‧半導體晶片
120P、210、2122、2222‧‧‧連接墊
130、2130、2290‧‧‧包封體
140、2140、2240‧‧‧連接構件
140A‧‧‧第一表面
140B‧‧‧第二表面
141‧‧‧絕緣構件
141’‧‧‧絕緣層
141a‧‧‧第一絕緣層/絕緣層
141b‧‧‧第二絕緣層/絕緣層
141c‧‧‧第三絕緣層/絕緣層
142、142’、2242‧‧‧配線圖案
142a‧‧‧第一配線圖案
142b‧‧‧第二配線圖案
142c‧‧‧第三配線圖案
143、143'‧‧‧重佈線通孔/通孔
143a‧‧‧第一重佈線通孔
143b‧‧‧第二重佈線通孔
143c‧‧‧第三重佈線通孔
145、145'、2142‧‧‧重佈線層
150、2150、2223、2250‧‧‧鈍化層
160、2160、2260‧‧‧凸塊下金屬層
162‧‧‧凸塊下金屬接墊
163、163'、163a、163b、163c、163d‧‧‧凸塊下金屬通孔
170‧‧‧電性連接結構
200‧‧‧板
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2141、2241‧‧‧絕緣層
2143、2243‧‧‧通孔
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2301、2302‧‧‧中介基板
A‧‧‧部分
D1、D2‧‧‧直徑
d‧‧‧最短距離/間隔
I-I'‧‧‧線
W1‧‧‧第一寬度
W2‧‧‧第二寬度
結合附圖閱讀以下詳細說明將更清晰地理解本揭露的上述及其他樣態、特徵及優點，在附圖中： 圖1為示出電子裝置系統的實例的示意性方塊圖。 圖2為示出電子裝置的實例的示意性立體圖。 圖3A及圖3B為示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5為示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖6為示出其中扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖7為示出扇出型半導體封裝的示意性剖視圖。 圖8為示出其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。 圖9為示出根據本揭露中的例示性實施例的半導體封裝的側面剖視圖。 圖10為沿圖9所示半導體封裝的線I-I'截取的平面圖。 圖11為示出圖9所示半導體封裝的部分區（A部分）的放大圖。 圖12為示出圖9所示半導體封裝的凸塊下金屬（UBM）接墊及通孔的陣列的平面圖。 圖13為示出被施加至重佈線通孔的應力隨著凸塊下金屬通孔與重佈線通孔之間的間隔而變化的曲線圖。 圖14為示出根據本揭露中的另一例示性實施例的半導體封裝的重佈線結構及凸塊下金屬結構的剖視圖。 圖15為示出圖14所示半導體封裝的凸塊下金屬接墊及通孔的陣列的平面圖。 圖16A至圖16D為示出根據本揭露中的另一例示性實施例的半導體封裝的凸塊下金屬通孔的各種實例的平面圖。 圖17為示出根據本揭露中的再一例示性實施例的半導體封裝的側面剖視圖。

Claims (17)

  1. 一種半導體封裝，包括： 連接構件，具有在所述半導體封裝的堆疊方向上彼此相對的第一表面與第二表面，且包括絕緣構件及配置於所述絕緣構件中的重佈線層，所述重佈線層具有重佈線通孔； 半導體晶片，配置於所述連接構件的所述第一表面上，且具有連接至所述重佈線層的連接墊； 包封體，配置於所述連接構件的所述第一表面上，且包封所述半導體晶片； 鈍化層，配置於所述連接構件的所述第二表面上； 凸塊下金屬（UBM）接墊，配置於所述鈍化層上，且在所述堆疊方向上與所述重佈線通孔交疊； 凸塊下金屬通孔，通過所述鈍化層將所述凸塊下金屬接墊連接至所述重佈線層，且就所述半導體封裝的所述堆疊方向而言不與所述重佈線通孔交疊，所述凸塊下金屬通孔具有非圓形截面。
  2. 如申請專利範圍第1項所述的半導體封裝，其中D1＜W1＜(D2/2)+(d-D1/2)，其中W1是在所述凸塊下金屬接墊的穿過所述重佈線通孔的中心的直徑方向上進行界定的所述凸塊下金屬通孔的寬度，D1及D2分別為所述重佈線通孔的直徑及所述凸塊下金屬接墊的直徑，且d為自所述重佈線通孔的所述中心至所述凸塊下金屬通孔的最短距離。
  3. 如申請專利範圍第1項所述的半導體封裝，其中自所述重佈線通孔的中心至所述凸塊下金屬通孔的最短距離是所述重佈線通孔的直徑的1.5倍或大於1.5倍。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述凸塊下金屬通孔的截面積大於所述重佈線通孔的截面積。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述凸塊下金屬通孔的截面積是所述凸塊下金屬接墊的面積的30%或大於30%。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述凸塊下金屬通孔在第一方向上具有第一寬度且在與所述第一方向垂直的第二方向上具有第二寬度，所述第一方向是指所述凸塊下金屬接墊的穿過所述重佈線通孔的中心的直徑方向，且所述第二寬度大於所述第一寬度。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述重佈線通孔具有圓形截面，且 所述凸塊下金屬通孔具有半圓形截面、梯形截面或矩形截面。
  8. 如申請專利範圍第1項所述的半導體封裝，其中所述重佈線層是單層，且所述重佈線層的所述重佈線通孔連接至所述半導體晶片的所述連接墊。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述重佈線層包括配置於所述絕緣構件在所述堆疊方向上的不同水平高度上的多個重佈線層，且 與所述多個重佈線層中直接連接至所述凸塊下金屬通孔的重佈線層連接的所述重佈線通孔被配置成在所述堆疊方向上與所述凸塊下金屬接墊交疊而不與所述凸塊下金屬通孔交疊。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述重佈線層包括分別配置於所述絕緣構件在所述堆疊方向上的不同水平高度上的第一重佈線層、第二重佈線層及第三重佈線層，且所述第三重佈線層包括與所述凸塊下金屬接墊交疊的重佈線接墊，且 與直接連接至所述凸塊下金屬通孔的所述第三重佈線層連接的所述重佈線通孔被配置成在所述堆疊方向上與所述凸塊下金屬接墊交疊而不與所述凸塊下金屬通孔交疊。
  11. 如申請專利範圍第1項所述的半導體封裝，更包括支撐構件，所述支撐構件配置於所述連接構件的所述第一表面上且具有容置所述半導體晶片的空腔的支撐構件。
  12. 如申請專利範圍第11項所述的半導體封裝，其中所述支撐構件具有將所述支撐構件的上表面與下表面彼此連接的配線結構，且所述配線結構連接至所述連接構件的所述重佈線層。
  13. 如申請專利範圍第11項所述的半導體封裝，其中所述支撐構件包括一或多個介電層以及分別配置於所述一或多個介電層的相對表面上的一或多個配線層，且 所述一或多個配線層電性連接至所述半導體晶片的所述連接墊。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述一或多個配線層經由分別貫穿所述一或多個介電層的一或多個通孔彼此電性連接。
  15. 如申請專利範圍第13項所述的半導體封裝，其中所述一或多個配線層中的最底層配線層的下表面配置於在所述堆疊方向上較所述半導體晶片的所述連接墊的下表面低的水平高度上。
  16. 一種半導體封裝，包括： 連接構件，具有在所述半導體封裝的堆疊方向上彼此相對的第一表面與第二表面，且包括絕緣構件及配置於所述絕緣構件中在所述堆疊方向上的不同水平高度上的多個重佈線層，所述多個重佈線層中的每一者具有重佈線通孔，且所述多個重佈線層至少包括鄰近所述第一表面的第一重佈線層及鄰近所述第二表面的第二重佈線層； 半導體晶片，配置於所述連接構件的所述第一表面上，且具有連接至所述第一重佈線層的連接墊； 支撐構件，配置於所述連接構件的所述第一表面上且具有容置所述半導體晶片的空腔； 包封體，配置於所述連接構件的所述第一表面上，且包封所述支撐構件及所述半導體晶片； 鈍化層，配置於所述連接構件的所述第二表面上； 凸塊下金屬（UBM）接墊，配置於所述鈍化層上；以及 凸塊下金屬通孔，通過所述鈍化層將所述第二重佈線層連接至所述凸塊下金屬接墊，且具有非圓形截面， 其中所述第二重佈線層的所述重佈線通孔被配置成在所述堆疊方向上與所述凸塊下金屬接墊交疊而不與所述凸塊下金屬通孔交疊。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述多個重佈線層更包括另外配置於所述第一重佈線層與所述第二重佈線層之間的至少一個重佈線層。
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