TWI709200B - 半導體封裝 - Google Patents

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TWI709200B
TWI709200B TW108106184A TW108106184A TWI709200B TW I709200 B TWI709200 B TW I709200B TW 108106184 A TW108106184 A TW 108106184A TW 108106184 A TW108106184 A TW 108106184A TW I709200 B TWI709200 B TW I709200B
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bump
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金斗一
白龍浩
蘇源煜
許榮植
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：半導體晶片，包括本體、連接墊、 鈍化膜、第一連接凸塊以及第一塗層；包封體，覆蓋所述半導體晶片的至少部分；以及連接結構，包括絕緣層、重佈線層以及連接通孔。所述第一連接凸塊包含低熔點金屬，所述重佈線層及所述連接通孔包含導電材料，且所述低熔點金屬具有較所述導電材料的熔點低的熔點。

Description

半導體封裝 [相關申請案的交叉參考]
本申請案主張2018年7月3日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0076940號的優先權的權益，所述韓國申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種電性連接結構可朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。
半導體封裝是藉由重佈線層(redistribution layer，RDL)對處於裸晶粒狀態下的積體電路(integrated circuit，IC)進行重佈線、並利用包封體對其進行包封而製造。同時，隨著待被應用的晶片類型變化(例如，電源管理積體電路(power management IC，PMIC))，存在其中晶片以封裝積體電路(packaged IC)以及裸晶粒的形式嵌入於半導體封裝中的情形。
本揭露的態樣提供一種半導體封裝，所述半導體封裝能夠在以封裝積體電路的形式封裝半導體晶片時防止在探針測試 (probe test)的過程中對連接墊造成損害、防止因包封體的滲出 而污染連接墊、即使為封裝積體電路的形式仍減小厚度、且在半導體晶片的主動面上容易形成重佈線層(RDL)。
根據本揭露的態樣，利用一種在裸晶粒的連接墊上形成連接凸塊及塗層(所述連接凸塊及塗層上執行研磨處理)的方法實施呈封裝積體電路形式的半導體晶片，且對所述半導體晶片進行封裝以製造半導體封裝。
根據本揭露的態樣，一種半導體封裝，包括：半導體晶片，包括：本體，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；鈍化膜，配置於所述本體的所述主動面上並覆蓋所述連接墊的至少部分；第一連接凸塊，配置於所述鈍化膜上並電性連接至所述連接墊；以及第一塗層，配置於所述鈍化膜上並覆蓋所述第一連接凸塊的側表面的至少部分；包封體，覆蓋所述半導體晶片的至少部分；以及連接結構，包括：絕緣層，配置於所述半導體晶片的所述第一塗層上；重佈線層，配置於所述絕緣層上；以及連接通孔，穿過所述絕緣層並將所述第一連接凸塊電性連接至所述重佈線層。所述第一連接凸塊包含低熔點金屬，所述重佈線層及所述連接通孔包含導電材料，且所述低熔點金屬具有較所述導電材料的熔點低的熔點。
根據本揭露的態樣，一種半導體封裝包括：半導體晶片，包括：本體，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；鈍化膜，配置於所述本體的所述主動面上 並覆蓋所述連接墊的至少部分；第一連接凸塊，配置於所述鈍化膜上並電性連接至所述連接墊；第一塗層，配置於所述鈍化膜上並覆蓋所述第一連接凸塊的側表面的至少部分；第二連接凸塊，配置於所述連接墊與所述第一連接凸塊之間並將所述連接墊電性連接至所述第一連接凸塊；第二塗層，配置於所述鈍化膜上並覆蓋所述第二連接凸塊的側表面的至少部分；以及中間層，配置於所述第二塗層與所述第一塗層之間並覆蓋所述第一連接凸塊的至少部分；包封體，覆蓋所述半導體晶片的至少部分；以及連接結構，包括：絕緣層，配置於所述半導體晶片的所述第一塗層上；重佈線層，配置於所述絕緣層上；以及連接通孔，穿過所述絕緣層並將所述第一連接凸塊電性連接至所述重佈線層。所述第一連接凸塊及所述第二連接凸塊包含不同的材料。
100A、100B、100C、100D、100E、100F:扇出型半導體封裝
110:框架
110H:貫穿孔
111:絕緣層
111a:第一絕緣層
111b:第二絕緣層
111c:第三絕緣層
112a:第一配線層
112b:第二配線層
112c:第三配線層
112d:第四配線層
113a:第一配線通孔
113b:第二配線通孔
113c:第三配線通孔
120:半導體晶片
121:本體
122:連接墊
123:鈍化膜/鈍化層
123h:開口
124:第一連接凸塊/焊料凸塊
124h:凹陷部
125:第一塗層
126:第二連接凸塊/銅凸塊
127:第二塗層
128:中間層
128h:開口
130:包封體
140:連接結構
141:絕緣層
142:重佈線層
143:連接通孔
145:晶種層
150:鈍化層
151:開口
160:凸塊下金屬層
170:電性連接結構
1000:電子裝置
1010:母板/主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機
1060:天線
1070:顯示器
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:印刷電路板
1120:電子組件
1121:半導體封裝
1130:相機模組
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接結構
2141:絕緣層
2142:配線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬層
2170:焊球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接結構
2241:絕緣層
2242:配線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬層
2270:焊球
2280:底部填充樹脂
2290:模製材料
2301、2302:印刷電路板
2500:主板
I-I’、II-II’:剖線
根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在附圖中： 圖1為示意性地示出電子裝置系統的實例的方塊圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出半導體封裝的實例的剖面示意圖。
圖10為沿圖9的半導體封裝的剖線I-I’所截取的平面示意圖。
圖11為示出在圖9的半導體封裝的半導體晶片上形成連接結構的製程的示意性製程圖。
圖12為示出半導體封裝的另一實例的剖面示意圖。
圖13為示出半導體封裝的另一實例的剖面示意圖。
圖14為示出半導體封裝的另一實例的剖面示意圖。
圖15為沿圖14的半導體封裝的剖線II-II’所截取的平面示意圖。
圖16為示出在圖14的半導體封裝的半導體晶片上形成連接結構的製程的示意性製程圖。
圖17為示出半導體封裝的另一實例的剖面示意圖。
圖18為示出半導體封裝的另一實例的剖面示意圖。
在下文中，將參照附圖將本揭露的實施例闡述如下。
然而，本揭露可以許多不同的形式舉例說明，並且不應該被解釋為限於在此闡述的具體實施例。相反的，提供這些實施 例是為了使本揭露透徹及完整，並將本揭露的範圍完全傳達給熟習此項技術者。
在本說明書全文中，應理解，當稱一元件(例如，層、區域或晶圓(基板))位於另一元件「上」、「連接至」或「耦合至」另一元件時，所述元件可直接位於所述另一元件「上」、直接「連接至」或直接「耦合至」所述另一元件或其間可存在其他居中的元件。反之，當稱一元件「直接位於」另一元件「上」、「直接連接至」或「直接耦合至」另一元件時，則其間可能不存在其他居中的元件或層。在全文中，相同的編號指稱相同的元件。本文中所使用的用語「及/或」包括相關列出項目的其中一項或多項的任意組合及所有組合。
將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、組件、區域、層及/或區段，然而任意此類構件、組件、區域、層及/或區段不應受限於該些用語。該些用語僅用於將一構件、組件、區域、層或區段與另一區域、層或區段區分。因此，在不背離例示性實施例的教示內容的條件下，以下所論述的第一構件、第一組件、第一區域、第一層或第一區段可被稱為第二構件、第二組件、第二區域、第二層或第二區段。
在本文中，為便於說明，可使用例如「在...之上」、「上方的」、「在...之下」及「下方的」等空間相對性用語來闡述如圖式中所示的一個元件相對於另外一個或多個元件的關係。將理解的是除了在圖式中所描繪的定向外，空間相對性用語還旨在涵蓋 裝置在使用或操作中的不同定向。舉例而言，若翻轉圖式中的裝置，則描述為在其他元件「之上」或「上方」的元件此時將被定向為在其他元件或特徵「之下」或「下方」。因此，用語「在...之上」可依據圖式中的特定方向而包含上方及下方兩種定向。所述裝置可以其他方式定向(旋轉90度或其他定向)，而本文中所用的空間相對性描述語可相應地進行解釋。
本文所用術語僅用於闡述特定實施例，且本揭露不以此為限。除非上下文另外明確指出，否則本文中所使用的單數形式「一(a及an)」及「所述(the)」旨在也包括複數形式。還將理解的是用語「包括(comprises及/或comprising)」當用於本說明書中時，具體說明所陳述的特徵、整體、步驟、操作、構件、元件及/或其群組的存在，但不排除一或多個其他特徵、整體、步驟、操作、構件、元件及/或其群組的存在或添加。
在下文中，將參照示出本揭露的實施例的示意圖描述本揭露的實施例。在圖式中，舉例而言，由於製造技術及/或容差，可估算所示形狀的各種修改形式。因此，本揭露的實施例不應被解釋為僅限於本文所示的特定形狀的區域，而是例如包括製造中導致的形狀變化。以下實施例亦可單獨構成、以組合構成或以部分組合構成。
下述本揭露的內容可具有各式組態，且本文中僅提出所需組態，但本揭露不以此為限。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、或其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020不限於此，且可包括其他類型的的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽®、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起與彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020 或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件不限於此，而是取決於電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。 然而，電子裝置1000不限於此，且可為能夠處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，例如主板等印刷電路板1110可 容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接或電性連接至印刷電路板1110的其他組件或可不物理連接或不電性連接至印刷電路板1110的其他組件(例如相機模組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等金屬性材料；以及鈍化層2223，其例如是氧化物層或氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：利用例如感光成像介電(photoimageable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍 化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。 亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的印刷電路板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於印刷電路板2302中的狀態下，由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入於印刷電路板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120 的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接結構2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121及連接墊2122等的積體電路(IC)。 連接結構2140可包括：絕緣層2141；配線層2142，形成於絕緣層2141上；及通孔2143，將連接墊2122與配線層2142彼此電性連接。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用印刷電路板的扇入型半導體封裝的厚度的情況下實施。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如印刷電路板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下，將參照圖式闡述一種半導體封裝，所述半導體封 裝能夠在以封裝積體電路的形式封裝半導體晶片時防止在探針測試的過程中對連接墊造成損害，防止因包封體的滲出而污染連接墊，即使為封裝積體電路的形式仍減小厚度，且在半導體晶片的主動面上容易形成重佈線層(RDL)。
圖9為示出半導體封裝的實例的剖面示意圖。
圖10為沿圖9的半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖9，根據例示性實施例的扇出型半導體封裝100A可包括：框架110，具有貫穿孔110H；半導體晶片120，配置於框架110的貫穿孔110H中且具有上面配置有連接墊122的主動面以及與所述主動面相對配置的非主動面；包封體130，覆蓋框架110以及半導體晶片120的至少部分並填充貫穿孔110H的至少部分；連接結構140，配置於框架110以及半導體晶片120的主動面上；鈍化層150，配置於連接結構140上；凸塊下金屬層160，配置於鈍化層150的開口151中；以及電性連接結構170，配置於鈍化層150上並連接至凸塊下金屬層160。詳言之，半導體晶片120可包括：本體121，具有上面配置有連接墊122的主動面以及與所述主動面相對的非主動面；鈍化膜123，配置於本體121的所述主動面上並覆蓋連接墊122的至少部分；第一連接凸塊124，配置於鈍化膜123上並電性連接至連接墊122；以及第一塗層125，配置於鈍化膜123上並覆蓋第一連接凸塊124的側表面的至少部分。
同時，半導體封裝是藉由重佈線層(RDL)對裸晶粒中 的積體電路進行重佈線、並利用包封體對其進行包封而製造。然而，若裸晶粒的連接墊的下部設置有脆性圖案或是由易受衝擊影響的鋁(Al)墊形成的，則在直接對連接墊執行探針測試時，可發生對連接墊的損害，此可為缺陷率的直接導致原因。在此種情形中，在製造封裝之後，有必要在完成檢查測試中濾出缺陷產品。 然而，由於檢查測試是在完成對已具有缺陷的積體電路的封裝之後執行的，因此在良率或製程損失方面可存在問題。此外，當利用包封體包封裸晶粒時，包封體可滲出，因此可發生污染連接墊的問題。
另一方面，根據實例的半導體封裝100A可具有以下形式，其中第一連接凸塊124進一步配置於半導體晶片120的連接墊122上，且第一連接凸塊124的側表面被形成於鈍化膜123上的第一塗層125覆蓋。換言之，連接墊122未被直接暴露至半導體晶片120的外部，且因此可防止在探針測試的過程中對連接墊122造成損害。此外，亦可防止在封裝製程中由包封體130導致的滲出問題。此外，由於第一塗層125抓住半導體晶片120，因此可改善翹曲或機械效能。此外，可防止在基板製程中製造多個半導體封裝100A且然後鋸切成單一封裝時可能發生的樹脂毛邊(resin burr)。
同時，在根據實例的半導體封裝100A的半導體晶片120的情形中，第一連接凸塊124並非簡單地形成於連接墊122上。 此處，亦在鈍化膜123上形成能夠抓住第一連接凸塊124的第一 塗層125。在此種情形中，對第一連接凸塊124及第一塗層125執行研磨製程，此將在稍後進行闡述。就此而言，即使在封裝積體電路的形式中，亦可減小整體厚度。此外，第一連接凸塊124的表面可被暴露出，且因此可輕易地甚至連接至連接通孔143。
詳言之，根據實例的半導體封裝100A的半導體晶片120亦可應用至封裝積體電路的情形，所述封裝積體電路是以晶片規格在裸晶粒的連接墊上形成重佈線層(RDL)且然後在其上方形成焊料凸塊之後而達成。詳言之，使用在於對應封裝積體電路的鈍化膜上形成塗層之後研磨焊料凸塊及塗層的方法，可實施上述半導體晶片120。換言之，第一連接凸塊124可包含熔點較重佈線層142或連接通孔143的導電材料的熔點低的低熔點金屬，例如焊料。因此，第一連接凸塊可具有應用至封裝晶粒以及裸晶粒的結構，藉此具有廣泛的用途。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別的組件。
框架110可視特定材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。當配線層、配線通孔等形成於稍後將闡述的框架110中時，扇出型半導體封裝100A可作為層疊封裝(POP)類型封裝使用。框架110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中，使得半導體晶片120與框架110間隔開預定距離。半導體晶片120的側表面可被框架110環繞。然而，此形式僅為舉例說明，並可經各式 修改以具有其他形式，且可依這樣的形式執行另一功能。必要時可省略框架110，但具有框架110的情形在確保本揭露中所預期的板級可靠性方面可更具有優勢。
框架110可包括絕緣層111。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。當使用具有高剛度的材料(例如，含有玻璃纖維的預浸體)時，框架110可用作支撐構件用於半導體封裝100的翹曲控制。
半導體晶片120可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。在此情況下，舉例而言，所述積體電路可為處理器晶片，例如中央處理器(例如中央處理單元(central processing unit，CPU))、圖形處理器(例如圖形處理單元(graphics processing unit，GPU))、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳細而言為應用處理器(application processor，AP)。然而，本揭露並非僅限於此，且所述半導體晶片可為邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(ASIC) 等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等。此外，所述積體電路可為電源管理積體電路(power management integrated circuit，PMIC)等。此外，該些電路相關組件亦進行組合。
半導體晶片120可以主動晶圓為基礎形成。在此情形下，半導體晶片120的本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。 連接墊122中的每一者的材料可為例如鋁(Al)等導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。
第一連接凸塊124配置於半導體晶片120的連接墊122上。第一連接凸塊124與連接墊122的開放表面接觸，同時填充鈍化膜123的暴露出連接墊122的至少部分的開口123h。第一連接凸塊124可延伸至覆蓋鈍化層123的配置於連接墊122上的部分，且因此鈍化層123的部分可在連接墊122與第一連接凸塊124之間延伸。第一連接凸塊124可包含低熔點金屬。低熔點金屬可包括熔點較銅(Cu)的熔點低的材料，例如錫(Sn)或包含錫(Sn)的合金。舉例而言，第一連接凸塊124可為焊料凸塊，但並非僅限於此。覆蓋第一連接凸塊124的側表面的至少部分的第一塗層 125可配置於鈍化膜123上。第一塗層125可包括習知的絕緣材料。舉例而言，所述絕緣材料可為聚醯亞胺(polyimide，PI)、感光成像介電(PID)材料以及味之素構成膜(Ajinomoto buildup film，ABF)，但並非僅限於此。第一連接凸塊124可藉由研磨並蝕刻焊料球而形成，因此第一連接凸塊124的與第一塗層125接觸的表面可具有圓形形狀。
在半導體晶片120的第一連接凸塊124的與連接結構140的連接通孔143接觸的表面上，可形成與本體121相對的凹陷部124h。換言之，半導體晶片120的第一連接凸塊124的與連接結構140的連接通孔143接觸的表面以及半導體晶片120的第一塗層125的與連接結構140的絕緣層141接觸的表面可具有台階部分。如上所述，當半導體晶片120的第一連接凸塊124的表面具有台階部分(亦即，凹陷部124h)時，表面粗糙度增大。絕緣層141可具有朝連接墊122突出的突出部，所述突出部具有與凹陷部124h對應的形狀。因此，可進一步改善與連接結構140的絕緣層141的黏合性。此外，連接結構140的厚度可更薄到小的程度。
晶種層145可配置於半導體晶片120的第一連接凸塊124與連接結構140的連接通孔143之間。晶種層145可包含鈦(Ti)或銅(Cu)中的至少一者。晶種層145可改善不同材料之間的接合力。換言之，可藉由晶種層145進一步改善半導體晶片120的第一連接凸塊124與連接結構140的連接通孔143之間的接合力。 同時，晶種層145可為用於形成重佈線層142及連接通孔143的晶種層。換言之，當執行銅(Cu)鍍覆以形成重佈線層142及連接通孔143時，晶種層145可用作晶種層145。在此種情形中，以與圖式中所示的方式不同的方式，可甚至在絕緣層141的表面上形成晶種層145。
包封體130可保護框架110、半導體晶片120等。包封體的包封形式不受特別限制，但可為包封體環繞框架110、半導體晶片120等的至少部分的形式。在此種情形中，包封體130可覆蓋框架110以及半導體晶片120的非主動面，且可填充貫穿孔110H的壁面與半導體晶片120的側表面之間的空間。同時，包封體130可填充貫穿孔110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲(buckling)情況。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
連接結構140可將半導體晶片120的連接墊122重佈線。具有各種功能的數十至數百個半導體晶片120的連接墊122 可藉由連接結構140進行重佈線，且取決於功能，可經由電性連接結構170在外部物理連接或電性連接。連接結構140可包括：絕緣層141，配置於框架110及半導體晶片120的主動面上；重佈線層142，配置於絕緣層141上；以及連接通孔143，貫穿絕緣層141並將第一連接凸塊124及重佈線層142彼此電性連接。絕緣層141、重佈線層142以及連接通孔143可由較圖式中所示者更多的層數構成。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用感光成像介電(PID)材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性性質時，可更容易地達成連接通孔143的精細間距。即使在絕緣層141為多層時，每一層亦可具有邊界。
重佈線層142可實質上用於對連接墊122進行重佈線，且重佈線層142的形成材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層可包含銅(Cu)。重佈線層142可視對應層的設計而執行各種功能。舉例而言，重佈線層可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。此外，訊號(S)圖案可包括通孔接墊圖案、電性連接結構接墊圖案等。
連接通孔143可將在不同層上形成的重佈線層142、連 接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。連接通孔143中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。較佳地，連接通孔可包含銅(Cu)。 連接通孔143中的每一者可利用導電材料完全填充，或者導電材料可沿各個通孔孔洞的壁形成。此外，可對其應用錐形形狀。
鈍化層150可保護連接結構140不受外部物理或化學損害。鈍化層150可具有暴露出連接結構140的重佈線層142的至少部分的開口151。在鈍化層150中所形成的開口151的數量可為數十至數千個。鈍化層150的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑(solder resist)。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151而暴露出的連接結構140的重佈線層142。可藉由任何習知金屬化方法，使用任何習知導電金屬(例如金屬)以在鈍化層150的開口151中形成凸塊下金屬 層160，但並非僅限於此。
電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170可由低熔點金屬(例如，錫(Sn)或包括錫(Sn)的合金)形成。 更詳細而言，電性連接結構可由焊料等形成。然而，此僅為舉例說明，且電性連接結構的材料並不特別以此為限。電性連接結構170中的每一者可為接腳、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構包括多個層時，電性連接結構包括銅柱及焊料。當電性連接結構包括單個層時，電性連接結構包括錫-銀焊料或銅。然而，所述電性連接結構僅為實例，且本揭露並非僅限於此。
電性連接結構170的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更加優異。電性連接結構170中的至少一者可配置於扇出區域中。所述扇出區域是指除配置有半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可讓多個輸入/輸出(I/O)端 子得以實施，且可有利於三維內連線(3D interconnection)。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，儘管圖式中未示出，但若有必要，則貫穿孔110H的壁面上可形成用於散熱及/或屏蔽電磁波的目的的金屬薄膜。另外，若有必要，則貫穿孔110H中可配置彼此執行相同功能或不同功能的多個半導體晶片120。另外，若有必要，則貫穿孔110H中可配置單獨的被動組件，例如電感器、電容器等。此外，若有必要，則可於鈍化層150的表面上配置被動組件，例如包括例如電感器、電容器等的表面安裝技術(surface mount technology，SMT)組件。
圖11為示出在圖9的半導體封裝的半導體晶片上形成連接結構的製程的示意性製程圖。
參照圖11，首先，提供半導體晶片120。半導體晶片120包括鈍化膜123，鈍化膜123配置在本體121的上面配置有連接墊122的主動面上且具有開口123h，並在覆蓋連接墊122的至少部分的同時暴露出連接墊122的至少部分。半導體晶片120亦包括第一連接凸塊124，第一連接凸塊124配置於鈍化膜123的開口123h中並連接至經由鈍化膜123的開口123h被敞露出的連接墊122。連接墊122被第一連接凸塊124阻擋，藉此防止在探針測試中受到損害，並防止由樹脂滲出導致的污染。第一連接凸塊124 覆蓋鈍化層123的配置於連接墊122上的部分，且因此鈍化層123的所述部分在連接墊122與第一連接凸塊124之間延伸。
接下來，在鈍化膜123上形成覆蓋第一連接凸塊124的第一塗層125。第一塗層125可利用聚醯亞胺、感光成像介電質、味之素構成膜等藉由習知的塗覆製程或層壓製程而形成。然後，執行研磨製程使得第一連接凸塊124的表面自第一塗層125暴露出。如上所述，在第一連接凸塊124被第一塗層125抓住的同時執行研磨製程。就此而言，即使在半導體晶片120處於封裝狀態中時，亦可以與裸晶粒類似的方式將第一連接凸塊容易地嵌入於扇出型半導體封裝100A中。此外，由於執行了研磨製程，因此可減小其厚度。
然後，若有必要，則利用蝕刻製程等在第一連接凸塊124的表面上形成凹陷部124h。然後，在塗覆製程或層壓製程中利用感光成像介電質在第一連接凸塊124及第一塗層125上形成絕緣層141，利用微影製程在絕緣層141中形成通孔孔洞，利用鍍覆製程形成重佈線層142及連接通孔143，從而在半導體晶片120的主動面上形成連接結構140。可首先在第一連接凸塊124的表面上形成單獨的晶種層145，以改善接合力。在此種情形中，晶種層145可用作用於鍍覆重佈線層142及連接通孔143的基底晶種層。
圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖12，在根據另一實例的扇出型半導體封裝100B 中，框架110可包括：第一絕緣層111a，與絕緣層141接觸；第一配線層112a，與絕緣層141接觸且嵌入於第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的與其中嵌入有第一配線層112a的一側相對的一側上；第二絕緣層111b，配置於第一絕緣層111a的與其中嵌入有第一配線層112a的一側相對的一側上並覆蓋第二配線層112b的至少部分；以及第三配線層112c，配置於第二絕緣層111b的與其中嵌入有第二配線層112b的一側相對的一側上。第一配線層112a、第二配線層112b及第三配線層112c電性連接至連接墊122。由於框架110可包括大量的配線層112a、配線層112b及配線層112c，因此可簡化連接結構140。因此，因形成連接結構140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。分別而言，第一配線層112a及第二配線層112b可經由穿過第一絕緣層111a的第一配線通孔113a電性連接至彼此，且第二配線層112b及第三配線層112c可經由穿過第二絕緣層111b的第二配線通孔113b電性連接至彼此。
當第一配線層112a嵌入於第一絕緣層111a中時，因第一配線層112a的厚度而產生的台階可顯著地減小，且連接結構140的絕緣距離可因而成為固定的。因此，可容易執行連接結構140的高密度佈線設計。第一配線層112a可朝第一絕緣層111a內側凹陷。亦即，第一配線層112a可凹陷於第一絕緣層111a中，使得第一絕緣層111a的下表面與第一配線層112a的下表面之間可具有台階。在此種情形中，可防止包封體130的材料滲出而污染第一配 線層112a的現象。框架110的第二配線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。
框架110的配線層112a、配線層112b及配線層112c中的每一者的厚度可大於連接結構140的重佈線層142中的每一者的厚度。框架110可具有較半導體晶片120的厚度大的厚度，因此配線層112a、配線層112b及配線層112c亦可以較大的尺寸形成以匹配其規格。另一方面，連接結構140的重佈線層142可以較配線層112a、配線層112b及配線層112c的尺寸相對小的尺寸形成以實現薄化。
絕緣層111a及絕緣層111b中每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
配線層112a、配線層112b及配線層112c可用於將半導體晶片120的連接墊122重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、配線層112b及配線層112c可視對應層的 設計而執行各種功能。舉例而言，配線層可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，配線層可包括通孔接墊、焊線接墊(wire pad)、電性連接結構接墊等。
配線通孔113a及配線通孔113b可將在不同層上形成的配線層112a、配線層112b及配線層112c彼此電性連接，從而在框架110中形成電性通路。配線通孔113a及配線通孔113b中每一者的材料可為導電材料。配線通孔113a及配線通孔113b中的每一者可以導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。此外，配線通孔可具有錐形形狀。當形成用於第一配線通孔113a的孔洞時，第一配線層112a的一些接墊可充當終止元件。就此而言，此在製程中可為有利的，乃因第一配線通孔113a具有上表面的寬度大於下表面的寬度的錐形形狀。在此情況下，第一配線通孔113a可與第二配線層112b的接墊圖案整合。 當形成用於第二配線通孔113b的孔洞時，第二配線層112b的一些接墊可充當終止元件。就此而言，此在製程中可為有利的，乃因第二配線通孔113b具有上表面的寬度大於下表面的寬度的錐形形狀。在此情況下，第二配線通孔113b可與第三配線層112c的接墊圖案整合。
其他組件(例如，參照圖9至圖11所述的該些組件)亦可應用至根據另一實例的扇出型半導體封裝100B，且詳細說明 與在上述扇出型半導體封裝100A中所作的說明實質上相同，且對其不再予以贅述。
圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖13，在根據另一實例的扇出型半導體封裝100C中，框架110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的一側及另一側上；第二絕緣層111b，配置於第一絕緣層111a的一側上並覆蓋第一配線層112a的至少部分；第三配線層112c，配置於第二絕緣層111b的與其中嵌入有第一配線層112a的一側相對的一側上；第三絕緣層111c，配置於第一絕緣層111a的另一側上並覆蓋第二配線層112b的至少部分；及第四配線層112d，配置於第三絕緣層111c的與其中嵌入有第二配線層112b的一側相對的一側上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。由於框架110可包括數量更大的配線層112a、配線層112b、配線層112c及配線層112d，因此可進一步簡化連接結構140。因此，因形成連接結構140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別穿過第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一配線通孔113a、第二配線通孔113b及第三配線通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電質。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料並非僅限於此。類似地，穿過第一絕緣層111a的第一配線通孔113a的直徑可大於分別穿過第二絕緣層111b及第三絕緣層111c的第二配線通孔113b及第三配線通孔113c的直徑。
框架110的第一配線層112a及第二配線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。框架110的配線層112a、配線層112b、配線層112c及配線層112d中的每一者的厚度可大於連接結構140的重佈線層142中的每一者的厚度。第二配線通孔113b及第三配線通孔113c可具有相對於第一連接通孔113a呈相反方向的錐形形狀。
其他組件(例如，參照圖9至圖12所述的該些組件)亦可應用至根據另一實例的扇出型半導體封裝100C，且詳細說明與在上述扇出型半導體封裝100A及扇出型半導體封裝100B中所作的說明實質上相同，且對其不再予以贅述。
圖14為示出半導體封裝的另一實例的剖面示意圖。
圖15為沿圖14的半導體封裝的剖線II-II’所截取的平面示意圖。
參照圖14，在根據另一實例的扇出型半導體封裝100D中，半導體晶片120可包括：本體121，具有上面配置有連接墊122的主動面以及與所述主動面相對的非主動面；鈍化膜123，配置於本體121的所述主動面上並覆蓋連接墊122的至少部分；第一連接凸塊124，配置於鈍化膜123上並電性連接至連接墊122；第一塗層125，配置於鈍化膜123上並覆蓋第一連接凸塊124的側表面的至少部分；第二連接凸塊126，配置於連接墊122與第一連接凸塊124之間並將連接墊122電性連接至第一連接凸塊124；第二塗層127，配置於鈍化膜123上並覆蓋第二連接凸塊126的側表面的至少部分；以及中間層128，配置於第二塗層127與第一塗層125之間並覆蓋第一連接凸塊124的側表面的至少部分。換言之，半導體晶片120可具有更具體的封裝晶粒形狀。
第一連接凸塊124及第二連接凸塊126包含不同的材料。舉例而言，第一連接凸塊124可包含低熔點金屬，第二連接凸塊126可包含導電材料，且所述低熔點金屬可具有較所述導電材料的熔點低的熔點。所述低熔點金屬可為錫(Sn)或含有錫(Sn)的合金。所述導電材料可包括銅(Cu)。詳言之，第一連接凸塊124可為包含焊料的焊料凸塊，而第二連接凸塊126可為包含銅(Cu)的銅凸塊。換言之，可在具有封裝晶粒的基本結構的同時 根據實例對半導體晶片120進行處理，在所述基本結構中，重佈線層(圖中未示出)藉由銅凸塊126的介質形成於本體121的主動面上，且呈焊球形式的焊料凸塊124形成於重佈線層(圖中未示出)中以與外部進行連接。
第二連接凸塊126的與第一連接凸塊124接觸的表面可與第二塗層127的與中間層128接觸的表面共面。換言之，所述二個表面可設置於實質上相同的平面上。就此而言，在形成用於覆蓋第二連接凸塊126的第二塗層127之後，執行研磨製程以敞露出第二連接凸塊126的表面。因此，可顯著減小厚度，且可提供用於形成中間層128的平坦表面。因此，可提供製程上的各種優點。
鈍化膜123可具有開口123h，開口123h暴露出連接墊122的與第二連接凸塊126接觸的表面的至少部分，且第二連接凸塊126可填充開口123h。第二連接凸塊126可延伸至覆蓋鈍化層123的配置於連接墊122上的部分，且因此鈍化層123的所述部分可在連接墊122與第二連接凸塊126之間延伸。此外，中間層128可具有開口128h，開口128h暴露出第二連接凸塊126的與第一連接凸塊124接觸的表面的至少部分，且第一連接凸塊124可填充開口128h。第一連接凸塊124可延伸至覆蓋中間層128的配置於第二連接凸塊126上的部分，且因此中間層128的所述部分可在第一連接凸塊124與第二連接凸塊126之間延伸。就此而言，可提供具有優異的可靠性及低訊號損失的電性連接通路。
第一塗層125可包含習知的絕緣材料。舉例而言，所述絕緣材料可為聚醯亞胺(PI)、感光成像介電(PID)材料以及味之素構成膜(ABF)，但並非僅限於此。中間層128亦可包含習知的絕緣材料。舉例而言，所述絕緣材料可為聚醯亞胺(PI)、感光成像介電(PID)材料以及味之素構成膜(ABF)，但並非僅限於此。第一塗層125及第二塗層127可包含相同的絕緣材料，且可包含與中間層128的絕緣材料不同的絕緣材料。中間層128可包含與連接結構140的絕緣層141的絕緣材料相同的絕緣材料，例如感光成像介電(PID)材料。第一連接凸塊124的被中間層128覆蓋的側表面可具有與第一連接凸塊的被第一塗層125覆蓋的側表面呈相反方向的錐形形狀。
其他組件(例如，參照圖9至圖13所述的該些組件)亦可應用至根據另一實例的扇出型半導體封裝100D，且詳細說明與在上述扇出型半導體封裝100A、扇出型半導體封裝100B及扇出型半導體封裝100C中所作的說明實質上相同，且對其不再予以贅述。
圖16為示出在圖14的半導體封裝的半導體晶片上形成連接結構的製程的示意性製程圖。
參照圖16，首先提供半導體晶片120。半導體晶片包括：鈍化膜123，配置在本體121的上面配置有連接墊122的主動面上且具有開口123h，並在覆蓋連接墊122的至少部分的同時暴露出連接墊122的至少部分；第二連接凸塊126，配置於鈍化膜123 的開口123h中，並連接至經由鈍化膜123的開口123h敞露出的連接墊122；第二塗層127，配置於鈍化膜123上並覆蓋第二連接凸塊126的側表面的至少部分；中間層128，配置於第二塗層127上，覆蓋第二連接凸塊126的至少部分，且具有暴露出第二連接凸塊126的至少部分的開口128h；以及第一連接凸塊124，配置於中間層128的開口128h中，並連接至經由中間層128的開口128h敞露出的第二連接凸塊126。連接墊122被第一連接凸塊124及第二連接凸塊126阻擋，藉此防止在探針測試中受到損害，並防止由樹脂滲出導致的污染。
接下來，在中間層128上形成覆蓋第一連接凸塊124的第一塗層125。第一塗層125可利用聚醯亞胺、感光成像介電質、味之素構成膜等藉由習知的塗覆製程或層壓製程而形成。然後，執行研磨製程使得第一連接凸塊124的表面被暴露出。如上所述，在第一連接凸塊124被第一塗層125抓住的同時執行研磨製程。 此處，即使在半導體晶片120處於封裝狀態中時，亦可以與裸晶粒類似的方式將半導體晶片容易地嵌入於扇出型半導體封裝100A中。此外，由於執行了研磨製程，因此可減小其厚度。
然後，若有必要，則利用蝕刻製程等在第一連接凸塊124的表面上形成凹陷部124h。然後，在塗覆製程或層壓製程中利用感光成像介電質在第一連接凸塊124及第一塗層125上形成絕緣層141，利用微影製程在絕緣層141中形成通孔孔洞，利用鍍覆製程形成重佈線層142及連接通孔143，從而在半導體晶片120的主 動面上形成連接結構140。可首先在第一連接凸塊124的表面上形成單獨的晶種層145，以改善接合力。在此種情形中，晶種層145可用作用於鍍覆重佈線層142及連接通孔143的基底晶種層。
圖17為示出半導體封裝的另一實例的剖面示意圖。
參照圖17，在根據另一實例的扇出型半導體封裝100E中，框架110可包括：第一絕緣層111a，與絕緣層141接觸；第一配線層112a，與絕緣層141接觸且嵌入於第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的與其中嵌入有第一配線層112a的一側相對的一側上；第二絕緣層111b，配置於第一絕緣層111a的與其中嵌入有第一配線層112a的一側相對的一側上並覆蓋第二配線層112b的至少部分；以及第三配線層112c，配置於第二絕緣層111b的與其中嵌入有第二配線層112b的一側相對的一側上。第一配線層112a、第二配線層112b及第三配線層112c電性連接至連接墊122。分別而言，第一配線層112a及第二配線層112b可經由穿過第一絕緣層111a的第一配線通孔113a電性連接至彼此，且第二配線層112b及第三配線層112c可經由穿過第二絕緣層111b的第二配線通孔113b電性連接至彼此。
其他組件(例如，參照圖9至圖16所述的該些組件)亦可應用至根據另一實例的扇出型半導體封裝100E，且詳細說明與在上述扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C及扇出型半導體封裝100D中所作的說明實質上相同，且對其不再予以贅述。
圖18為示出半導體封裝的另一實例的剖面示意圖。
參照圖18，在根據另一實例的扇出型半導體封裝100F中，框架110可包括：第一絕緣層111a，與絕緣層141接觸；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的一側及另一側上；第二絕緣層111b，配置於第一絕緣層111a的一側上並覆蓋第一配線層112a的至少部分；第三配線層112c，配置於第二絕緣層111b的與其中嵌入有第一配線層112a的一側相對的一側上；第三絕緣層111c，配置於第一絕緣層111a的另一側上並覆蓋第二配線層112b的至少部分；以及第四配線層112d，配置於第三絕緣層111c的與其中嵌入有第二配線層112b的一側相對的一側上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別穿過第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一配線通孔113a、第二配線通孔113b及第三配線通孔113c而彼此電性連接。
其他組件(例如，參照圖9至圖17所述的該些組件)亦可應用至根據另一實例的扇出型半導體封裝100F，且詳細說明與在上述扇出型半導體封裝100A、扇出型半導體封裝100B、100C、扇出型半導體封裝100D及扇出型半導體封裝100E中所作的說明實質上相同，且對其不再予以贅述。
如上所述，根據例示性實施例，即使在封裝處於封裝積 體電路狀態中的半導體晶片時，亦可提供具有新的結構的半導體封裝，所述半導體封裝能夠減小厚度並在半導體晶片的主動面上容易形成重佈線層(RDL)。此外，當以封裝積體電路的形式進行處理的半導體晶片嵌入於半導體封裝中並進行封裝時，可容易執行探針測試而不會對連接墊造成損害。此外，亦可防止由在封裝製程中包封體的樹脂滲出導致的連接墊的污染問題。
雖然例示性實施例已顯示及闡述如上，但對於熟習此項技術者而言顯而易見的是，可在不脫離如由所附的申請專利範圍所界定的本發明的範圍的條件下進行修改及變化。
100A:扇出型半導體封裝
110:框架
110H:貫穿孔
111:絕緣層
120:半導體晶片
121:本體
122:連接墊
123:鈍化膜
123h:開口
124:第一連接凸塊/焊料凸塊
124h:凹陷部
125:第一塗層
130:包封體
140:連接結構
141:絕緣層
142:重佈線層
143:連接通孔
145:晶種層
150:鈍化層
151:開口
160:凸塊下金屬層
170:電性連接結構
I-I’:剖線

Claims (17)

  1. 一種半導體封裝，包括：半導體晶片，包括：本體，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；鈍化膜，配置於所述本體的所述主動面上並覆蓋所述連接墊的至少部分；第一連接凸塊，配置於所述鈍化膜上、具有朝所述連接墊突出的突出部分並電性連接至所述連接墊；以及第一塗層，配置於所述鈍化膜上並覆蓋所述第一連接凸塊的側表面的至少部分；包封體，覆蓋所述半導體晶片的至少部分；以及連接結構，包括：絕緣層，配置於所述半導體晶片的所述第一塗層上；重佈線層，配置於所述絕緣層上；以及連接通孔，穿過所述絕緣層並將所述第一連接凸塊電性連接至所述重佈線層；其中所述第一連接凸塊包含低熔點金屬，所述重佈線層及所述連接通孔包含導電材料，所述低熔點金屬具有較所述導電材料的熔點低的熔點，且所述第一連接凸塊的與所述連接通孔接觸的表面、以及所述第一塗層的與所述絕緣層接觸的表面具有台階。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述低熔點金屬包括焊料，且所述導電材料包括銅(Cu)。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第一連接凸塊在所述第一連接凸塊的與所述連接通孔接觸的表面中 具有朝向所述本體的凹陷部。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述第一連接凸塊的與所述第一塗層接觸的側表面具有圓形形狀。
  5. 如申請專利範圍第1項所述的半導體封裝，更包括配置於所述第一連接凸塊與所述連接通孔之間的晶種層，其中所述晶種層包含鈦(Ti)及銅(Cu)中的至少一者。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述半導體晶片更包括：第二連接凸塊，配置於所述連接墊與所述第一連接凸塊之間並將所述連接墊電性連接至所述第一連接凸塊；第二塗層，配置於所述鈍化膜上並覆蓋所述第二連接凸塊的側表面的至少部分；以及中間層，配置於所述第二塗層與所述第一塗層之間並覆蓋所述第一連接凸塊的至少部分；且所述第一連接凸塊及所述第二連接凸塊包含不同的材料。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述第二連接凸塊的與所述第一連接凸塊接觸的表面與所述第二塗層的與所述中間層接觸的表面共面。
  8. 如申請專利範圍第6項所述的半導體封裝，其中所述第二連接凸塊填充所述鈍化膜的開口，所述鈍化膜的所述開口暴露出所述連接墊的與所述第二連接凸塊接觸的表面的至少部分，且所述第一連接凸塊填充所述中間層的開口，所述中間層的所述開口暴露出所述第二連接凸塊的與所述第一連接凸塊接觸的表面的至少部分。
  9. 如申請專利範圍第6項所述的半導體封裝，其中所述第二連接凸塊包含導電材料，且所述低熔點金屬具有較所述第二連接凸塊的所述導電材料的熔點低的熔點。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述低熔點金屬包括焊料，且所述第二連接凸塊的所述導電材料包括銅(Cu)。
  11. 如申請專利範圍第6項所述的半導體封裝，其中所述鈍化層的部分在所述連接墊與所述第二連接凸塊之間延伸，且所述中間層的部分在所述第二連接凸塊與所述第一連接凸塊之間延伸。
  12. 如申請專利範圍第1項所述的半導體封裝，更包括具有貫穿孔的框架，其中所述半導體晶片配置於所述貫穿孔中，且所述包封體填充所述貫穿孔的至少部分。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述框架包括：第一絕緣層，與所述絕緣層接觸；第一配線層，與所述絕緣層接觸且嵌入於所述第一絕緣層中；第二配線層，配置於所述第一絕緣層的與其中嵌入有所述第一配線層的一側相對的一側上；第一配線通孔，穿過所述第一絕緣層並將所述第一配線層電性連接至所述第二配線層；第二絕緣層，配置於所述第一絕緣層的與其中嵌入有所述第一配線層的一側相對的一側上並覆蓋所 述第二配線層的至少部分；第三配線層，配置於所述第二絕緣層的與其中嵌入有所述第二配線層的一側相對的一側上；以及第二配線通孔，穿過所述第二絕緣層並將所述第二配線層電性連接至所述第三配線層，且所述第一配線層至所述第三配線層電性連接至所述連接墊。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述框架包括：第一絕緣層；第一配線層，配置於所述第一絕緣層的一側上；第二配線層，配置於所述第一絕緣層的另一側上；第一配線通孔，穿過所述第一絕緣層；第二絕緣層，配置於所述第一絕緣層的所述一側上並覆蓋所述第一配線層的至少部分；第三配線層，配置於所述第二絕緣層的與其中嵌入有所述第一配線層的一側相對的一側上；第二配線通孔，穿過所述第二絕緣層並將所述第一配線層電性連接至所述第三配線層；第三絕緣層，配置於所述第一絕緣層的所述另一側上並覆蓋所述第二配線層的至少部分；第四配線層，配置於所述第三絕緣層的與其中嵌入有所述第二配線層的一側相對的一側上；以及第三配線通孔，穿過所述第三絕緣層並將所述第二配線層電性連接至所述第四配線層，且所述第一配線層至所述第四配線層電性連接至所述連接墊。
  15. 如申請專利範圍第1項所述的半導體封裝，其中所述鈍化層的部分在所述連接墊與所述第一連接凸塊之間延伸。
  16. 如申請專利範圍第1項所述的半導體封裝，其中所述第一連接凸塊物理接觸所述連接墊與所述鈍化膜。
  17. 一種半導體封裝，包括：半導體晶片，包括：本體，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；鈍化膜，配置於所述本體的所述主動面上並覆蓋所述連接墊的至少部分；第一連接凸塊，配置於所述鈍化膜上並電性連接至所述連接墊；第一塗層，配置於所述鈍化膜上並覆蓋所述第一連接凸塊的側表面的至少部分；第二連接凸塊，配置於所述連接墊與所述第一連接凸塊之間並將所述連接墊電性連接至所述第一連接凸塊；第二塗層，配置於所述鈍化膜上並覆蓋所述第二連接凸塊的側表面的至少部分；以及中間層，配置於所述第二塗層與所述第一塗層之間並覆蓋所述第一連接凸塊的至少部分；包封體，覆蓋所述半導體晶片的至少部分；以及連接結構，包括：絕緣層，配置於所述半導體晶片的所述第一塗層上；重佈線層，配置於所述絕緣層上；以及連接通孔，穿過所述絕緣層並將所述第一連接凸塊電性連接至所述重佈線層；其中所述第一連接凸塊及所述第二連接凸塊包含不同的材料。
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