CN110676229A - 半导体封装件 - Google Patents

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Abstract

本公开提供一种半导体封装件，所述半导体封装件包括半导体芯片、包封剂和连接结构，所述半导体芯片包括主体、连接焊盘、钝化膜、第一连接凸块和第一涂覆层，所述包封剂覆盖所述半导体芯片的至少一部分，所述连接结构包括绝缘层、重新分布层和连接过孔。所述第一连接凸块包括低熔点金属，所述重新分布层和所述连接过孔包括导电材料，并且所述低熔点金属的熔点低于所述导电材料的熔点。

Description

半导体封装件
本申请要求于2018年7月3日提交到韩国知识产权局的第10-2018-0076940号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容通过引用包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可延伸到设置有半导体芯片的区域的外部的扇出型半导体封装件。
背景技术
半导体封装件通过利用重新分布层(RDL)使处于裸片状态的集成电路(IC)重新分布并且使用包封剂对其进行包封而制造。另外，由于将被应用的芯片的类型(诸如，电源管理IC(PMIC))变化，因此存在芯片按照封装的集成电路(封装的IC)以及裸片的形式嵌在半导体封装件中的情况。
发明内容
本公开的一方面提供一种半导体封装件，当半导体芯片按照封装的集成电路的形式被封装时，该半导体封装件能够防止探头测试的工艺中对连接焊盘的损坏，能够防止由于包封剂的渗出引起的连接焊盘的污染，虽然具有封装的集成电路的形式但仍能够减小厚度，并且能够在半导体芯片的有效表面上容易地形成重新分布层(RDL)。
根据本公开的一方面，使用用于在裸片的连接焊盘上形成连接凸块和涂覆层(在连接凸块和涂覆层上执行研磨工艺)的方法实现具有封装的集成电路的形式的半导体芯片，并且该半导体芯片被封装以制造半导体封装件。
根据本公开的一方面，一种半导体封装件包括半导体芯片、包封剂、连接结构。所述半导体芯片包括：主体，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；钝化膜，设置在所述主体的所述有效表面上并且覆盖所述连接焊盘的至少一部分；第一连接凸块，设置在所述钝化膜上并且电连接到所述连接焊盘；以及第一涂覆层，设置在所述钝化膜上并且覆盖所述第一连接凸块的侧表面的至少一部分。所述包封剂覆盖所述半导体芯片的至少一部分。所述连接结构包括设置在所述半导体芯片的所述第一涂覆层上的绝缘层、设置在所述绝缘层上的重新分布层以及贯穿所述绝缘层并且使所述第一连接凸块电连接到所述重新分布层的连接过孔。所述第一连接凸块包括低熔点金属，所述重新分布层和所述连接过孔包括导电材料，并且所述低熔点金属的熔点低于所述导电材料的熔点。
根据本公开的一方面，一种半导体封装件包括半导体芯片、包封剂、连接结构。所述半导体芯片包括：主体，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；钝化膜，设置在所述主体的所述有效表面上并且覆盖所述连接焊盘的至少一部分；第一连接凸块，设置在所述钝化膜上并且电连接到所述连接焊盘；第一涂覆层，设置所述钝化膜上并且覆盖所述第一连接凸块的侧表面的至少一部分；第二连接凸块，设置在所述连接焊盘和所述第一连接凸块之间并且使所述连接焊盘电连接所述第一连接凸块；第二涂覆层，设置在所述钝化膜上并且覆盖所述第二连接凸块的侧表面的至少一部分；以及中间层，设置在所述第二涂覆层和所述第一涂覆层之间并且覆盖所述第一连接凸块的至少一部分。所述包封剂覆盖所述半导体芯片的至少一部分。所述连接结构包括：绝缘层，设置在所述半导体芯片的所述第一涂覆层上；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且使所述第一连接凸块电连接到所述重新分布层。所述第一连接凸块和所述第二连接凸块包括不同的材料。
根据本公开的一方面，一种半导体封装件包括半导体芯片、包封剂、连接结构。所述半导体芯片包括：主体，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；钝化膜，设置在所述主体的所述有效表面上并且覆盖所述连接焊盘的至少一部分；第二连接凸块，设置在所述钝化膜上并且电连接到所述连接焊盘；第二涂覆层，设置在所述钝化膜上并且覆盖所述第二连接凸块的侧表面的至少一部分；中间层，设置在所述第二涂覆层上并且覆盖所述第二连接凸块的至少一部分；第一连接凸块，设置在所述中间层中并且电连接到所述第二连接凸块；第一涂覆层，设置在所述中间层上并且覆盖所述第一连接凸块的侧表面的至少一部分。所述包封剂覆盖所述半导体芯片的至少一部分。所述连接结构包括：绝缘层，设置在所述半导体芯片的所述第一涂覆层上；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且使所述第一连接凸块电连接到所述重新分布层，其中，所述第一连接凸块和所述第二连接凸块包括不同的材料。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示意性示出电子装置系统的示例的框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在印刷电路板内并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是沿着图9的半导体封装件的线I-I’截取的示意性平面图；
图11是示出在图9的半导体封装件的半导体芯片上形成连接结构的工艺的示意性工艺流程图；
图12是示出半导体封装件的另一示例的示意性截面图；
图13是示出半导体封装件的另一示例的示意性截面图；
图14是示出半导体封装件的另一示例的示意性截面图；
图15是沿着图14的半导体封装件的线II-II’截取的示意性平面图；
图16是示出在图14的半导体封装件的半导体芯片上形成连接结构的工艺的示意性工艺流程图；
图17是示出半导体封装件的另一示例的示意性截面图；
图18是示出半导体封装件的另一示例的示意性截面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
然而，本公开可以以不同的形式进行例证，并且将不被解释为被这里所阐述的具体实施例所限制。更确切的说，提供这些实施例使得本公开将是彻底和完整的，并且将本公开的范围充分地传达给本领域技术人员。
在整个说明书，将理解的是，当诸如层、区域或晶圆(基板)的元件称为“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可以直接“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于两者之间的其他元件。相比之下，当元件称为“直接位于”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可能不存在介于两者之间的其他元件或层。相同的标号始终指示相同的元件。如在这里使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和所有组合。
将明显的是，尽管可在这里使用术语“第一”、“第二”和“第三”等来描述各种构件、组件、区域、层和/或部分，但是任何这样的构件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因而，在不脱离示例性实施例的教导的情况下，下面讨论的第一构件、组件、区域、层或部分可被称为第二构件、组件、区域、层或部分。
为了易于描述，这里可以使用诸如“在……上方”、“上”、“在……下方”以及“下”等的空间相对术语以描述如附图中所示的一个元件相对于另一元件的关系。将理解的是，空间相对术语意图除了包含附图中所描绘的方位以外还包含装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则描述相对于另一元件位于“上方”或“上”的元件于是将被定位为相对于另一元件位于“下方”或“下”。因而，术语“在……上方”可根据附图的特定方向包括“在……上方”和“在……下方”两种方位。装置可按照其他方式(旋转90度或处于其他方位)定位，且可对这里使用的空间相对描述符做出相应解释。
这里使用的术语仅描述特定实施例且本公开不受限于此。如这里使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包含”和/或“具有”列举存在所陈述的特征、数量、步骤、操作、构件、元件和/或它们的组，但是不排除存在或添加一个或更多个其他特征、数量、步骤、操作、构件、元件和/或它们的组。
在下文中，将参照示出本公开的实施例的示意图描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可估计所示的形状的变型。因而，本公开的实施例不应被解释为局限于例如这里所示出区域的特定形状，以包括由制造而引起的形状上的变化。下面的实施例还可单独构成、组合或者部分组合。
下面描述的本公开的内容可具有各种构造并且这里仅提出了所需的构造，但不限于此。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可容纳主板1010。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到如下所述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、
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3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是能够处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如主板的印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不被使用，而是可以被封装并且在封装状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，会难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的金属材料；以及诸如氧化物层、氮化物膜层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可以非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在印刷电路板内并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301重新分布，并且在扇入型半导体封装件2200安装在印刷电路板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌入在印刷电路板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接结构2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；布线层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和布线层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到位于半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述半导体封装件，该半导体封装件能够在半导体芯片按照封装的集成电路的形式封装时，防止在探头检测的工艺中对连接焊盘的损坏，防止由于包封剂的渗出而引起的连接焊盘的污染，即使在封装的集成电路的情况下仍减小厚度，并且容易在半导体芯片的有效表面上形成重新分布层(RDL)。
图9是示出半导体封装件的示例的示意性截面图。
图10是沿着图9的半导体封装件的线I-I’截取的示意性平面图。
参照图9，根据示例性实施例的扇出型半导体封装件100A可包括：框架110，具有通孔110H；半导体芯片120，设置在框架110的通孔110H中并且具有设置有连接焊盘122的有效表面和设置为与有效表面相对的无效表面；包封剂130，覆盖框架110和半导体芯片120的至少一部分并且填充通孔110H的至少一部分；连接结构140，设置在半导体芯片120的有效表面和框架110上；钝化层150，设置在连接结构140上；凸块下金属层160，设置在钝化层150的开口151中；以及电连接结构170，设置在钝化层150上并且连接到凸块下金属层160。详细地，半导体芯片120可包括：主体121，具有设置有连接焊盘122的有效表面和与有效表面相对的无效表面；钝化膜123，设置在主体121的有效表面上并且覆盖连接焊盘122的至少一部分；第一连接凸块124，设置在钝化膜123上并且电连接到连接焊盘122；以及第一涂覆层125，设置在钝化膜123上并且覆盖第一连接凸块124的侧表面的至少一部分。
另外，半导体封装件通过利用重新分布层(RDL)使裸片中的集成电路重新分布并且使用包封剂对其进行包封而制造。然而，如果裸片的连接焊盘的下部设置有易受冲击影响的易碎的图案或者利用铝(Al)焊盘形成，当在连接焊盘上直接执行探头测试时，可能发生对连接焊盘的损坏，这可能是缺陷率的直接原因。在这种情况下，在制造封装件之后，有必要在完成检查测试中过滤掉缺陷产品。然而，由于在完成集成电路的封装(已经存在缺陷)之后执行检查测试，因此可能存在良率或工艺损耗的问题。此外，尽管使用包封剂包封裸片，但包封剂仍可能渗出，从而可能发生连接焊盘被污染的问题。
另外，根据示例的扇出型半导体封装件100A可具有如下形式：第一连接凸块124还设置在半导体芯片120的连接焊盘122上，并且第一连接凸块124的侧表面被形成在钝化膜123上的第一涂覆层125覆盖。换句话说，连接焊盘122没有直接暴露到半导体芯片120的外部，因此可防止探头测试工艺中对连接焊盘122的损坏。此外，还可防止封装工艺中由于包封剂130引起的渗出问题。另外，由于第一涂覆层125支撑半导体芯片120，因此可改善翘曲或机械性能。此外，可防止基板工艺中在制造多个扇出型半导体封装件100A然后锯切为单个封装件时可能发生的树脂毛刺。
另外，在根据示例的扇出型半导体封装件100A的半导体芯片120的情况下，第一连接凸块124不仅仅形成在连接焊盘122上。这里，能够支撑第一连接凸块124的第一涂覆层125还形成在钝化膜123上。在这种情况下，对第一连接凸块124和第一涂覆层125上执行研磨工艺，这将稍后描述。在这个方面，即使在封装的集成电路的形式下，仍可减小总厚度。此外，可使第一连接凸块124的表面暴露，因此可易于平坦地连接到连接过孔143。
详细地，根据示例的扇出型半导体封装件100A的半导体芯片120还可适用于在重新分布层(RDL)按照芯片规格形成在裸片的连接焊盘上然后在其上方形成焊料凸块之后交付的封装的集成电路的情况。详细地，在涂覆层形成在相应的封装的集成电路的钝化膜上之后使用研磨焊料凸块和涂覆层的方法，可实现如上所述的半导体芯片120。换句话说，第一连接凸块124可包括具有低于连接过孔143或重新分布层142的导电材料的熔点的熔点的低熔点金属(例如，焊料)。因此，第一连接凸块可具有适用于封装件芯片以及裸片的结构，从而具有广泛的通用性。
在下文中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装件100A中的各个组件。
框架110可根据特定材料改善扇出型半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。当布线层、布线过孔等形成在将稍后描述的框架110中时，扇出型半导体封装件100A可用作层叠封装(POP)型封装件。框架110可具有通孔110H。半导体芯片120可设置在通孔110H中以与框架110间隔开预定距离。半导体芯片120的侧表面可被框架110围绕。然而，这样的形式仅是示例，并且可进行各种修改以具有其他形式，并且可根据这样的形式执行其他功能。如果需要，可省略框架110，但是具有框架110的情况在确保如在本公开中预期的板级可靠性方面可以是更有利的。
框架110可包括绝缘层111。例如，绝缘材料可用作绝缘层111的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。当使用具有高的刚性的材料(诸如，包含玻璃纤维的半固化片)时，框架110可用作用于扇出型半导体封装件100A的翘曲控制的支撑构件。
半导体芯片120可以为在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。在这种情况下，例如，IC可以是诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理器(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(详细地，应用处理器(AP))。然而，本公开不限于此，并且半导体芯片可以是诸如模拟数字转换器(ADC)或专用集成电路(ASIC)等的逻辑芯片，或者是诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片。此外，IC可以为电源管理集成电路(PMIC)等。此外，也可组合这些电路相关组件。
半导体芯片120可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可使半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以为诸如铝(Al)等的导电材料。使连接焊盘122暴露的钝化膜123可形成在主体121上，并且可以为氧化物层、氮化物层等或者氧化物层和氮化物层的双层。
第一连接凸块124设置在半导体芯片120的连接焊盘122上。第一连接凸块124与连接焊盘122的敞开表面接触同时填充钝化膜123的使连接焊盘122的至少一部分暴露的开口123h。第一连接凸块124可延伸以覆盖钝化膜123的设置在连接焊盘122上的部分，因此，钝化膜123的部分可在连接焊盘122和第一连接凸块124之间延伸。第一连接凸块124可包括低熔点金属。低熔点金属可包括具有低于铜(Cu)的熔点的熔点的材料(诸如，锡(Sn)或包括锡(Sn)的合金)。例如，第一连接凸块124可以为焊料凸块，但不限于此。覆盖第一连接凸块124的侧表面的至少一部分的第一涂覆层125可设置在钝化膜123上。第一涂覆层125可包括已知的绝缘材料。例如，绝缘材料可以为聚酰亚胺(PI)、感光介电(PID)材料和ABF(Ajinomotobuildup film)，但不限于此。第一连接凸块124可通过研磨并且蚀刻焊球形成，因此第一连接凸块124与第一涂覆层125接触的表面可具有圆弧曲面形形状。
在半导体芯片120的第一连接凸块124的与连接结构140的连接过孔143接触的表面上，可形成与主体121相对的凹入部124h。换句话说，半导体芯片120的第一连接凸块124的与连接结构140的连接过孔143接触的表面与半导体芯片120的第一涂覆层125的与连接结构140的绝缘层141接触的表面可具有高度差。如上所述，当半导体芯片120的第一连接凸块124的表面具有台阶部(即，凹入部124h)时，表面粗糙度增大。绝缘层141可具有朝向连接焊盘122突出的突起部，突起部具有与凹入部124h相对应的形状。因此，可进一步改善与连接结构140的绝缘层141的粘合力。另外，连接结构140的厚度可稍微变薄。
种子层145可设置在半导体芯片120的第一连接凸块124和连接结构140的连接过孔143之间。种子层145可包括钛(Ti)或铜(Cu)中的至少一种。种子层145可改善不同材料之间的结合力。换句话说，半导体芯片120的第一连接凸块124和连接结构140的连接过孔143之间的结合力可通过种子层145进一步改善。另外，种子层145可以为用于形成重新分布层142和连接过孔143的种子层。换句话说，种子层145可用作当执行用于形成重新分布层142和连接过孔143的铜(Cu)镀覆时的种子层。在这种情况下，按照与附图中示出的方式不同的方式，种子层145可平坦地形成在绝缘层141的表面上。
包封剂130可保护框架110、半导体芯片120等。包封剂的包封形式没有具体地限制，而可以是包封剂围绕框架110、半导体芯片120等的至少部分的形式。在这种情况下，包封剂130可覆盖框架110和半导体芯片120的无效表面，并且填充通孔110H的壁表面和半导体芯片120的侧表面之间的空间。另外，包封剂130可填充通孔110H以因此用作粘合剂并且减小半导体芯片120的根据特定材料的屈曲。
包封剂130的材料没有具体地限制。例如，绝缘材料可用作包封剂的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、RF-4、BT等)。可选地，PID树脂也可用作绝缘材料。
连接结构140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十至数百个连接焊盘122可通过连接结构140重新分布，并且可根据功能通过电连接结构170物理连接到外部或电连接到外部。连接结构140可包括：绝缘层141，设置在框架110和半导体芯片120的有效表面上；重新分布层142，设置在绝缘层141上；以及连接过孔143，贯穿绝缘层141并且使第一连接凸块124和重新分布层142彼此电连接。绝缘层141、重新分布层142和连接过孔143可包括比附图中示出的层的数量多的数量的层。
绝缘层141中的每个的材料可以为绝缘材料。在这种情况下，感光介电(PID)材料还可用作绝缘材料。也就是说，绝缘层141可以为感光绝缘层。当绝缘层141具有感光性质时，可更容易地实现连接过孔143的精细节距。即使在绝缘层141为多层时，每个层仍可具有边界。
重新分布层142可基本上用于使连接焊盘142重新分布，并且重新分布层142的形成材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层可包括铜(Cu)。重新分布层142可根据相应层的设计执行各种功能。例如，重新分布层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，信号(S)图案可包括过孔焊盘图案、电连接结构焊盘图案等。
连接过孔143可使形成在不同层上的重新分布层142、连接焊盘122等彼此电连接，结果在扇出型半导体封装件100A中形成了电路径。连接过孔143中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。优选地，连接过孔可包括铜(Cu)。连接过孔143中的每个的可利用导电材料完全地填充，或者导电材料可沿着通路孔中的每个的壁形成。此外，锥形形状可应用于连接过孔143中的每个。
钝化层150可保护连接结构140免受外部物理损坏或化学损坏。钝化层150可具有使连接结构140的重新分布层142的至少部分暴露的开口151。形成在钝化层150中的开口151的数量可以为数十至数千。钝化层150的材料没有具体地限制。例如，绝缘材料可用作钝化层的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，还可使用阻焊剂。
凸块下金属层160可改善电连接结构170的连接可靠性以改善扇出型半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接结构140的通过钝化层150的开口151暴露的重新分布层142。凸块下金属层160可通过任意已知的金属化方法使用任意已知的导电金属(诸如，金属)形成在钝化层150的开口151中，但不限于此。
电连接结构170可物理连接或电连接到扇出型半导体封装件100A的外部。例如，扇出型半导体封装件100A可通过电连接结构170安装在电子装置的主板上。电连接结构170可利用低熔点金属形成(例如，锡(Sn)或包括锡(Sn)的合金)。更详细地，电连接结构可利用焊料等形成。然而，这仅是示例并且电连接结构的材料没有具体地局限于此。电连接结构170中的每个可以为焊盘、焊球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构包括多层时，电连接结构包括铜柱和焊料。当电连接结构包括单层时，电连接结构包括锡-银焊料或铜。然而，电连接结构仅是示例，并且本公开不限于此。
电连接结构170的数量、间距、布置形式等没有具体地限制，并且本领域技术人员可根据设计细节进行充分修改。例如，电连接结构170可根据连接焊盘122的数量按照数十至数千的数量设置，或者可按照数十至数千或更多或者数十至数千或更少的数量设置。当电连接结构170为焊球时，电连接结构170可覆盖凸块下金属层160的延伸到钝化层150的一个表面上的侧表面，并且连接可靠性可更优异。电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
另外，虽然附图中没有示出，但是如果需要，金属薄膜可形成在通孔110H的壁表面上，以用于散热和/或屏蔽电磁波的目的。此外，如果需要，执行彼此相同或彼此不同的功能的多个半导体芯片120可设置在通孔110H中。另外，如果需要，诸如电感器、电容器等的单独的无源组件可设置在通孔110H中。此外，如果需要，无源组件(诸如，包括例如电感器、电容器等的表面安装(SMT)组件)可设置在钝化层150的表面上。
图11是示出在图9的半导体封装件的半导体芯片上形成连接结构的工艺的示意性工艺流程图。
参照图11，首先，设置半导体芯片120。半导体包括钝化膜123，钝化膜123具有使位于主体121的有效表面上的连接焊盘122的至少一部分暴露的开口123h，同时覆盖连接焊盘122的至少一部分。半导体还包括第一连接凸块124，第一连接凸块124设置在钝化膜123的开口123h中并且连接到通过钝化膜123的开口123h敞开的连接焊盘122。连接焊盘122被第一连接凸块124阻挡，从而防止在探头测试中的损坏，并且防止由于树脂渗出引起的污染。第一连接凸块124覆盖钝化膜123的设置在连接焊盘122上的部分，因此，钝化膜123的部分在连接焊盘122和第一连接凸块124之间延伸。
接下来，在钝化膜123上形成覆盖第一连接凸块124的第一涂覆层125。第一涂覆层125可通过使用PI、PID、ABF等利用已知的涂覆工艺或层压工艺形成。然后，执行研磨工艺，从而使第一连接凸块124的表面从第一涂覆层125暴露。如上所述，在第一连接凸块124被第一涂覆层125支撑的同时执行研磨工艺。在这方面，即使当半导体芯片120处于封装状态时，第一连接凸块仍可按照与裸片类似的方式容易地嵌在扇出型半导体封装件100A中。此外，由于执行研磨工艺，可减小其厚度。
然后，如果需要，使用蚀刻工艺等在第一连接凸块124的表面上形成凹入部124h。然后，在涂覆工艺或层压工艺中使用PID在第一连接凸块124和第一涂覆层125上形成绝缘层141，使用光刻工艺在绝缘层141中形成通路孔，使用镀覆工艺形成重新分布层142和连接过孔143，结果在半导体芯片120的有效表面上形成连接结构140。可首先在第一连接凸块124的表面上形成单独的种子层145以改善结合力。在这种情况下，种子层145可用作用于重新分布层142和连接过孔143的镀覆的基体种子层。
图12是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图12，在根据另一示例的扇出型半导体封装件100B中，框架110可包括：第一绝缘层111a，与绝缘层141接触；第一布线层112a，与绝缘层141接触并且嵌在第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与嵌有第一布线层112a的一侧相对的一侧上；第二绝缘层111b，设置在第一绝缘层111a的与嵌有第一布线层112a的一侧相对的一侧上并且覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二绝缘层111b的与嵌有第二布线层112b的一侧相对的一侧上。第一布线层112a、第二布线层112b和第三布线层112c电连接到连接焊盘122。由于框架110可包括大量的布线层112a、112b和112c，因此可简化连接结构140。因此，可抑制在形成连接结构140的工艺中发生的根据缺陷的良率降低。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c可分别通过贯穿第一绝缘层111a的第一布线过孔113a和贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。
当第一布线层112a嵌在第一绝缘层111a中时，可显著减少由于第一布线层112a的厚度产生的高度差，因此连接结构140的绝缘距离可变得恒定。因此，可容易执行连接结构140的高密度的布线设计。第一布线层112a可凹入到第一绝缘层111a的内部。也就是说，第一布线层112a可凹入第一绝缘层111a中，使得第一绝缘层111a的下表面和第一布线层112a的下表面之间可具有高度差。在这种情况下，可防止包封剂130的材料渗出而污染第一布线层112a的现象。框架110的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。
框架110的布线层112a、112b和112c中的每个的厚度可大于连接构件140的重新分布层142中的每个的厚度。框架110的厚度可大于半导体芯片120的厚度，因此布线层112a、112b和112c还可按照更大的尺寸形成以与其规格匹配。另一方面，为了纤薄化，连接结构140的重新分布层142可按照比布线层112a、112b和112c的尺寸相对较小的尺寸形成。
绝缘层111a和111b中的每个的材料没有具体地限制。例如，绝缘材料可用作绝缘层的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中(例如，半固化片、ABF、FR-4、BT等)。可选地，还可使用PID树脂作为绝缘材料。
布线层112a、112b和112c可用于使半导体芯片120的连接焊盘重新分布。布线层112a、112b和112c中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b和112c可根据相应层的设计执行各种功能。例如，布线层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括各种除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案等)。另外，布线层可包括过孔焊盘、线焊盘、电连接结构焊盘等。
布线过孔113a和113b可使形成在不同层上的布线层112a、112b和112c彼此电连接，结果在框架110中形成电路径。布线过孔113a和113b中的每个的材料可以为导电材料。布线过孔113a和113b中的每个可利用导电材料完全地填充，或者导电材料可沿着通路孔中的每个的壁形成。另外，布线过孔可具有锥形形状。当形成用于第一布线过孔113a的孔时，第一布线层112a中的一些焊盘可用作阻挡件。在这方面，在第一布线过孔113a具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。当形成用于第二布线过孔113b的孔时，第二布线层112b中的一些焊盘可用作阻挡件。在这方面，在第二布线过孔113b具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第二布线过孔113b可与第三布线层112c的焊盘图案一体化。
其他组件(例如，参照图9至图11描述的其他组件)也可应用于根据另一示例的扇出型半导体封装件100B，并且详细描述与上述扇出型半导体封装件100A中描述的详细描述基本相同，将省略详细描述。
图13是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图13，在根据另一示例的扇出型半导体封装件100C中，框架110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的一侧和另一侧上；第二绝缘层111b，设置第一绝缘层111a的一侧上并且覆盖第一布线层112a的至少一部分；第三布线层112c，设置在第二绝缘层111b的与嵌有第一布线层112a的一侧相对一侧上；第三绝缘层111c，设置在第一绝缘层111a的另一侧上并且覆盖第二布线层112b的至少一部分；以及第四布线层112d，设置在第三绝缘层111c的与嵌有第二布线层112b的一侧相对的一侧上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。由于框架110可包括更大量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。因此，可抑制在形成连接结构140的工艺中出现的根据缺陷的良率降低。另外，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可分别通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c彼此电连接。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以为例如包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以为PID或包括填料和绝缘树脂的ABF。然而，第一绝缘层111a的材料以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，贯穿第一绝缘层111a的第一布线过孔113a的平均直径可大于分别贯穿第二绝缘层111b的第二布线过孔113b的平均直径和贯穿第三绝缘层111c的第三布线过孔113c的平均直径。
框架110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。框架110的布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的重新分布层142中的每个的厚度。第二布线过孔113b和第三布线过孔113c可具有相对于连接过孔113a在相反的方向上渐窄的形状。
其他组件(例如，参照图9至图12描述的其他组件)也可应用于根据另一示例的扇出型半导体封装件100C，并且详细描述与上述扇出型半导体封装件100A和100B中描述的详细描述基本相同，将省略详细描述。
图14是示出半导体封装件的另一示例的示意性截面图。
图15是沿着图14的半导体封装件的线II-II’截取的示意性平面图。
参照图14，在根据另一示例的扇出型半导体封装件100D中，半导体芯片120可包括：主体121，具有设置有连接焊盘122的有效表面和与有效表面相对的无效表面；钝化膜123，设置在主体121的有效表面上并且覆盖连接焊盘122的至少一部分；第一连接凸块124，设置在钝化膜123上并且电连接到连接焊盘122；第一涂覆层125，设置在钝化膜123上并且覆盖第一连接凸块124的侧表面的至少一部分；第二连接凸块126，设置在连接焊盘122和第一连接凸块124之间并且使连接焊盘122电连接到第一连接凸块124；第二涂覆层127，设置钝化膜123上并且覆盖第二连接凸块126的侧表面的至少一部分；以及中间层128，设置在第二涂覆层127和第一涂覆层125之间并且覆盖第一连接凸块124的侧表面的至少一部分。换句话说，半导体芯片120可具有更具体的封装芯片的形状。
第一连接凸块124和第二连接凸块126包括不同的材料。例如，第一连接凸块124可包括低熔点金属，第二连接凸块126可包括导电材料，并且低熔点金属的熔点可低于导电材料的熔点。低熔点金属可以为锡(Sn)或包含锡(Sn)的合金。导电材料可包括铜(Cu)。详细地，第一连接凸块124可以为包括焊料的焊料凸块，而第二连接凸块126可以为包括铜(Cu)的铜块。换句话说，半导体芯片120可根据示例处理，同时具有封装芯片的基本结构，其中，重新分布层(未示出)通过第二连接凸块126形成在主体121的有效表面上，呈焊球形式的第一连接凸块124形成在重新分布层(未示出)上以用于与外部连接。
第二连接凸块126的与第一连接凸块124接触的表面可与第二涂覆层127的与中间层128接触的表面共面。换句话说，它们可设置在基本相同的平面上。在这方面，在形成用于覆盖第一连接凸块124的第二涂覆层127之后，执行研磨工艺以使第一连接凸块124的表面敞开。结果，可显著减小厚度，并且可提供用于形成中间层128的平坦表面。因此，可提供关于工艺的各种优点。
钝化膜123可具有使与第二连接凸块126接触的连接焊盘122的表面的至少一部分暴露的开口123h，并且第二连接凸块126可填充开口123h。第二连接凸块126可延伸以覆盖钝化膜123的设置在连接焊盘122上的部分，因此，钝化膜123的部分可在连接焊盘122和第二连接凸块126之间延伸。此外，中间层128可具有使第二连接凸块126的与第一连接凸块124接触的表面的至少一部分暴露的开口128h，第一连接凸块124可填充开口128h。第一连接凸块124可延伸以覆盖中间层128的设置在第二连接凸块126上的部分，因此，中间层128的部分可在第一连接凸块124和第二连接凸块126之间延伸。在这方面，可提供具有优异的可靠性和低的信号损耗的电连接路径。
第一涂覆层125可包括已知的绝缘材料。例如，绝缘材料可以为聚酰亚胺(PI)、感光介电(PID)材料和ABF(Ajinomoto buildup film)，但不限于此。中间层128也可包括已知的绝缘材料。例如，绝缘材料可以为聚酰亚胺(PI)、感光介电(PID)材料和ABF(Ajinomotobuildup film)，但不限于此。第一涂覆层125和第二涂覆层127可包括相同的绝缘材料，并且可包括与中间层128的绝缘材料不同的绝缘材料。中间层128可包括与连接构件140的绝缘层141的绝缘材料相同的绝缘材料，例如，感光介电(PID)材料。第一连接凸块124的被中间层128覆盖的侧表面可在与第一连接凸块的被第一涂覆层125覆盖的侧表面相对的方向上具有渐窄的形状。
其他组件(例如，参照图9至图13描述的其他组件)还可应用于根据另一示例的扇出型半导体封装件100D，并且详细描述与上述扇出型半导体封装件100A、100B和100C中描述的详细描述基本相同，将省略详细描述。
图16是示出在图14的半导体封装件的半导体芯片上形成连接结构的工艺的示意性流程图。
参照图16，首先设置半导体芯片120。半导体芯片包括：钝化膜123，具有使位于主体121的有效表面上的连接焊盘122的至少一部分暴露的开口123h，并且覆盖连接焊盘122的至少一部分；第二连接凸块126，设置在钝化膜123的开口123h中并且连接到通过钝化膜123的开口123h敞开的连接焊盘122；第二涂覆层127，设置在钝化膜123上并且覆盖第二连接凸块126的侧表面的至少一部分；中间层128，设置在第二涂覆层127上，覆盖第二连接凸块126的至少一部分并且具有使第二连接凸块126的至少一部分暴露的开口128h；以及第一连接凸块124，设置在中间层128的开口128h中，并且连接到通过中间层128的开口128h敞开的第二连接凸块126。连接焊盘122通过第一连接凸块124和第二连接凸块126阻挡，从而防止在探头测试中的损坏，并且防止由于树脂渗出引起的污染。
接下来，在中间层128上形成覆盖第一连接凸块124的第一涂覆层125。可通过已知的涂覆工艺或层压工艺使用PI、PID、ABF等形成第一涂覆层125。然后，执行研磨工艺使得第一连接凸块124的表面暴露。如上所述，在第一连接凸块124被第一涂覆层125支撑的同时执行研磨工艺。这里，即使在半导体芯片120处于封装状态时，半导体芯片120仍可按照与裸片类似的方式容易地嵌在扇出型半导体封装件100D中。此外，由于执行了研磨工艺，因此可减小其厚度。
然后，如果需要，使用蚀刻工艺等在第一连接凸块124的表面上形成凹入部124h。然而，在涂覆工艺或层压工艺中使用PID在第一连接凸块124和第一涂覆层125上形成绝缘层141，使用光刻工艺在绝缘层141中形成通路孔，使用镀覆工艺形成重新分布层142和连接过孔143，结果在半导体芯片120的有效表面上形成了连接结构140。可首先在第一连接凸块124的表面上形成单独的种子层145以改善结合力。在这种情况下，种子层145可用作用于连接过孔143和重新分布层142的镀覆的基体种子层。
图17是示出半导体封装件的另一示例的示意性截面图。
参照图17，在根据另一示例的扇出型半导体封装件100E中，框架110可包括：第一绝缘层111a，与绝缘层141接触；第一布线层112a，与绝缘层141接触并且嵌在第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与嵌有第一布线层112a的一侧相对的一侧上；第二绝缘层111b，设置在第一绝缘层111a的与嵌有第一布线层112a的一侧相对的一侧上并且覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二绝缘层111b的与嵌有第二布线层112b的一侧相对的一侧上。第一布线层112a、第二布线层112b和第三布线层112c电连接到连接焊盘122。第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一布线过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。
其他组件(例如，参照图9至图16描述的其他组件)还可应用于根据另一示例的扇出型半导体封装件100E，并且详细描述与上述扇出型半导体封装件100A、100B、100C和100D中描述的详细描述基本相同，将省略详细描述。
图18是示出半导体封装件的另一示例的示意性截面图。
参照图18，在根据另一示例的扇出型半导体封装件100F中，框架110可包括：第一绝缘层111a，与绝缘层141接触；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的一侧和另一侧上；第二绝缘层111b，设置在第一绝缘层111a的一侧上并且覆盖第一布线层112a的至少一部分；第三重新分布层112c，设置在第二绝缘层111b的与嵌有第一布线层112a的一侧相对的一侧上；第三绝缘层111c，设置在第一绝缘层111a的另一侧上并且覆盖第二布线层112b的至少一部分上；以及第四布线层112d，设置在第三绝缘层111c的与嵌有第二布线层112b的一侧相对的一侧上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接连接焊盘122。另外，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可分别通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c彼此电连接。
其他组件(例如，参照图9至图17描述的其他组件)还可应用于根据另一示例的扇出型半导体封装件100F，并且详细描述与上述扇出型半导体封装件100A、100B、100C、100D和100E中描述的详细描述基本相同，将省略详细描述。
以上所阐述的，根据示例性实施例，即使在封装处于封装的集成电路的状态下的半导体芯片时，也可提供一种具有新的结构、能够减小厚度并且容易在半导体芯片的有效表面上形成重新分布层(RDL)的半导体封装件。此外，当按照封装的集成电路的形式处理的半导体芯片嵌在半导体封装件中并且被封装时，可在不损坏连接焊盘的情况下容易地执行探头测试。另外，还可防止在封装工艺中由于包封剂的树脂渗出而引起的连接焊盘的污染问题。
虽然上面已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变型。

Claims (18)

1.一种半导体封装件，包括：
半导体芯片，包括：主体，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；钝化膜，设置在所述主体的所述有效表面上并且覆盖所述连接焊盘的至少一部分；第一连接凸块，设置在所述钝化膜上并且电连接到所述连接焊盘；以及第一涂覆层，设置在所述钝化膜上并且覆盖所述第一连接凸块的侧表面的至少一部分；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，包括设置在所述半导体芯片的所述第一涂覆层上的绝缘层、设置在所述绝缘层上的重新分布层以及贯穿所述绝缘层并且使所述第一连接凸块电连接到所述重新分布层的连接过孔，
其中，所述第一连接凸块包括低熔点金属，
所述重新分布层和所述连接过孔包括导电材料，并且
所述低熔点金属的熔点低于所述导电材料的熔点。
2.根据权利要求1所述的半导体封装件，其中，所述低熔点金属包括焊料，并且
所述导电材料包括铜。
3.根据权利要求1所述的半导体封装件，其中，所述第一连接凸块的与所述连接过孔接触的表面以及所述第一涂覆层的与所述绝缘层接触的表面具有高度差。
4.根据权利要求1所述的半导体封装件，其中，所述第一连接凸块在所述第一连接凸块的与所述连接过孔接触的表面中具有朝向所述主体的凹入部。
5.根据权利要求1所述的半导体封装件，其中，所述第一连接凸块的与所述第一涂覆层接触的侧表面具有圆弧曲面形形状。
6.根据权利要求1所述的半导体封装件，其中，所述半导体封装件还包括设置在所述第一连接凸块和所述连接过孔之间的种子层，
其中，所述种子层包括钛和铜中的至少一种。
7.根据权利要求1所述的半导体封装件，其中，所述半导体芯片还包括：第二连接凸块，设置在所述连接焊盘和所述第一连接凸块之间并且使所述连接焊盘电连接到所述第一连接凸块；第二涂覆层，设置在所述钝化膜上并且覆盖所述第二连接凸块的侧表面的至少一部分；以及中间层，设置在所述第二涂覆层和所述第一涂覆层之间并且覆盖所述第一连接凸块的侧表面的至少一部分，并且
所述第一连接凸块和所述第二连接凸块包括不同的材料。
8.根据权利要求7所述的半导体封装件，其中，所述第二连接凸块的与所述第一连接凸块接触的表面与所述第二涂覆层的与所述中间层接触的表面共面。
9.根据权利要求7所述的半导体封装件，其中，所述第二连接凸块填充所述钝化膜的使所述连接焊盘的与所述第二连接凸块接触的表面的至少一部分暴露的开口，并且
所述第一连接凸块填充所述中间层的使所述第二连接凸块的与所述第一连接凸块接触的表面的至少一部分暴露的开口。
10.根据权利要求7所述的半导体封装件，其中，
所述第二连接凸块包括导电材料；并且
所述低熔点金属的熔点低于所述第二连接凸块的所述导电材料的熔点。
11.根据权利要求10所述的半导体封装件，其中，所述低熔点金属包括焊料，并且
所述第二连接凸块的所述导电材料包括铜。
12.根据权利要求7所述的半导体封装件，其中，所述钝化膜的部分在所述连接焊盘和所述第二连接凸块之间延伸，并且
所述中间层的部分在所述第二连接凸块和所述第一连接凸块之间延伸。
13.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：框架，具有通孔，
其中，所述半导体芯片设置在所述通孔中，并且
所述包封剂填充所述通孔的至少一部分。
14.根据权利要求12所述的半导体封装件，其中，所述框架包括：第一绝缘层，与所述绝缘层接触；第一布线层，与所述绝缘层接触并且嵌在所述第一绝缘层中；第二布线层，设置在所述第一绝缘层的与嵌有所述第一布线层的一侧相对的一侧上；第一布线过孔，贯穿所述第一绝缘层并且使所述第一布线层电连接到所述第二布线层；第二绝缘层，设置在所述第一绝缘层的与嵌有所述第一布线层的一侧相对的一侧上并且覆盖所述第二布线层的至少一部分；第三布线层，设置在所述第二绝缘层的与嵌有所述第二布线层的一侧相对的一侧上；以及第二布线过孔，贯穿所述第二绝缘层并且使所述第二布线层电连接到所述第三布线层，并且
所述第一布线层至所述第三布线层电连接到所述连接焊盘。
15.根据权利要求12所述的半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的一侧上；第二布线层，设置在所述第一绝缘层的另一侧上；第一布线过孔，贯穿所述第一绝缘层并且使所述第一布线层电连接到所述第二布线层；第二绝缘层，设置在所述第一绝缘层的一侧上并且覆盖所述第一布线层的至少一部分；第三布线层，设置在所述第二绝缘层的与嵌有所述第一布线层的一侧相对的一侧上；第二布线过孔，贯穿所述第二绝缘层并且使所述第一布线层电连接到所述第三布线层；第三绝缘层，设置在所述第一绝缘层的另一侧上并且覆盖所述第二布线层的至少一部分；第四布线层，设置在所述第三绝缘层的与嵌有所述第二布线层的一侧相对的一侧上；以及第三布线过孔，贯穿所述第三绝缘层并且使所述第二布线层电连接到所述第四布线层，并且
所述第一布线层至所述第四布线层电连接到所述连接焊盘。
16.根据权利要求1所述的半导体封装件，其中，所述钝化膜的部分在所述连接焊盘和所述第一连接凸块之间延伸。
17.一种半导体封装件，包括：
半导体芯片，包括：主体，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；钝化膜，设置在所述主体的所述有效表面上并且覆盖所述连接焊盘的至少一部分；第一连接凸块，设置在所述钝化膜上并且电连接到所述连接焊盘；第一涂覆层，设置所述钝化膜上并且覆盖所述第一连接凸块的侧表面的至少一部分；第二连接凸块，设置在所述连接焊盘和所述第一连接凸块之间并且使所述连接焊盘电连接到所述第一连接凸块；第二涂覆层，设置在所述钝化膜上并且覆盖所述第二连接凸块的侧表面的至少一部分；以及中间层，设置在所述第二涂覆层和所述第一涂覆层之间并且覆盖所述第一连接凸块的至少一部分；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，包括：绝缘层，设置在所述半导体芯片的所述第一涂覆层上；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且使所述第一连接凸块电连接到所述重新分布层，
其中，所述第一连接凸块和所述第二连接凸块包括不同的材料。
18.一种半导体封装件，包括：
半导体芯片，包括：主体，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；钝化膜，设置在所述主体的所述有效表面上并且覆盖所述连接焊盘的至少一部分；第二连接凸块，设置在所述钝化膜上并且电连接到所述连接焊盘；第二涂覆层，设置在所述钝化膜上并且覆盖所述第二连接凸块的侧表面的至少一部分；中间层，设置在所述第二涂覆层上并且覆盖所述第二连接凸块的至少一部分；第一连接凸块，设置在所述中间层中并且电连接到所述第二连接凸块；第一涂覆层，设置在所述中间层上并且覆盖所述第一连接凸块的侧表面的至少一部分；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，包括：绝缘层，设置在所述半导体芯片的所述第一涂覆层上；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且使所述第一连接凸块电连接到所述重新分布层，
其中，所述第一连接凸块和所述第二连接凸块包括不同的材料。
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