CN109560077B - 扇出型半导体封装模块 - Google Patents

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Abstract

本发明提供一种扇出型半导体封装模块。扇出型半导体封装模块包括：芯构件，具有彼此分开的第一通孔和第二通孔以及一个或更多个狭缝；半导体芯片，设置在第一通孔中，并且具有有效表面和与有效表面背对的无效表面，有效表面上设置有连接焊盘；一个或更多个第一无源组件，设置在第二通孔中；包封件，包封芯构件、半导体芯片的无效表面以及一个或更多个第一无源组件中的每个的至少部分；连接构件，设置在芯构件、半导体芯片的有效表面以及一个或更多个第一无源组件上并且包括重新分布层，重新分布层电连接到连接焊盘和一个或更多个第一无源组件；及第一金属层，填充一个或更多个狭缝。一个或更多个狭缝中的至少一个形成在第一通孔和第二通孔之间。

Description

扇出型半导体封装模块
本申请要求于2017年9月27日提交到韩国知识产权局的第10-2017-0125282号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种至少一个半导体芯片和多个无源组件被包封在单个封装件中的扇出型半导体封装模块。
背景技术
随着用于移动设备的显示器尺寸的增大，增大电池容量的必要性已经增加。随着电池容量的增大，由移动设备的电池占据的面积增大，因此需要减小印刷电路板(PCB)的尺寸。因此，安装组件的面积减小，使得对模块化的兴趣不断增加。
同时，安装多个组件的现有技术的示例可包括板上芯片(COB)技术。COB是一种使用表面安装技术(SMT)将独立的无源元件和半导体封装件安装在印刷电路板上的方法。这种方式具有成本方面的优势，但需要宽的安装面积，以保持组件之间的最小间距。组件之间的电磁干扰(EMI)大并且半导体芯片与组件之间的距离大，使得电噪声增大。
发明内容
本公开的一方面可提供一种扇出型半导体封装模块，在该扇出型半导体封装模块中，通过在单个封装件中与半导体芯片一起设置和模块化多个无源组件，可显著地减小安装面积，可显著地减小半导体芯片和多个无源组件之间的电路径，并且可通过镀覆容易地阻挡电磁干扰(EMI)。
根据本公开的一方面，可提供一种扇出型半导体封装模块，在该扇出型半导体封装模块中，引入了具有多个通孔的芯构件，多个无源组件和半导体芯片设置在相应的通孔中并且在单个封装件中被模块化，并且填充有金属层的一个或更多个狭缝形成在相应的通孔之间，以阻挡EMI。
根据本公开的一方面，一种扇出型半导体封装模块可包括：芯构件，具有彼此分开的第一通孔和第二通孔以及一个或更多个狭缝；半导体芯片，设置在所述第一通孔中并且具有有效表面和与所述有效表面背对的无效表面，所述有效表面上设置有连接焊盘；一个或更多个第一无源组件，设置在所述第二通孔中；包封件，包封所述芯构件、所述半导体芯片的所述无效表面以及所述一个或更多个第一无源组件中的每个的至少部分；连接构件，设置在所述芯构件、所述半导体芯片的所述有效表面以及所述一个或更多个第一无源组件上并且包括重新分布层，所述重新分布层电连接到所述连接焊盘和所述一个或更多个第一无源组件；及第一金属层，填充所述一个或更多个狭缝，其中，所述一个或更多个狭缝中的至少一个形成在所述第一通孔和所述第二通孔之间。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装模块的示例的示意性透视图；
图10是图9的扇出型半导体封装模块的示意性截面图；
图11是沿着图10的扇出型半导体封装模块的线I-I’截取的示意性平面图；
图12是示出在图9的扇出型半导体封装模块的芯构件中形成金属层的工艺的示意图；
图13A至图13H是示出图9的扇出型半导体封装模块的芯构件的各种示例的示意图平面图；及
图14和图15是示出根据图9的扇出型半导体封装模块的芯构件是否存在填充有金属层的狭缝的EMI噪声降低效果的示意性平面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，可夸大或者缩小组件的形状、尺寸等。
这里，与附图的截面相关的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不由如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合剂层的间接连接以及两个组件之间的直接连接。另外，从概念上讲，“电连接”包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来指示元件时，该元件不会由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里使用的术语“示例性实施例”不是指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过全部或部分地彼此组合来实现。例如，除非在其中提供了相反或相矛盾的描述，否则即使一个元件未在另一示例性实施例中描述，在特定示例性实施例中描述的该元件仍可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非在上下文中另外解释，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可连接到以下将描述的其他组件以形成各种信号线1090。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括在诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G、4G和5G协议以及在上述协议之后指定的任何其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括各种其他无线标准或协议或者有线标准或协议。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，在如上所述的各种电子装置1000中可使用用于各种目的的半导体封装件。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或者电连接到母板1110或者可不物理连接或者电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且芯片相关组件中的一些可以是半导体封装件或者以下将描述的半导体封装模块100。电子装置不必须限制于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身不能用作成品的半导体产品，并且可能会由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，半导体芯片本身可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于电子装置的主板和半导体芯片之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B以及图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能会非常小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成通向连接焊盘2222的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能不能直接在电子装置的主板上安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的情况下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，并且在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封件2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122和钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能不能使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到扇出区域(半导体芯片2120的尺寸的外部)，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
同时，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置等的主板上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(尺寸、用途等与扇出型半导体封装件的尺寸、用途不同，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
半导体封装模块
图9是示出扇出型半导体封装模块的示例的示意性透视图。
图10是图9的扇出型半导体封装模块的示意性截面图。
图11是沿着图10的扇出型半导体封装模块的线I-I’截取的示意性平面图。
图12是示出在图9的扇出型半导体封装模块的芯构件中形成金属层的工艺的示意图。
参照图9至图12，根据本公开中的示例性实施例的扇出型半导体封装模块100可包括：芯构件110，具有第一通孔110HA、第二通孔110HB和第三通孔110HC；半导体芯片120，设置在第一通孔110HA中并且具有其上设置有连接焊盘120P的有效表面和与有效表面背对的无效表面；一个或更多个第一无源组件125A，设置在第二通孔110HB中；一个或更多个无源组件125B，设置在第三通孔110HC中；包封件130，包封芯构件110、半导体芯片120的无效表面、第一无源组件125A和第二无源组件125B中的每个的至少部分并且填充第一通孔110HA、第二通孔110HB和第三通孔110HC中的每个的至少部分；及连接构件140，设置在芯构件110、半导体芯片120的有效表面、第一无源组件125A和第二无源组件125B上，并且包括电连接到连接焊盘120P、第一无源组件125A和第二无源组件125B的重新分布层142。如果必要，扇出型半导体封装模块100还可包括：钝化层150，设置在连接构件140上；凸块下金属层160，形成在钝化层150的开口中，并且电连接到重新分布层142；及电连接结构170，通过凸块下金属层160电连接到重新分布层142。
芯构件110可包括设置在第一通孔110HA和第二通孔110HB之间的一个或更多个狭缝110V。一个或更多个狭缝110V可贯穿芯构件110。每个狭缝110V可以是具有在平面图(例如，图11)中其长度L与其宽度W的比大于预定值(诸如1、5或10或者更大)的切口。每个狭缝110V可具有沿着芯构件110的主表面延伸的两个直边缘或者两个弯曲边缘。两个直边缘或者两个弯曲边缘可彼此平行。每个狭缝110V可与第一通孔110HA的壁平行地延伸。第一金属层112a可设置在一个或更多个狭缝110V中。第二金属层112b可设置在第二通孔110HB和第三通孔110HC的壁上。第三金属层112c和第四金属层112d可分别设置在芯构件110的上表面和下表面上。第一金属层112a可连接到形成在第三通孔110HC的壁上的第二金属层112b。第三金属层112c和第四金属层112d可连接到第一金属层112a和第二金属层112b。背侧金属层132可设置在包封件130上。背侧金属层132可通过贯穿包封件130的至少部分的背侧过孔133连接到第三金属层112c。钝化层180可设置在背侧金属层132上。
近来，随着用于移动设备的显示器的尺寸的增大，增大电池容量的必要性已经提高。随着电池容量的增大，由移动设备中的电池占据的面积增大，因此需要减小PCB的尺寸。因此，安装组件的面积已经减小，使得对于模块化的兴趣持续地增大。安装多个组件的现有技术的示例可包括板上芯片(COB)技术。COB是一种使用表面安装技术(SMT)将独立的无源元件和半导体封装件安装在印刷电路板上的方法。这种方式具有成本方面的优势，但需要宽的安装面积，以保持组件之间的最小间距。组件之间的电磁干扰(EMI)大并且半导体芯片与组件之间的距离大，使得电噪声增大。
另一方面，在根据示例性实施例的扇出型半导体封装模块100中，多个无源组件125A和125B以及半导体芯片120可设置在单个封装件中。因此，可显著地减小组件之间的间距，可因此显著地减小印刷电路板等上的组件的安装面积。另外，可显著地减小半导体芯片120与无源组件125A和125B之间的电路径，以抑制噪声。具体地，半导体芯片120以及多个无源组件125A和125B可分别设置在单独的通孔110HA、110HB和110HC中，并且狭缝110V可形成在特定的通孔110HA和110HB之间然后利用第一金属层112a填充狭缝110V，以阻挡与半导体芯片120相关的EMI。另外，由于金属层112b可设置在其中设置有多个无源组件125A和125B的通孔110HB和110HC的壁上，因此还可阻挡与多个无源组件125A和125B相关的EMI。另外，形成在芯构件110的上表面上的金属层112c可通过背侧过孔133连接到背侧金属层132。结果，还可阻挡半导体芯片120和多个无源组件125A和125B的上方的EMI。
同时，可不对其中设置有半导体芯片120的第一通孔110HA的壁执行金属层镀覆。也就是说，第一通孔110HA的壁可与包封件130接触。这可通过以下步骤实现：形成第二通孔110HB和第三通孔110HC，执行镀覆以形成第一金属层112a、第二金属层112b、第三金属层112c和第四金属层112d，分别在第二通孔110HB和第三通孔110HC中设置多个无源组件125A和125B，在不存在缺陷的情况下形成第一通孔110HA，然后在第一通孔110HA中设置半导体芯片120。可选地，这还可通过以下步骤实现：形成第一通孔110HA、第二通孔110HB和第三通孔110HC，在第一通孔110HA利用干膜等封闭的状态下执行镀覆以形成第一金属层112a、第二金属层112b、第三金属层112c和第四金属层112d，分别在第二通孔110HB和第三通孔110HC中设置多个无源组件125A和125B，在不存在缺陷的情况下敞开第一通孔110HA，然后在第一通孔110HA中设置半导体芯片120。这还可通过各种其他方法实现。在无源组件125A和125B的情况下，表面安装工艺相对容易，但是在半导体芯片120的情况下，表面安装工艺相对困难。例如，半导体芯片120的表面安装工艺需要高的精度和清洁的环境。因此，当单独地执行安装和包封无源组件125A和125B的工艺以及安装和包封半导体芯片120的工艺时，可显著地减小由于无源组件125A和125B与半导体芯片120之间的异物等导致的诸如安装良率下降的影响。具体地，可在安装无源组件125A和125B之后，通过精密的工艺以单独的良好的单元仅安装相对昂贵的半导体芯片120，从而可提高良率。
在下文中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装模块100中的各个组件。
芯构件110可根据特定的材料提高扇出型半导体封装模块100的刚性，并且用于确保包封件130的厚度的均匀性。芯构件110可具有多个通孔110HA、110HB和110HC。半导体芯片120、一个或更多个无源组件125A以及一个或更多个无源组件125B可分别设置在多个通孔110HA、110HB和110HC中。半导体芯片120、一个或更多个无源组件125A以及一个或更多个无源组件125B可分别与通孔110HA、110HB和110HC的壁分开预定距离并且可分别被通孔110A、110HB和110HC的壁围绕。然而，如果必要，可修改芯构件。如果必要，可在芯构件中仅形成第一通孔110HA和第二通孔110HB。
芯构件110的材料没有特别限制。例如，绝缘材料可用作芯构件110的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、无机填料与诸如玻璃纤维(或者玻璃布或者玻璃织物)的芯材料一起浸入在热固性树脂或者热塑性树脂中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等。可选地，PID树脂也可用作绝缘材料。
芯构件110可包括设置在第一通孔110HA和第二通孔110HB之间并且连接到第三通孔110HC的一个或更多个狭缝110V。可利用第一金属层112a填充狭缝110V，并且第一金属层112a可被设置为围绕半导体芯片120的侧表面的至少部分。第二金属层112b可设置在芯构件110的第二通孔110HB和第三通孔110HC的壁上，并且可被设置为围绕无源组件125A和125B。第三金属层112c和第四金属层112d可分别设置在芯构件110的上表面和下表面上，并且可连接到第一金属层112a和第二金属层112b。可通过第一金属层112a、第二金属层112b、第三金属层112c和第四金属层112d阻挡半导体芯片120以及无源组件125A和125B的EMI。第一金属层112a、第二金属层112b、第三金属层112c和第四金属层112d可以是接地(GND)图案。在这种情况下，第一金属层112a、第二金属层112b、第三金属层112c和第四金属层112d可连接到连接构件140的重新分布层142的接地图案。第一金属层112a、第二金属层112b、第三金属层112c和第四金属层112d中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。第一金属层112a、第二金属层112b、第三金属层112c和第四金属层112d可通过镀覆工艺形成。
如果必要，可在芯构件110中形成重新分布层和过孔。在这种情况下，绝缘层可以为多个层。也就是说，芯构件110的形式可进行各种修改。例如，芯构件110可包括：第一绝缘层；第一重新分布层，嵌入在第一绝缘层中并且与连接构件140接触；第二重新分布层，设置在第一绝缘层的与第一绝缘层的其上设置有第一重新分布层的一个表面背对的另一表面上；第二绝缘层，设置在第一绝缘层上并且覆盖第二重新分布层的至少部分；第三重新分布层，设置在第二绝缘层上；第一过孔，贯穿第一绝缘层并且使第一重新分布层和第二重新分布层彼此电连接；及第二过孔，贯穿第二绝缘层并且使第二重新分布层和第三重新分布层彼此电连接。可选地，芯构件可包括：第一绝缘层；第一重新分布层和第二重新分布层，分别设置在第一绝缘层的背对的表面上；第二绝缘层，设置在第一绝缘层上并且覆盖第一重新分布层的至少部分；第三绝缘层，设置在第一绝缘层的与第一绝缘层的其上设置有第二绝缘层的一个表面背对的另一表面上并且覆盖第二重新分布层的至少部分；第三重新分布层，设置在第二绝缘层上并且与连接构件140接触；第四重新分布层，设置在第三绝缘层上；第一过孔，贯穿第一绝缘层并且使第一重新分布层和第二重新分布层彼此电连接；第二过孔，贯穿第二绝缘层并且使第一重新分布层和第三重新分布层彼此电连接；及第三过孔，贯穿第三绝缘层并且使第二重新分布层和第四重新分布层彼此电连接。同时，如上所述的芯构件110的重新分布层的厚度可大于连接构件140的重新分布层142的厚度。具有这样的形式的芯构件110可使得扇出型封装模块容易地用作层叠封装(package-on-package,PoP)类型。
半导体芯片120可以是以数百至数百万或者更多的数量的元件集成在单个芯片的形式设置的集成电路(IC)。在这种情况下，集成电路可以是例如电源管理IC(PMIC)，但是不限于此。同时，半导体芯片可以是处于裸态的集成电路(其中未形成单独的凸块或重新分布层)。集成电路可在有效晶圆的基础上形成。在这种情况下，半导体芯片的主体的基体材料可以是硅(Si)、锗(Ge)，砷化镓(GaAs)等。主体上可形成各种电路。连接焊盘120P可将半导体芯片120电连接到其他组件。连接焊盘120P中的每个的材料可以是诸如铝(Al)等的导电材料。暴露连接焊盘120P的钝化层(未示出)可形成在主体上，并且可以是氧化物膜、氮化物膜等或者氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在其他需要的位置。
多个无源组件125A和125B可以分别是多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)、电感器、磁珠或者各种其他类型的滤波器等。各个无源组件125A和125B可具有不同的尺寸。另外，各个无源组件125A和125B的厚度可与半导体芯片120的厚度不同。在根据示例性实施例的扇出型半导体封装模块100中，无源组件125A和125B可被包封在不同的通孔110HB和110HC中，因此可显著地减少由于厚度偏差引起的缺陷。无源组件125A和125B的数量没有特别限制，并且可以多于附图中示出的数量或者少于附图中示出的数量。
包封件130可包封多个无源组件125A和125B、半导体芯片120以及芯构件110的至少部分。另外，包封件130可填充通孔110HA、110HB和110HC的至少部分。包封件130可包括绝缘材料。绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、诸如无机填料的增强材料浸入在热固性树脂或者热塑性树脂中的树脂(诸如，ABF、FR-4、BT)等。另外，如果必要，可使用诸如环氧塑封料(EMC)等的已知的模制材料，并且可使用感光包封剂(PIE)。可选地，无机填料和/或诸如玻璃纤维(或者玻璃布或者玻璃织物)的芯材料浸入在诸如热固性树脂或热塑性树脂的绝缘树脂中的材料也可用作绝缘材料。第二金属层112b可不形成在第一通孔110HA的壁上。因此，第一通孔110HA的壁可与包封件130接触。在这种情况下，可期望提高如上所述的良率。
背侧金属层132可覆盖包封件130的上部。背侧金属层132可具有板形式。背侧金属层132可通过贯穿包封件130的至少部分的背侧过孔133连接到第三金属层112c。背侧金属层132还可用作接地层。背侧金属层132和背侧过孔133中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。背侧金属层132和背侧过孔133可通过镀覆工艺形成。
连接构件140可使半导体芯片120的连接焊盘120P重新分布。另外，连接构件140可使半导体芯片120以及无源组件125A和125B彼此电连接。半导体芯片120的具有各种功能的数十至数百的连接焊盘120P可通过连接构件140重新分布，并且可根据功能通过电连接结构170物理连接或电连接到外部。连接构件140可包括：绝缘层141；重新分布层142，设置在绝缘层141上；及过孔143，贯穿绝缘层141并且使重新分布层142彼此连接。连接构件140可利用单个层形成，或者可利用其数量多于附图中示出的数量的多个层形成。
绝缘层141中的每个的材料可以为绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。也就是说，绝缘层141可以为感光绝缘层。当绝缘层141具有感光性能时，绝缘层141可形成为具有更小的厚度，并且可更容易实现过孔143的细小的节距。绝缘层141可以为包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141为多个层时，绝缘层141的材料可以彼此相同，如果必要，绝缘层141的材料也可彼此不同。当绝缘层141为多个层时，绝缘层141可根据工艺而彼此一体化，使得它们之间的边界也可以是不明显的。
重新分布层142可用于使连接焊盘120P大体上重新分布。重新分布层142中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。重新分布层142可根据它们的相应的层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，重新分布层142可包括过孔焊盘、连接端子焊盘等。
过孔143可使形成在不同的层上的重新分布层142、连接焊盘120P等彼此电连接，结果在扇出型半导体封装模块100中形成电路径。过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。可利用导电材料完全地填充过孔143中的每个，或者导电材料也可沿着过孔中的每个的壁形成。另外，过孔143中的每个可具有现有技术中已知的任意形状，诸如，锥形形状、圆柱形形状等。
连接构件140可包括设置在半导体芯片120的有效表面上的散热结构143B。散热结构143B可具有堆叠过孔形式，但不限于此。散热结构143B可通过电连接结构170连接到主板，以有效地散发从半导体芯片120产生的热。
连接构件140可具有围绕重新分布层142的阻挡结构143S。阻挡结构143S可沿着连接构件140的边缘形成。阻挡结构143S可具有堆叠过孔形式，但不限于此。阻挡结构143S可连接到第四金属层112d，但不限于此。可通过阻挡结构143S有效地阻挡从重新分布层142产生的EMI或者从外部设备引入到重新分布层142的EMI。
钝化层150可保护连接构件140免受外部物理损坏或者化学损坏。钝化层150可具有使连接构件140的重新分布层142的至少部分暴露的开口。形成在钝化层150中的开口的数量可以为数十至数千。钝化层150可包括绝缘树脂和无机填料，并且可不包括玻璃纤维。例如，钝化层150可利用ABF形成，但不限于此。
凸块下金属层160可提高电连接结构170的连接可靠性，以提高扇出型半导体封装模块100的板级可靠性。凸块下金属层160可连接到连接构件140的通过钝化层150的开口暴露的重新分布层142。凸块下金属层160可通过已知的金属化方法使用已知的导电材料(诸如，金属)形成在钝化层150的开口中，但不限于此。
电连接结构170可被另外地构造为物理连接或电连接到扇出型半导体封装模块100的外部。例如，扇出型半导体封装模块100可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可利用例如焊料等的导电材料形成。然而，这仅是示例，并且电连接结构170中的每个的材料不限于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层结构或者单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或者铜柱。然而，这仅是示例，电连接结构170不限于此。电连接结构170的数量、间距、布置形式等没有特别限制，本领域技术人员可根据设计细节而充分地修改。例如，电连接结构170可根据连接焊盘120P的数量以数十至数千的数量设置，或者可按照数十至数千或更多或者数十至数千或更少的数量设置。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了其中设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。另外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
钝化层180可保护背侧金属层132免受外部物理损坏或者化学损坏。钝化层180可包括绝缘树脂和无机填料，但可不包括玻璃纤维。例如，钝化层180可利用ABF形成，但不限于此。
图13A至图13H是示出图9的扇出型半导体封装模块的芯构件的各种示例的示意性平面图。
参照图13A，芯构件110可具有第一通孔110HA、第二通孔110HB和第三通孔110HC。在这种情况下，第二金属层112b可形成在第二通孔110HB和第三通孔110HC的壁上，并且多个第一金属层112a可形成在第一通孔110HA和第二通孔110HB之间，多个第一金属层112a填充芯构件110中的狭缝110V、连接到形成在第三通孔110HC的壁上的第二金属层112b并且彼此分开。半导体芯片120可设置在第一通孔110HA中，并且多个无源组件125A和125B可分别设置在第二通孔110HB和第三通孔110HC中。
参照图13B，芯构件110可具有第一通孔110HA、第二通孔110HB和第三通孔110HC。在这种情况下，第二金属层112b可形成在第二通孔110HB和第三通孔110HC的壁上，并且第一金属层112a可形成在第一通孔110HA和第二通孔110HB之间以及第一通孔110HA和第三通孔110HC之间，第一金属层112a填充芯构件110中的狭缝110V并且连接到形成在第三通孔110HC和第二通孔110HB的壁上的第二金属层112b。半导体芯片120可设置在第一通孔110HA中，并且多个无源组件125A和125B可分别设置在第二通孔110HB和第三通孔110HC中。
参照图13C，芯构件110可具有第一通孔110HA、第二通孔110HB和第三通孔110HC。在这种情况下，第二金属层112b可形成在第二通孔110HB和第三通孔110HC的壁上，填充芯构件110中的狭缝110V的多个第一金属层112a可形成在第一通孔110HA与第二通孔110HB和第三通孔110HC之间。多个第一金属层112a可分别与第二金属层112b分开。半导体芯片120可设置在第一通孔110HA中，并且多个无源组件125A和125B可分别设置在第二通孔110HB和第三通孔110HC中。
参照图13D，芯构件110可具有第一通孔110HA、第二通孔110HB1、第三通孔110HB2和第四通孔110HC。在这种情况下，第二金属层112b可形成在第二通孔110HB1、第三通孔110HB2和第四通孔110HC的壁上，并且多个第一金属层112a可形成在第一通孔110HA和第二通孔110HB1之间以及第一通孔110HA和第三通孔110HB2之间，多个第一金属层112a填充芯构件110中的狭缝110V并且连接到形成在第四通孔110HC的壁上的第二金属层112b。另外，填充芯构件110中的狭缝110V的第一金属层112a还可形成在第一通孔110HA与第二通孔110HB1和第三通孔110HB2之间。设置在第一通孔110HA与第二通孔110HB1和第三通孔110HB2之间的第一金属层112a可与第二金属层112b分开。半导体芯片120可设置在第一通孔110HA中，并且多个无源组件125A和125B可分别设置在第二通孔110HB1、第三通孔110HB2和第四通孔110HC中。
参照图13E，芯构件110可具有第一通孔110HA、第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2。在这种情况下，第二金属层112b可形成在第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2的壁上。另外，多个第一金属层112a也可形成在第一通孔110HA与第二通孔110HB1和第三通孔110HB2、与第二通孔110HB1和第四通孔110HC1、与第三通孔110HB2和第五通孔110HC2以及与第四通孔110HC1和第五通孔110HC2之间，多个第一金属层112a填充芯构件110中的狭缝110V并且彼此分开。多个第一金属层112a可分别与第二金属层112b分开。半导体芯片120可设置在第一通孔110HA中，并且多个无源组件125A和125B可分别设置在第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2中。
参照图13F，芯构件110可具有第一通孔110HA、第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2。在这种情况下，第二金属层112b可形成在第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2的壁上。另外，多个第一金属层112a也可形成在第一通孔110HA与第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2之间，多个第一金属层112a填充芯构件110中的狭缝110V并且彼此分开。多个第一金属层112a可分别连接到形成在第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2的壁上的第二金属层112b。半导体芯片120可设置在第一通孔110HA中，并且多个无源组件125A和125B可分别设置在第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2中。
参照图13G和图13H，芯构件110可具有第一通孔110HA、第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2。在这种情况下，第二金属层112b可形成在第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2的壁上。另外，填充芯构件110中的狭缝110V的多个第一金属层112a也可分别形成在第一通孔110HA和第四通孔110HC1之间以及第一通孔110HA和第五通孔110HC2之间。多个第一金属层112a可分别连接到形成在第二通孔110HB1和第三通孔110HB2的壁上的第二金属层112b。半导体芯片120可设置在第一通孔110HA中，并且多个无源组件125A和125B可分别设置在第二通孔110HB1、第三通孔110HB2、第四通孔110HC1和第五通孔110HC2中。
图14和图15是示出根据图9的扇出型半导体封装模块的芯构件是否存在填充有金属层的狭缝的EMI噪声降低效果的示意性平面图。除了芯构件110’不存在填充有金属层的狭缝之外，图14中示出的扇出型半导体封装模块100’与图9或图15中示出的扇出型半导体封装模块100大体上相同。图14中示出的带有撇号的参考标号对应于上述不带有撇号的参考标号。因此将省略图14中示出的扇出型半导体封装模块100’的描述，以避免冗余。
与图14中示出的扇出型半导体封装模块100’相比，图15中示出的扇出型半导体封装模块100使得通过半导体芯片120和/或第一无源组件125A和第二无源组件125B产生的EMI噪声从扇出型半导体封装模块100泄漏的水平更低，这是因为第一金属层112a有效地防止EMI噪声通过第二通孔110HB和第三通孔110HC之间的通道泄漏。如此，来自扇出型半导体封装模块100的EMI噪声可对扇出型半导体封装模块100外部的外部装置或者具有实现有扇出型半导体封装模块100的电子装置的用户具有更小的影响。
如以上所阐述的，根据本公开中的示例性实施例，可提供一种扇出型半导体封装模块，在该扇出型半导体封装模块中，通过在单个封装件中与半导体芯片一起设置和模块化多个无源组件，可显著地减小安装面积，可显著地减小半导体芯片和多个无源组件之间的电路径，并且可通过镀覆容易地阻挡EMI。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变型。

Claims (16)

1.一种扇出型半导体封装模块，包括：
芯构件，具有彼此分开的第一通孔和第二通孔以及一个或更多个狭缝；
半导体芯片，设置在所述第一通孔中，并且具有有效表面和与所述有效表面背对的无效表面，所述有效表面上设置有连接焊盘；
一个或更多个第一无源组件，设置在所述第二通孔中；
包封件，包封所述芯构件、所述半导体芯片的所述无效表面以及所述一个或更多个第一无源组件中的每个的至少部分；
连接构件，设置在所述芯构件、所述半导体芯片的所述有效表面以及所述一个或更多个第一无源组件上并且包括重新分布层，所述重新分布层电连接到所述连接焊盘和所述一个或更多个第一无源组件；及
第一金属层，填充所述一个或更多个狭缝，
其中，所述一个或更多个狭缝中的至少一个形成在所述第一通孔和所述第二通孔之间。
2.根据权利要求1所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括设置在所述第二通孔的壁上的第二金属层。
3.根据权利要求2所述的扇出型半导体封装模块，其中，填充形成在所述第一通孔和所述第二通孔之间的所述至少一个狭缝的所述第一金属层连接到所述第二金属层。
4.根据权利要求2所述的扇出型半导体封装模块，其中，填充形成在所述第一通孔和所述第二通孔之间的所述至少一个狭缝的所述第一金属层与所述第二金属层分开。
5.根据权利要求2所述的扇出型半导体封装模块，其中，所述扇出型半导体封装模块还包括设置在所述芯构件的上表面上的第三金属层。
6.根据权利要求5所述的扇出型半导体封装模块，其中，所述第三金属层连接到所述第一金属层和所述第二金属层。
7.根据权利要求5所述的扇出型半导体封装模块，其中，所述扇出型半导体封装模块还包括设置在所述包封件上的背侧金属层，
其中，所述背侧金属层通过贯穿所述包封件的至少部分的背侧过孔连接到所述第三金属层。
8.根据权利要求2所述的扇出型半导体封装模块，其中，所述扇出型半导体封装模块还包括设置在所述芯构件的下表面上的第四金属层。
9.根据权利要求8所述的扇出型半导体封装模块，其中，所述第四金属层连接到所述第一金属层和所述第二金属层。
10.根据权利要求9所述的扇出型半导体封装模块，其中，所述连接构件包括围绕所述重新分布层的电磁干扰阻挡结构，并且
所述第四金属层连接到所述电磁干扰阻挡结构。
11.根据权利要求1所述的扇出型半导体封装模块，其中，所述连接构件包括设置在所述半导体芯片的所述有效表面上的散热结构。
12.根据权利要求1所述的扇出型半导体封装模块，其中，所述包封件填充所述第一通孔和所述第二通孔中的每个的至少部分。
13.根据权利要求12所述的扇出型半导体封装模块，其中，所述第一通孔的壁与所述包封件接触。
14.根据权利要求1所述的扇出型半导体封装模块，其中，所述芯构件还包括与所述第一通孔和所述第二通孔分开的第三通孔，并且
一个或更多个第二无源组件设置在所述第三通孔中。
15.根据权利要求14所述的扇出型半导体封装模块，其中，所述一个或更多个狭缝中的至少另一个形成在所述第一通孔和所述第三通孔之间。
16.根据权利要求14所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括：
第二金属层，设置在所述第二通孔和所述第三通孔的壁上；
第三金属层，设置在所述芯构件的上表面上；及
第四金属层，设置在所述芯构件的下表面上。
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