CN107230666A - 扇出型半导体封装件 - Google Patents

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Abstract

本发明提供一种扇出型半导体封装件。该扇出型半导体封装件包括：第一互连构件，具有通孔；半导体芯片，设置在第一互连构件的通孔中并具有其上设置有连接焊盘的有效表面和与有效表面背对的无效表面；包封剂，包封半导体芯片的无效表面和第一互连构件的至少部分；第二互连构件，设置在第一互连构件和半导体芯片的有效表面上；及增强层，设置在包封剂上。第一互连构件和第二互连构件分别包括电连接到半导体芯片的连接焊盘的重新分布层。

Description

扇出型半导体封装件
本申请要求于2016年3月25日提交到韩国知识产权局的第10-2016-0036258号、2016年7月1日提交到韩国知识产权局的第10-2016-0083565号和2016年8月24日提交到韩国知识产权局的第10-2016-0107713号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种连接端子可从设置有半导体芯片的区域向外延伸的扇出型半导体封装件。
背景技术
近来，与半导体芯片相关的技术发展的显著趋势是减小半导体芯片的尺寸。因此，对于封装技术，随着对小尺寸半导体芯片等的需求的快速增长，需要实现具有紧凑尺寸且具有多个引脚的半导体封装件。
为满足上述技术需求而提出的一种封装技术是扇出型封装。这种半导体封装件具有紧凑尺寸并可通过使连接端子重新分布到设置有半导体芯片的区域的外部而实现多个引脚。
发明内容
本公开的一方面可提供一种可有效地解决翘曲问题的扇出型半导体封装件。
根据本公开的一方面，可提供一种扇出型半导体封装件，其中，可控制扇出型半导体封装件的翘曲的增强层附着到包封半导体芯片的包封剂。
根据本公开的一方面，一种扇出型半导体封装件可包括：第一互连构件，具有通孔；半导体芯片，设置在第一互连构件的通孔中并具有其上设置有连接焊盘的有效表面和与有效表面背对的无效表面；包封剂，包封半导体芯片的无效表面和第一互连构件的至少部分；第二互连构件，设置第一互连构件和半导体芯片的有效表面上；增强层，设置在包封剂上。第一互连构件和第二互连构件分别包括电连接到半导体芯片的连接焊盘的重新分布层。
根据本公开的一方面，一种扇出型半导体封装件可包括：绝缘构件，具有通孔；半导体芯片，设置在绝缘构件的通孔中并具有其上设置有连接焊盘的有效表面和与有效表面背对的无效表面；包封剂，包封半导体芯片的无效表面和绝缘构件的至少部分；互连构件，设置在绝缘构件和半导体芯片的有效表面上，并包括电连接到半导体芯片的连接焊盘的重新分布层；增强层，设置在包封剂上。
附图说明
通过下面结合附图进行的详细描述，将更加清楚地理解本公开的以上和其他方面、特点及优点，附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和3B是示出扇入型半导体封装件在封装前和封装后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在中介基板中并最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是沿着图9的扇出型半导体封装件的I-I’线所截取的示意性平面图；
图11A至图11D是示出形成在图9的扇出型半导体封装件的第一互连构件中的各种形式的过孔的示意性截面图；
图12至图16是示出制造图9的扇出型半导体封装件的工艺的示例的示意图；
图17是示出扇出型半导体封装件的另一示例的示意性截面图；
图18是示出扇出型半导体封装件的另一示例的示意性截面图；
图19是示出扇出型半导体封装件的另一示例的示意性截面图；
图20是示出扇出型半导体封装件的另一示例的示意性截面图；
图21是示出扇出型半导体封装件的另一示例的示意性截面图；
图22是示出扇出型半导体封装件的另一示例的示意性截面图；
图23是示出扇出型半导体封装件的另一示例的示意性截面图；
图24是示出扇出型半导体封装件的另一示例的示意性截面图；
图25是示出扇出型半导体封装件的另一示例的示意性截面图；
图26是示出在扇出型半导体封装件中产生翘曲的情况的示意图；
图27是示出扇出型半导体封装件的翘曲被抑制的情况的示意图；
图28是示出图27中发生的另外的问题的示意性示图；
图29是用于比较扇出型半导体封装件彼此的翘曲抑制效果的曲线图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或省略组件的形状和尺寸等。
这里使用的术语“示例性实施例”不指相同的示例性实施例，而是用来强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被视为能够通过将一个示例性实施例与另一个示例性实施例进行整体组合或部分组合来实现。例如，除非在这里提供相反或矛盾的描述，否则特定示例性实施例中描述的一个元件即使未在另一示例性实施例中进行描述，也可理解为与另一示例性实施例相关的描述。
在说明书中，组件与另一组件“连接”的意义包括通过第三组件的非直接连接以及两个组件之间的直接连接。此外，“电连接”意指包括物理连接和物理断开的概念。可以理解的是，当元件被称为“第一”和“第二”时，所述元件不受其限制。他们仅可用于区分一个元件和其他元件的目的，并不会限制元件的顺序或重要性。在某些情况下，在不脱离在此阐述的权利要求的范围的情况下，第一元件可被称为第二元件。同样地，第二元件也可被称为第一元件。
这里，上部、下部、上侧、下侧、上表面、下表面等在附图中确定。例如，第一互连构件设置在重新分布层的上方。然而，权利要求不局限于此。另外，竖直方向指的是上述向上和向下的方向，水平方向指的是与上述向上和向下的方向垂直的方向。在这种情况下，竖直截面指的是沿着在竖直方向上的平面截取的情况，其示例可以是在附图中示出的截面图。另外，水平截面指的是沿着在水平方向上的平面截取的情况，其示例可以是在附图中示出的平面图。
这里使用的术语仅为了描述示例性实施例，而不是为了限制本公开。在这种情况下，除非在上下文中有另外的解释，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可在其中容纳主板1010。主板1010可包括物理连接或电连接到其上的芯片相关组件1020、网络相关组件1030和其他组件1040等。这些组件可连接到将在下文中描述的其他组件，以形成各种信号线1090。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器或微控制器等；逻辑芯片，诸如模拟数字转换器(ADC)或专用集成电路(ASIC)等。然而，芯片相关组件1020不局限于此，而是也可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可与以下协议相兼容，所述协议是诸如无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G、4G和5G协议以及在上述协议之后指定的任何其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括各种其他无线或有线标准或协议。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或可以不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机模块1050、天线1060、显示器1070、电池1080、音频解码器(未示出)、视频解码器(未示出)、功率放大器(未示出)、罗盘(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型而包括用于各种目的的其他组件等。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字视频摄影机、数字静态照相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表或汽车组件等。然而，电子装置1000不限于此，而可以是能够处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，可在如上所述的各种电子装置1000中使用用于各种目的的半导体封装件。例如，主板1110可被容纳在智能电话1100的主体1101中，各种电子组件1120可物理连接或电连接到主板1110。此外，可以物理连接或电连接到主板1110或可以不物理连接或电连接到主板1110的其他组件(诸如相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，半导体封装件100可以是例如芯片相关组件中的应用处理器，但不局限于此。电子装置并不一定局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成很多个精细电路。然而，半导体芯片本身不能用作成品半导体产品，并且会由于外部物理冲击或化学冲击而损坏。因此，半导体芯片可能不能按照原样被使用，而是可将半导体芯片封装并以封装状态在电子装置等中使用。
这里，在电连接方面，由于在半导体芯片和电子装置的主板之间存在电路宽度的差异，因此需要进行半导体封装。具体地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间隔非常细小，而用于电子装置中的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间隔显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间隔。因此，会难以将半导体芯片直接安装到主板上，并且需要用于缓冲半导体芯片和主板之间的电路宽度差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的分为扇入型半导体封装件或扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和3B是示出扇入型半导体封装件在封装前和封装后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照附图，半导体芯片2220可以是例如处于裸露状态下的集成电路(IC)，包括：主体2221，包含硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并包含诸如铝(Al)等的导电材料；钝化层2223，诸如氧化膜、氮化物膜等，形成在主体2221的一个表面上，并覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222非常小，因此难以将集成电路(IC)安装在中等尺寸等级印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸可在其上形成互连构件2240，以使连接焊盘2222重新分布。互连构件2240可通过如下步骤形成：使用诸如感光介质(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通孔2243h，随后形成重新分布层2242和过孔2243。然后，可形成保护互连构件2240的钝化层2250，可形成开口2251，并可形成凸块下金属层2260等。也就是说，可通过一系列的工艺来制造包括例如半导体芯片2220、互连构件2240、钝化层2250以及凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)均设置在半导体芯片的内部的封装形式，可具有优良的电特性并且可以以低成本进行制造。因此，安装在智能电话中的许多元件已经以扇入型半导体封装形式进行制造。具体地，已经开发了安装在智能电话中的许多元件，以在具有紧凑尺寸的同时实现快速信号传输。
然而，由于在扇入型半导体封装件中需要将所有的I/O端子设置在半导体芯片的内部，因而扇入型半导体封装件具有大的空间限制。因此，难以将这种结构应用到具有大量I/O端子的半导体芯片或具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装并使用扇入型半导体封装件。这里，即使在通过重新分布工艺来增大半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间隔的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间隔也不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在中介基板中并最终安装在电子装置的主板上的情况的示意性截面图。
参照附图，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(也即I/O端子)可通过中介基板2301再次重新分布，扇入型半导体封装件2200可最终以安装在中介基板2301上的状态安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等来固定，半导体芯片2220的外表面可利用成型材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的中介基板2302中，在扇入型半导体封装件2200嵌在中介基板2302中的情况下，半导体芯片2220的连接焊盘2222(即I/O端子)可通过中介基板2302再次重新分布，从而扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装并使用扇入型半导体封装件。因此，可将扇入型半导体封装件安装在单独的中介基板上，然后可通过封装工艺将其安装在电子装置的主板上，或者可在电子装置的主板上安装并使用处于嵌在中介基板中的状态下的扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照附图，在扇出型半导体封装件2100中，例如，半导体芯片2120的外表面可由包封剂2130保护，半导体芯片2120的连接焊盘2122可通过互连构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在互连构件2140上，凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122和钝化层(未示出)等的集成电路(IC)。互连构件2140可包括绝缘层2141、形成在绝缘层2141上的重新分布层2142和将连接焊盘2122和重新分布层2142彼此电连接的过孔2143。
如上所述，扇出型半导体封装件可具有使半导体芯片的I/O端子通过形成在半导体芯片上的互连构件而被重新分布并设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和间距，使得在扇入型半导体封装件中不能使用标准化的球布局。另一方面，扇出型半导体封装件具有如上所述的使半导体芯片的I/O端子通过形成在半导体芯片上的互连构件而被重新分布并设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，也可在扇出型半导体封装件中按照原样使用标准化的球布局，使得可在不使用单独的中介基板的情况下将扇出型半导体封装件安装在电子装置的主板上(如下所述)。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照附图，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括形成在半导体芯片2120上并能够将连接焊盘2122重新分布到半导体芯片2120的区域之外的扇出区域的互连构件2140。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因而扇出型半导体封装件可实现为厚度小于使用中介基板的扇入型半导体封装件的厚度。因此，扇出型半导体封装件可被小型化并且纤薄化。此外，扇出型半导体封装件具有优良的热特性和电特性，使其特别适合移动产品。因此，扇出型半导体封装件可实现为比使用印刷电路板(PCB)的通常的堆叠封装(POP)类型半导体封装件的形式更紧凑的形式，并可解决由于发生翘曲现象而导致的问题。
同时，扇出型半导体封装指的是如上所述的用于在电子装置等的主板上安装半导体芯片并保护半导体芯片免受外部冲击的封装技术，并且在概念上与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的尺寸、目的等不同的尺寸、目的等并具有嵌在其中的扇入型半导体封装件)不同。
在下文中，将参照附图描述可有效地解决翘曲问题的扇出型半导体封装件。
图9是示出扇出型封装件的示例的示意性截面图。
图10是沿着图9的扇出型半导体封装件的I-I′线所截取的示意性平面图。
图11A至图11D是示出形成在图9的扇出型半导体封装件的第一互连构件中的各种形式的过孔的示意性截面图。
参照附图，根据本公开的示例性实施例的扇出型半导体封装件100A可包括：第一互连构件110，具有通孔110H；半导体芯片120，设置在第一互连构件110的通孔110H中，并具有其上设置有连接焊盘122的有效表面，以及与有效表面背对的无效表面；包封剂130，包封半导体芯片120的无效表面和第一互连构件110的至少部分；第二互连构件140，设置在第一互连构件110和半导体芯片120的有效表面上；增强层181，设置在包封剂130上；树脂层182，设置在增强层181上；开口182H，贯穿树脂层182、增强层181和包封剂130并暴露第一互连构件110的第三重新分布层112c的至少部分。根据示例性实施例的扇出型半导体封装件100A还可包括：钝化层150，设置在第二互连构件140上；凸块下金属层160，设置在钝化层150的开口150H中；连接端子170，设置在凸块下金属层160上。增强层181的弹性模量可大于包封剂130的弹性模量，并且增强层181的热膨胀系数(CTE)可小于包封剂130的热膨胀系数(CTE)。
同时，如图26所示，为了形成包封第一互连构件510和半导体芯片520等的包封剂530，可使用可牢固地固定第一互连构件510和半导体芯片520等的热固性树脂膜。具体地，为了利用树脂完全地填充第一互连构件510和半导体芯片520之间的通孔510H的空间并增强第一互连构件510和半导体芯片520之间的紧密粘合力，可使用具有通常具有良好的树脂流动性的高CTE的热固性树脂膜以形成包封剂530。然而，在这种热固性树脂膜中，树脂的热硬化收缩大，使得在树脂硬化后会在封装件中产生严重的翘曲W1。因此，随后可能难以在半导体芯片520的有效表面上形成精细的电路图案。
同时，如图27所示，为解决这个问题，可以考虑使用具有低CTE的热固性树脂膜来形成包封剂540。在这种情况下，与使用具有高CTE的热固性树脂膜的情况相比较，翘曲W2可被抑制。然而，如图28所示，为减小CTE，通常会增加热固性树脂膜中的无机填料的含量，使得树脂可能由于树脂流动性的降低而不会充分地填充细小的空间，导致形成孔隙等。另外，由于第一互连构件和半导体芯片之间的紧密粘合力的减小，会产生第一互连构件和半导体芯片等之间的脱层。
另一方面，在根据示例性实施例的扇出型半导体封装件100A中引入具有相对大的弹性模量或相对小的CTE的增强层181的情况下，增强层181可抑制包封剂130的材料(诸如热固性树脂膜)的硬化收缩，从而可在材料硬化后显著地减小扇出型半导体封装件100A的翘曲的生成。因此，具有高CTE的材料可用作包封剂130的材料。结果，诸如孔隙和脱层等的问题便不会发生。
同时，在根据示例性实施例的扇出型半导体封装件100A中，增强层181可包括玻璃布、无机填料和绝缘树脂。在这种情况下，在增强层181中不容易形成开口。然而，在树脂层182设置在增强层181上的情况下，可解决这种问题。例如，在与包封剂130的材料相同或相似的材料(例如，包括无机填料和绝缘树脂但不包括诸如玻璃布(或玻璃纤维织物)等的芯材料的绝缘材料，即ABF膜(Ajinomoto Build-up Film)等)用作树脂层182的材料的情况下，可容易形成开口182H。通过开口182H暴露的布线可用作标记、焊盘等。
在下文中，将更详细地描述在根据示例性实施例中的扇出型半导体封装件100A中包括的各个组件。
第一互连构件110可包括将半导体芯片120的连接焊盘122重新分布的重新分布层112a和112b以减小第二互连构件140的层数。如必要，第一互连构件110可根据包封剂130的材料来保持扇出型半导体封装件100A的刚度，并用于确保包封剂130的厚度的均匀性。在一些情况下，由于第一互连构件110，根据示例性实施例的扇出型半导体封装件100A可用作堆叠封装半导体封装件的一部分。第一互连构件110可具有通孔110H。通孔110H可具有设置在其中与第一互连构件110隔开预定距离的半导体芯片120。半导体芯片120的侧表面可由第一互连构件110包围。然而，这种形式仅是示例并且本公开可进行各种修改以具有其他形式，并且扇出型半导体封装件100A可根据这种形式执行另一功能。
第一互连构件110可包括：第一绝缘层111a，与第二互连构件140接触；第一重新分布层112a，与第二互连构件140接触并嵌在第一绝缘层111a中；第二重新分布层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌入有第一重新分布层112a的一个表面背对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第二重新分布层112b；第三重新分布层112c，设置在第二绝缘层111b上。第一重新分布层112a、第二重新分布层112b和第三重新分布层112c可电连接到连接焊盘122。第一互连构件110可包括第一过孔113a和第二过孔113b，第一过孔113a和第二过孔113b分别贯穿第一绝缘层111a和第二绝缘层111b，并分别将第一重新分布层112a和第二重新分布层112b以及第二重新分布层112b和第三重新分布层112c彼此电连接。由于第一重新分布层112a嵌入，因而第二互连构件140的绝缘层141a的绝缘距离可大体恒定(如上所述)。由于第一互连构件110可包括大量重新分布层112a、112b和112c，因而第二互连构件140可被进一步简化。因此，可改善由于在形成第二互连构件140的工艺中发生的缺陷而导致的生产率的降低。
虽然在附图中示出了第一互连构件110包括两个绝缘层111a和111b的情形，但是构成第一互连构件110的绝缘层的数量可大于两个。在这种情况下，可增加设置在第一互连构件110中的重新分布层的数量，并可形成将重新分布层彼此连接的另外的过孔。
绝缘层111a和111b中的每个的材料不受具体限定。例如，绝缘材料可用作绝缘层111a和111b中的每个的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、将热固性树脂和热塑性树脂与无机填料一起浸有诸如玻璃布(或玻璃纤维织物)的芯材料的树脂(例如，半固化片、ABF膜、FR-4、双马来酰亚胺三嗪(BT，bismaleimide triazine)等)。可选地，感光介质(PID)树脂也可用作绝缘材料。第一绝缘层111a和第二绝缘层111b可包含相同的绝缘材料，第一绝缘层111a和第二绝缘层111b之间的边界可不明显。然而，第一绝缘层111a和第二绝缘层111b不限于此。
重新分布层112a、112b和112c可用于使半导体芯片120的连接焊盘122重新分布，重新分布层112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或他们的合金的导电材料。重新分布层112a、112b和112c可根据与其相对应的层的设计而具有各种功能。例如，重新分布层112a、112b和112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、功率(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。此外，重新分布层112a、112b和112c可包括过孔焊盘(via pad)、连接端子焊盘等。作为非限制性示例，全部重新分布层112a、112b和112c可包括接地图案。在这种情况下，可显著地减小形成在第二互连构件140的重新分布层142a和142b上的接地图案的数量，从而可提高布线设计自由度。
如必要，表面处理层(未示出)还可形成在重新分布层112a、112b和112c中的通过开口182H暴露的第三重新分布层112c上。对于表面处理层(未示出)不受具体限制，只要其在相关技术中已知即可，并且可通过例如电镀金、非电镀金、有机可焊性保护层(OSP)或非电镀锡、非电镀银、非电镀镍/置换镀金、直接浸金(DIG)镀覆、热风整平工艺(HASL)等形成表面处理层(未示出)。
过孔113a和113b可将形成在不同的层上的重新分布层112a、112b和112c彼此电连接，从而在第一互连构件110中形成电路径。过孔113a和113b中的每个的材料可以是导电材料。如图11A至图11D所示，过孔113中的每个可全部填充有导电材料，或者也可沿着每个通孔的壁形成导电材料。此外，过孔113a和113b中的每个可具有相关技术中已知的所有形状，诸如锥形形状、圆柱形形状等。同时，如从下面描述的工艺中可以看出的，当形成用于第一过孔113a的通孔时，第一重新分布层112a中的一些焊盘可用作阻挡件(stopper)，当形成用于第二过孔113b的通孔时，第二重新分布层112b中的一些焊盘可用作阻挡件，因此第一过孔113a和第二过孔113b中的每个具有其上表面的宽度大于其下表面的宽度的锥形形状的工艺会是有利的。在这种情况下，第一过孔113a可与第二重新分布层112b的部分一体化，第二过孔113b可与第三重新分布层112c的部分一体化。
半导体芯片120可以是以数百至数百万的数量的元件或更多的元件集成在单个芯片中而设置的集成电路(IC)。IC可以是例如应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等，但不限于此。半导体芯片120可形成在活性晶圆(active wafer)的基体上。在这种情况下，主体121的基体材料可以是硅(Si)、锗(Ge)或砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122的材料可以是诸如铝(Al)等的导电材料。使连接焊盘122暴露的钝化层123可形成在主体121上，并且可以是氧化膜、氮化物膜等，或者是由氧化层和氮化物层形成的双层。连接焊盘122的下表面可通过钝化层123而具有相对于包封剂130的下表面的台阶部。结果，在一定程度上防止包封剂130流入到连接焊盘122的下表面中。绝缘层(未示出)等还可设置在其他所需位置上。
半导体芯片120的无效表面可设置在第一互连构件110的第三重新分布层112c的上表面的下方。例如，半导体芯片120的无效表面可设置在第一互连构件110的第二绝缘层111b的上表面的下方。半导体芯片120的无效表面与第一互连构件110的第三重新分布层112c的上表面之间的高度差可以是2μm或更大，例如，5μm或更大。在这种情况下，可有效地防止半导体芯片120的无效表面的拐角中产生裂纹。此外，在使用包封剂130的情况下，可明显减小在半导体芯片120的无效表面上的绝缘距离的偏差。
第一互连构件110的第二重新分布层112b可设置在半导体芯片120的有效表面和无效表面之间。第一互连构件110可形成为具有与半导体芯片120的厚度相对应的厚度。因此，形成在第一互连构件110中的第二重新分布层112b可设置在半导体芯片的有效表面和无效表面之间。
包封剂130可保护第一互连构件110和/或半导体芯片120。包封剂130的包封形式不受具体限制，而可以是包封剂130包围第一互连构件110和/或半导体芯片120的至少部分的任何形式。例如，包封剂130可覆盖第一互连构件110和半导体芯片120的无效表面，并且填充通孔110H的壁与半导芯体片120的侧表面之间的空间。此外，包封剂130还可填充半导体芯片120的钝化层123与第二互连构件140之间的空间的至少一部分。同时，包封剂130可填充通孔110H，因此包封剂130根据包封剂130的材料而用作粘结剂并且减小半导体芯片120的屈曲。
包封剂130的材料不受具体限制。例如，绝缘材料可用作包封剂130的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、使增强材料(诸如无机填料)包含在热固性树脂和热塑性树脂中的树脂(例如，ABF、FR-4、BT、PID树脂等)等。此外，还可使用诸如环氧塑封料(EMC)的已知的成型材料等。可选地，热固性树脂或热塑性树脂与无机填料一起含有诸如玻璃布的芯材料(玻璃纤维织物)的树脂也可用作绝缘材料。
包封剂130可包括由多种材料形成的多个层。例如，通孔110H内的空间可填充有第一包封剂，第一互连构件110和半导体芯片120可被第二包封剂覆盖。可选地，第一包封剂可在填充通孔110H内的空间的同时按照预定的厚度覆盖第一互连构件110和半导体芯片120，第二包封剂可按照预定厚度覆盖第一包封剂。除上述形式之外，还可使用其他各种形式。
为阻挡电磁波，如必要，包封剂130可包括导电颗粒。例如，导电颗粒可以是可阻挡电磁波的任何材料，例如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、焊料等。然而，这仅是示例，导电颗粒不局限于此。
第二互连构件140可被构造为使半导体芯片120的连接焊盘122重新分布。数十至数百个具有各种功能的连接焊盘122可通过第二互连构件140重新分布，并可根据所述功能通过将在下文描述的连接端子170物理地或电连接到外部源。第二互连构件140可包括绝缘层141a和141b、设置在绝缘层141a和141b上的重新分布层142a和142b以及贯穿绝缘层141a和141b并使重新分布层142a和142b彼此连接的过孔143a和143b。在根据示例性实施例的扇出型半导体封装件100A中，第二互连构件140可包括多个重新分布层142a和142b，但不局限于此。也就是说，第二互连构件140也可包括单层。此外，第二互连构件140也可包括不同数量的层。
绝缘材料可用作绝缘层141a和141b中的每个的材料。在这种情况下，诸如感光介质(PID)树脂的光敏绝缘材料还可被用作绝缘材料。在这种情况下，绝缘层141a和141b中的每个可形成为具有更小的厚度，并且可更容易地实现过孔143a和143b中的每个的细小间距。如必要，绝缘层141a和141b的材料可彼此相同或彼此不同。绝缘层141a和141b可根据工艺彼此一体化，以使他们之间的界线不明显。
重新分布层142a和142b可用于使连接焊盘122基本上重新分布。重新分布层142a和142b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或他们的合金的导电材料。重新分布层142a和142b可根据与其相对应的层的设计而具有各种功能。例如，重新分布层142a和142b可包括接地(GND)图案、功率(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、功率(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。此外，重新分布层142a和142b可包括过孔焊盘、连接端子焊盘等。
如必要，表面处理层(未示出)还可形成在重新分布层142a和142b中的暴露的重新分布层142b的部分上。表面处理层(未示出)不受具体限制，只要其在相关技术中已知即可，并且可通过例如电镀金、非电镀金、OSP或非电镀锡、非电镀银、非电镀镍/置换镀金、DIG镀覆、HASL等形成表面处理层(未示出)。
过孔143a和143b可将形成在不同的层上的重新分布层142a和142b、连接焊盘122等彼此电连接，从而在扇出型半导体封装件100A中形成电路径。过孔143a和143b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或他们的合金的导电材料。过孔143a和143b中的每个可全部填充有导电材料，或者也可沿着过孔中的每个的壁形成导电材料。此外，过孔143a和143b中的每个可具有相关技术中已知的所有形状，诸如锥形形状、圆柱形形状等。
第一互连构件110的重新分布层112a、112b和112c的厚度可大于第二互连构件140的重新分布层142a和142b的厚度。由于第一互连构件110的厚度可等于或大于半导体芯片120的厚度，因而形成在第一互连构件110中的重新分布层112a、112b和112c可根据第一互连构件110的尺寸而形成为大的尺寸。另一方面，第二互连构件140的重新分布层142a和142b可形成为具有比第一互连构件110的重新分布层112a、112b和112c的尺寸相对更小的尺寸，以使第二互连构件140纤薄。
增强层181可抑制扇出型半导体封装件100A中产生的翘曲。例如，增强层181可抑制包封剂130的材料(诸如热固性树脂膜)的硬化收缩，以抑制扇出型半导体封装件100A的翘曲。增强层181的弹性模量可相对大于包封剂130的弹性模量，并且CTE可小于包封剂130的CTE。在这种情况下，翘曲抑制效果可特别地优良。
增强层181可包括芯材料、无机填料和绝缘树脂。例如，增强层181可由裸覆铜层压板(CCL)或半固化片等形成。在增强层181包括诸如玻璃布(或玻璃织物)的芯材料的情况下，增强层181可实现为具有相对大的弹性模量，并且在增强层181包括无机填料的情况下，增强层181可通过调节无机填料的含量而实现为具有相对小的CTE。增强层181可在硬化状态(c阶段)下附着到包封剂130。在这种情况下，包封剂130和增强层181之间的界面可具有近似线性的形状。同时，无机填料可以是二氧化硅、氧化铝等，树脂可以是环氧树脂等。然而，无机填料和树脂不限于此。
树脂层182可设置在增强层181上。树脂层182可由与包封剂130的材料相同或相似的材料(例如，包含无机填料和绝缘树脂但不包含芯材料的绝缘材料，即，ABF膜)等)形成。在增强层181包含芯材料等的情况下，难以在增强层181本身中形成开口182H，但是在增加树脂层182的情况下，可容易地形成开口182H。开口182H可贯穿包封剂130、增强层181和树脂层182，并可暴露第一互连构件110的第三重新分布层112c的至少部分。开口182H可用作用于标记的开口。可选地，开口182H可用作用于暴露堆叠封装结构中的焊盘的开口。可选地，开口182H可用作用于安装表面安装技术(SMT)组件的开口。在设置有树脂层182的情况下，可更容易地抑制翘曲。
此外，钝化层150可构造成保护第二互连构件140免受外部物理损坏或化学损坏。钝化层150可具有暴露第二互连构件140的重新分布层142a和142b中的重新分布层142b的至少部分的开口150H。开口150H可暴露重新分布层142b的表面的全部或仅一部分。钝化层150的材料不受具体限制，而是可以是诸如PID树脂的光敏绝缘材料。可选地，阻焊剂也可用作钝化层150的材料。可选地，不包含芯材料但包含填料的绝缘树脂(例如包含无机填料和环氧树脂的ABF)可用作钝化层150的材料。在包含无机填料和绝缘树脂但不包含芯材料的绝缘材料(例如ABF等)被用作钝化层150的材料的情况下，钝化层150和树脂层182可起到彼此对称的效果，这可以更有效地控制翘曲。
当包含无机填料和绝缘树脂的绝缘材料(例如ABF等)用作钝化层150的材料时，第二互连构件140的绝缘层141a和141b也可包含无机填料和绝缘树脂。在这种情况下，钝化层150中包含的无机填料的重量百分比可大于第二互连构件140的绝缘层141a和141b中包含的无机填料的重量百分比。在这种情况下，钝化层150可具有相对低的CTE，并且可与增强层181类似地用于控制翘曲。
如必要，钝化层150可由满足等式1至等式4的材料形成。在这种情况下，可提高电子组件封装件的板级可靠性。弹性模量定义为应力和形变的比，并可通过例如JIS C-6481、KS M3001、KS M527-3和ASTMD882等中规定的标准拉伸测试进行测量。此外，CTE可以指使用热机械分析仪(TMA)或动态机械分析仪(DMA)测量的CTE。此外，厚度指钝化层150在硬化后的厚度，并可使用常规的厚度测量设备进行测量。此外，表面粗糙度可通过已知的方法(诸如使用立方氧化锆(CZ)的表面处理)形成，并可使用常规的粗糙度测量设备进行测量。此外，吸湿率可使用常规的测量设备进行测量。
等式1：弹性模量×热膨胀系数＝230GPa·ppm/℃
等式2：厚度＝10μm
等式3：表面粗糙度＝1nm
等式4：吸湿率＝1.5％
此外，凸块下金属层160可构造成提高连接端子170的连接可靠性，以提高扇出型半导体封装件100A的板级可靠性。凸块下金属层160可设置在钝化层150的开口150H中的壁上和第二互连构件140的暴露的重新分布层142b上。凸块下金属层160可使用诸如金属的已知的导电材料通过已知的金属化方法形成。
此外，连接端子170可构造成在外部物理连接或电连接扇出型半导体封装件100A。例如，扇出型半导体封装件100A可通过连接端子170安装在电子装置的主板上。连接端子170中的每个可由例如焊料等的导电材料形成。然而，这仅是示例，连接端子170中的每个的材料不局限于此。连接端子170的每个可以是焊垫(land)、球、引脚等。连接端子170可形成为多层结构或单层结构。当连接端子170形成为多层结构时，连接端子170可包含铜(Cu)柱和焊料。当连接端子170形成为单层结构时，连接端子170可包含锡-银焊料或铜(Cu)。然而，这仅是示例，连接端子170不限于此。连接端子170的数量、间隔、设置等不受具体限制，并可以由本领域技术人员根据设计细节进行充分地修改。例如，可根据半导体芯片120的连接焊盘122的数量将连接端子170的数量设置为数十个至数千个，但不限于此，并且还可设置为数十个至数千个或更多个或者数十个至数千个或更少个。
连接端子170中的至少一个可设置在扇出区域中。扇出区域是除了设置有半导体芯片的区域之外的区域。也就是说，根据示例性实施例的扇出型半导体封装件100A可以是扇出型封装件。与扇入型封装件相比，扇出型封装件可具有优良的可靠性，可实现多个输入/输出(I/O)端子，并可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)等相比，扇出型封装件可在不需要单独的板的情况下安装在电子装置上。因此，扇出型封装件可被制造为具有减小的厚度，并可具有价格竞争力。
如必要，多个半导体芯片(未示出)可设置在第一互连构件110的通孔110H中，第一互连构件的通孔110H的数量可以为多个(未示出)，并且半导体芯片(未示出)可分别设置在通孔中。此外，诸如电容器、电感器等的单独的无源组件(未示出)可与半导体芯片一起包封在通孔110H中。此外，可在钝化层150上安装表面贴装技术组件(未示出)。
图12至图16是示出制造图9的扇出型半导体封装件的工艺的示例的示意图。
参照图12，首先，可制备载体膜301。载体膜301可具有形成在其一个表面上或与其背对的表面上的金属层302和303。为了在随后的分离工艺中促进分离，可在金属层302和303之间的结合表面上执行表面处理。可选地，为了在随后的工艺中促进分离，可在金属层302和303之间设置脱模层。载体膜301可以是已知的绝缘基板，载体膜301的材料不受具体限制。通常，金属层302和303可以是铜(Cu)箔，但不局限于此。也就是说，金属层302和303可以是由其他导电材料形成的薄膜。然后，可使用干膜304执行用于形成第一重新分布层112a的图案化。可使用已知的光刻法形成第一重新分布层112a。干膜304可以是由光敏材料形成的已知的干膜。然后，可在干膜304的图案化的空间中设置导电材料，以形成第一重新分布层112a。可使用镀覆工艺形成第一重新分布层112a。在这种情况下，金属层303可用作种子层。镀覆工艺可以是电镀工艺或非电镀工艺，更具体地，可以是化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、减成工艺、加成工艺、半加成工艺(SAP)或改性半加成工艺(MSAP)等，但不限于此。然后，可去除干膜304。可通过已知的诸如蚀刻工艺等方法去除干膜304。
然后，参照图13，可在金属层303上形成嵌入有第一重新分布层112a的至少一部分的第一绝缘层111a。然后，可形成贯穿第一绝缘层111a的第一过孔113a。此外，可在第一绝缘层111a上形成第二重新分布层112b。可通过已知的层压方法对第一绝缘层111a的前驱体进行层压然后将前驱体硬化的方法，或者使用已知的涂敷方法涂敷第一绝缘层111a的前驱体然后使前驱体硬化的方法等方法来形成第一绝缘层111a。可通过以下方法来形成第一过孔113a和第二重新分布层112b：使用光刻法、机械钻孔或激光钻孔等方法在第一绝缘层111a中形成通孔，使用干膜等执行图案化，通过镀覆工艺等填充通孔和图案化的空间。然后，可在第一绝缘层111a上形成覆盖第二重新分布层112b的第二绝缘层111b。然后，可形成贯穿第二绝缘层111b的第二过孔113b。此外，可在第二绝缘层111b上形成第三重新分布层112c。形成第二过孔113b和第三重新分布层112c的方法可与上述方法相同。然后，可剥离载体膜301。在这种情况下，剥离可指使金属层302和303彼此分开。这里，可使用刀片使金属层彼此分开，但不限于此。也就是说，可使用所有已知的方法来使金属层彼此分开。同时，描述了在剥离载体膜301之前以一系列工艺形成第一互连构件110的示例。然而，本公开不限于此。例如，也可在剥离载体膜301之后根据上述工艺形成第一互连构件110。也就是说，工艺顺序并不限于上述工艺顺序。
然后，参照图14，可通过已知的蚀刻方法等去除剩余的金属层303，并可在第一互连构件110中形成通孔110H。可使用机械钻孔或激光钻孔形成通孔110H。然而，通孔110H不局限于此，而是还可通过使用用于抛光的颗粒的喷砂法、使用等离子的干蚀刻法等方法形成。在使用机械钻孔或激光钻孔形成通孔110H的情况下，可执行诸如高锰酸盐法等去钻污工艺以去除在通孔110H中的树脂钻污。接下来，可将粘结膜305附着到第一互连构件110的一个表面上。可固定第一互连构件110的任何材料均可用作粘结膜305。作为非限制性示例，可使用已知的胶带等。已知的胶带的示例可包括其粘附力通过热处理而减弱的热固性粘附胶带或其粘附力通过紫外线照射而减弱的紫外线固化粘附胶带等。然后，可将半导体芯片120设置在第一互连构件110的通孔110H中。例如，可通过在通孔110H中将半导体芯片120附着到粘结膜305的方法来设置半导体芯片120。可将半导体芯片120设置为正面朝下的形式，以将连接焊盘122附着到粘结膜305。
然后，参照图15，可使用包封剂130包封半导体芯片120。包封剂130可覆盖第一互连构件110和半导体芯片120的无效表面，并可填充通孔110H内的空间。可通过已知的方法形成包封剂130。例如，可通过层压用于形成包封剂130的非硬化状态下的树脂然后使树脂硬化的方法形成包封剂130。可选地，可通过以下方法形成包封剂130：将用于形成包封剂130的非硬化状态下的树脂涂敷到粘结膜305上，以包封第一互连构件110和半导体芯片120，然后使树脂硬化。可通过硬化来固定半导体芯片120。例如，可使用如下方法作为层压树脂的方法：在高温下执行压缩树脂的热压工艺达预定时间，对树脂进行减压，然后将树脂冷却至室温(在冷压工艺中冷却树脂)，然后分离作业工具等。例如，可使用如下方法作为涂敷树脂的方法：利用刮刀涂墨的丝网印刷法、喷涂呈雾状的墨的喷印法等。然后，可在包封剂130上形成增强层181。可将硬化状态(c阶段)下的增强层181(诸如裸CCL等)附着到包封剂130。因此，在将增强层181附着到包封剂130后，包封剂130和增强层181之间的界面可具有近似线性的形式。可在将增强层181附着到包封剂130后使包封剂130硬化。在这种情况下，增强层181可控制由于包封剂130的硬化收缩引起的翘曲。此外，在这种情况下，增强层181和包封剂130之间可具有优良的紧密粘附力。然后，可剥离粘结膜305。剥离粘结膜的方法不受具体限定，而是可以是已知的方法。例如，在其粘附力通过热处理而减弱的热固性粘附胶带或其粘附力通过紫外线照射等而减弱的紫外线固化粘附胶带用作粘结膜305的情况下，可在粘结膜305的粘附力通过对粘结膜305进行热处理而减小后剥离粘结膜305，或可在粘结膜305的粘附力通过利用紫外线照射粘结膜305而减小后剥离粘结膜305。然后，可在粘结膜305被去除了的第一互连构件110和半导体芯片120的有效表面上形成第二互连构件140。可通过如下方法形成第二互连构件140：顺序地形成绝缘层141a和141b，然后通过如上所述的镀覆工艺等在绝缘层141a和141b上形成重新分布层142a和142b，在绝缘层141a和141b中形成过孔143a和143b。此外，可在增强层181上形成树脂层182。此外，可在第二互连构件140上形成钝化层150。也可通过层压树脂层182和钝化层150的前驱体然后使前驱体硬化的方法、或涂敷用于形成树脂层182和钝化层150的材料然后使材料硬化的方法等方法来形成树脂层182和钝化层150。
然后，参照图16，可在钝化层150中形成开口150H，以暴露第二互连构件140的重新分布层142b的至少部分，可通过已知的金属化方法在开口150H中形成凸块下金属层160。此外，可形成贯穿包封剂130、增强层181和树脂层182并且暴露第一互连构件110的第三重新分布层112c的至少部分的开口182H。可通过机械钻孔、激光钻孔、使用用于抛光的颗粒的喷砂法、使用等离子的干蚀刻法等方法形成开口182H。然后，可在凸块下金属层160上形成连接端子170。形成连接端子170的方法不受具体限定。也就是说，可根据其结构或形式使用在相关技术中公知的方法来形成连接端子170。可通过回流焊来固定连接端子170，并可使连接端子170的部分嵌在钝化层150中以增强固定力，并且可向外地暴露连接端子170的剩余部分，从而可提高可靠性。
同时，一系列的工艺可以包括以下工艺：准备具有大尺寸的载体膜301，制造多个扇出型半导体封装件100A，然后通过切割工艺将所述多个扇出型半导体封装件切割成单独的扇出型半导体封装件100A，以促进批量生产。在这种情况下，生产率可以是优良的。
图17是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100B中，可仅将增强层181附着到包封剂130。即使在单独的树脂层182等没有附着到增强层181的情况下，也可控制翘曲。增强层181可由例如包括芯材料、无机填料和绝缘树脂的裸CCL、半固化片等形成。增强层181的弹性模量可相对大于包封剂130的弹性模量，并且CTE可小于包封剂130的CTE。在这种情况下，翘曲抑制效果会特别好。可将硬化状态(c阶段)下的增强层181附着到包封剂130。在这种情况下，包封剂130和增强层181之间的界面可具有近似线性的形状。
除上述构造之外的构造的描述等可与上述描述重复，因此将其省略。此外，制造没有形成树脂层182的扇出型半导体封装件100B的工艺的描述可与上述描述重复，因此将其省略。
图18是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100C中，可仅将增强层181附着到包封剂130。在这种情况下，可在增强层181中形成贯穿包封剂130和增强层181并且暴露第一互连构件110的第三重新分布层112c的至少部分的开口181H。即使在单独的树脂层182等没有如上述附着到增强层181的情况下，也可在增强层181中形成开口181H。然而，在这种情况下，由于包括芯材料的增强层181的材料特性，可能比存在树脂层182的情况更难形成开口181H。此外，增强层181的芯材料可暴露到开口181H的壁，因此可能需要用于去除暴露的芯材料的另外的工艺。可将硬化状态(c阶段)下的增强层181附着到包封剂130。在这种情况下，包封剂130和增强层181之间的界面可具有近似线性的形状。
除上述构造之外的构造的描述等可与以上提供的描述重复，因此将其省略。此外，制造没有形成树脂层182的扇出型半导体封装件100C的工艺的描述可与上述描述重复，因此将其省略。
图19是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100D中，增强层183可由例如包含芯材料、无机填料和绝缘树脂的半固化片等形成，包封剂130可由例如包含无机填料和绝缘树脂但不包含芯材料的ABF等形成。在这种情况下，当包封剂130中包含的无机填料的重量百分比为a1且增强层183中包含的无机填料的重量百分比为a2时，a1<a2。例如，1.10<a2/a1<1.95。也就是说，无机填料的浓度相对高的增强层183可具有相对低的CTE，无机填料的浓度相对低的包封剂130可具有相对高的CTE。因此，包封剂130可具有优良的树脂流动性，增强层183可有利于控制翘曲。此外，当增强层183的厚度为t1，包封剂130的覆盖第一互连构件110的部分的厚度为t2，并且包封剂130的覆盖半导体芯片120的无效表面的部分的厚度为t3时，t2<t1且t3<t1。例如，0.2<t2/t1<0.6，0.2<t3/t1<0.6。也就是说，增强层183的厚度可大于包封剂的覆盖第一互连构件110和半导体芯片120的无效表面的包封剂的厚度，这可更有利于控制翘曲。
同时，可在非硬化状态下将增强层183附着到包封剂130，然后进行硬化。因此，具有相对小的CTE的增强层183的材料可由于彼此接触的异质材料之间的界面或互混运动而渗入到通孔110H中。例如，可在b阶段的半硬化状态下将包含芯材料、无机填料和绝缘树脂的半固化片等附着到包封剂130，然后通过后续工艺硬化成c阶段，从而可形成增强层183。在这种情况下，材料之间的界面或互混可由于增强层183和包封剂130的无机填料的浓度之间的差异而移动。结果，包封剂130和增强层183之间的界面可具有非线性形状。例如，包封剂130和增强层183之间的界面可具有朝向第一互连构件110的通孔110H的壁与半导体芯片120之间的空间弯曲的弯曲部183P。在这种情况下，可增大增强层183和包封剂130之间的接触区域，从而可进一步提高增强层183和包封剂130之间的紧密粘合力。
除上述构造之外的构造的描述等可与上述描述重复，因此将其省略。此外，制造没有形成树脂层182且增强层183的材料和硬化状态与上述增强层181的材料和硬化状态不同的扇出型半导体封装件100D的工艺的描述可与上述描述重复，因此将其省略。
图20是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100E中，增强层184可由例如非对称半固化片等形成，该非对称半固化片包含芯材料、无机填料和绝缘层，并且在增强层184的与包封剂130接触的一侧184a中包含的无机填料的重量百分比和在增强层184的关于芯材料184c与一侧184a相反的另一侧184b中包含的无机填料的重量百分比彼此不同。包封剂130可由例如包含无机填料和绝缘树脂但不包含芯材料的ABF等形成。在这种情况下，当在包封剂130中包含的无机填料的重量百分比为a1，在增强层184的与包封剂130接触的一侧184a中包含的无机填料的重量百分比为a2，并且在增强层184的与一侧184a相反的另一侧184b中包含的无机填料的重量百分比为a3时，a1<a2<a3。例如，1.10<a3/a1<1.95。也就是说，增强层184的另一侧184b的CTE可以是最低的，增强层184的一侧184a的CTE的可以是中间级别的，包封剂的CTE可以是最高的。因此，包封剂130可具有优良的树脂流动性，增强层184的一侧184a可确保与包封剂130的优良的紧密粘合力，增强层184的另一侧184b可有效地控制翘曲。此外，当增强层184的厚度为t1，包封剂130的覆盖第一互连构件110的部分的厚度为t2，并且包封剂130的覆盖半导体芯片120的无效表面的部分的厚度为t3时，t2<t1且t3<t1。例如，0.2<t2/t1<0.6，且0.2<t3/t1<0.6。在这种情况下，可更容易地控制翘曲。
同时，可将非硬化状态下的增强层184附着到半硬化状态下的包封剂130，然后进行硬化。因此，具有相对小的CTE的增强层184的材料可由于彼此接触的异质材料之间的界面或互混运动而渗入到通孔110H中。也就是说，例如，可在b阶段下将包含芯材料、无机填料和绝缘树脂的非对称半固化片等附着到包封剂130，然后通过后续工艺硬化成c阶段，从而可形成增强层184。在这种情况下，材料之间的互混或界面可由于增强层184的一侧184a和包封剂130的无机填料的重量百分比之间的差异而移动。结果，包封剂130和增强层184之间的界面可具有非线性形状。例如，增强层184的一侧184a的部分可朝向包封剂130凹陷，在第一互连构件110的通孔110H内填充第一互连构件110和半导体芯片120之间的空间，从而可形成弯曲部184P。在这种情况下，可增大增强层184和包封剂130之间的接触面积，从而可进一步提高增强层184和包封剂130之间的紧密粘合力。
除上述构造之外的构造的描述等可与以上提供的描述重复，因此将其省略。此外，制造没有形成树脂层182且增强层184的材料和硬化状态与上述增强层181的材料和硬化状态不同的扇出型半导体封装件100E的工艺的描述可与上述描述重复，因此将其省略。
图21是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100F中，可仅将增强层185附着到包封剂130。在这种情况下，增强层185可由例如包含无机填料和绝缘树脂但不包含芯材料的ABF等形成。此外，包封剂130也可由例如包含无机填料和绝缘树脂但不包含芯材料的ABF等形成。然而，增强层185的弹性模量可大于包封剂130的弹性模量，或者CTE可小于包封剂130的CTE，以抑制翘曲。可在硬化状态(c阶段)下将增强层185附着到包封剂130。在这种情况下，包封剂130和增强层185之间的界面可具有近似线性的形状。
除上述构造之外的构造的描述等可与上述描述重复，因此将其省略。此外，制造没有形成树脂层182且增强层185的材料和硬化状态与上述增强层181的材料和硬化状态不同的扇出型半导体封装件100F的工艺的描述可与上述描述重复，因此将其省略。
图22是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100G中，可仅将增强层185附着到包封剂130。在这种情况下，可在增强层185中形成贯穿增强层185并暴露第一互连构件110的第三重新分布层112c的至少部分的开口185H。在增强层185不包含芯材料的情况下，可容易地形成开口185H。可在硬化状态(c阶段)下将增强层185附着到包封剂130，因此包封剂130和增强层185之间的界面可具有近似线性的形状。
除上述构造之外的构造的描述等可与上述描述重复，因此将其省略。此外，制造没有形成树脂层182且增强层185的材料和硬化状态与上述增强层181的材料和硬化状态不同的扇出型半导体封装件100G的工艺的描述可与上述描述重复，因此将其省略。
图23是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100H中，增强层186可由例如包含无机填料和绝缘树脂但不包含芯材料的ABF等形成，包封剂130也可由例如包含无机填料和绝缘树脂但不包含芯材料的ABF等形成。在这种情况下，当包封剂130中包含的无机填料的重量百分比为a1，增强层186中包含的无机填料的重量百分比为a2时，a1<a2。例如，1.10<a2/a1<1.95。也就是说，无机填料的浓度相对高的增强层186可具有相对低的CTE，无机填料的浓度相对低的包封剂130可具有相对高的CTE。因此，包封剂130可具有优良的树脂流动性，增强层186可有利于控制翘曲。此外，当增强层186的厚度为t1，包封剂的覆盖第一互连构件110的部分的厚度为t2，并且包封剂130的覆盖半导体芯片120的无效表面的部分的厚度为t3时，t2<t1且t3<t1。例如，0.2<t2/t1<0.6且0.2<t3/t1<0.6。也就是说，增强层186的厚度可大于包封剂130的覆盖第一互连构件110和半导体芯片120的无效表面的部分的厚度，这可更有利于控制翘曲。
同时，可将非硬化状态下的增强层186附着到半硬化状态下的包封剂130，然后进行硬化。因此，具有相对小的CTE的增强层186的材料可由于彼此接触的异质材料之间的界面或互混运动而渗入到通孔110H中。也就是说，可在b阶段下将包含无机填料和绝缘树脂但不包含玻璃布的例如ABF等附着到包封剂130，然后通过后续工艺硬化成c阶段，从而可形成增强层186。在这种情况下，材料之间的互混或界面可由于增强层186和包封剂130的无机填料的重量百分比之间的差异而移动。结果，包封剂130和增强层186之间的界面可具有近似非线性的形状。例如，增强层186的部分可朝向包封剂130凹陷，在第一互连构件110的通孔110H内填充第一互连构件110和半导体芯片120之间的空间，从而可形成弯曲部186P。在这种情况下，可增大增强层186和包封剂130之间的接触面积，从而可进一步提高增强层186和包封剂130之间的紧密粘合力。
除上述构造之外的构造的描述等可与上述描述重复，因此将其省略。此外，制造没有形成树脂层182且增强层186的材料和硬化状态与上述增强层181的材料和硬化状态不同的扇出型半导体封装件100H的工艺的描述可与上述描述重复，因此省将其略。
图24是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100I中，第一重新分布层112a可凹入到第一绝缘层111a中，使得第一绝缘层111a的下表面可具有相对于第一重新分布层112a的下表面的台阶部。结果，当形成包封剂130时，可防止包封剂130的材料流到第一重新分布层112a而将其污染的现象。同时，如上所述，由于第一重新分布层112a凹入到第一绝缘层111a中，第一互连构件110的第一重新分布层112a的下表面可设置在半导体芯片120的连接焊盘122的下表面的上方。此外，第二互连构件140的重新分布层142和第一互连构件110的第一重新分布层112a之间的距离可大于第二互连构件140的重新分布层142和半导体芯片120的连接焊盘122之间的距离。
除上述构造之外的构造的描述等可与上述描述重复，因此将其省略。此外，制造其中通过在去除金属层303时部分地去除第一重新分布层112a而形成台阶部的扇出型半导体封装件100I的工艺的描述可与上述描述重复，因此将其省略。同时，扇出型半导体封装件100B至100H的特征也可应用于扇出型半导体封装件100I。
图25是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据本公开的另一示例性实施例的扇出型半导体封装件100J中，第一互连构件110可包括：第一绝缘层111a；第一重新分布层112a和第二重新分布层112b，分别设置在第一绝缘层111a的背对的表面上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第一重新分布层112a；第三重新分布层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第一绝缘层111a上并覆盖第二重新分布层112b；第四重新分布层112d，设置在第三绝缘层111c上。第一重新分布层112a、第二重新分布层112b、第三重新分布层112c和第四重新分布层112d可电连接到半导体芯片120的连接焊盘122。由于第一互连构件110可包括更多数量的重新分布层112a、112b、112c和112d，因此可进一步简化第二互连构件140。因此，可改善由于在形成第二互连构件140的工艺中发生的缺陷而导致的生产率的降低。同时，尽管未在附图中示出，但是第一重新分布层112a、第二重新分布层112b、第三重新分布层112c和第四重新分布层112d可通过贯穿第一绝缘层111a、第二绝缘层111b和第三绝缘层111c的第一过孔、第二过孔和第三过孔彼此电连接。
第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c的厚度。第一绝缘层111a可相对较厚以保持刚性，可引入第二绝缘层111b和第三绝缘层111c，以形成更多数量的重新分布层112c和112d。第一绝缘层111a的绝缘材料可与第二绝缘层111b和第三绝缘层111c的绝缘材料不同。例如，第一绝缘层111a可以是例如包含芯材料、无机填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以是包含无机填料和绝缘树脂的ABF或光敏绝缘膜。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不局限于此。
第一互连构件110的第三重新分布层112c的下表面可设置在半导体芯片120的连接焊盘122的下表面的下方。此外，第二互连构件140的重新分布层142和第一重新分布层110的第三重新分布层112c之间的距离可小于第二互连构件140的重新分布层142和半导体芯片120的连接焊盘122之间的距离。这里，第三重新分布层112c可在第二绝缘层111b上以突起的形式设置，从而与第二互连构件140接触。第一互连构件110的第一重新分布层112a和第二重新分布层112b可设置在半导体芯片120的有效表面和无效表面之间。第一互连构件110可形成为具有与半导体芯片120的厚度相对应的厚度。因此，形成在第一互连构件110中的第一重新分布层112a和第二重新分布层112b可设置在半导体芯片120的有效表面和无效表面之间。
第一互连构件110的重新分布层112a、112b、112c和112d的厚度可大于第二互连构件140的重新分布层142的厚度。由于第一互连构件140的厚度可等于或大于半导体芯片120的厚度，因此重新分布层112a、112b、112c和112d也可形成为具有大的厚度。另一方面，为了纤薄化，第二互连构件140的重新分布层142可形成为具有相对小的尺寸。
除上述构造之外的构造的描述等可与上述描述等重复，因此将其省略。此外，制造除第一互连构件110的构造之外的扇出型半导体封装件100J的工艺的描述可与上述描述重复，因此将其省略。同时，扇出型半导体封装件100B至100H的特征也可应用于扇出型半导体封装件100J。
图26是示出在扇出型半导体封装件中产生翘曲的情况的示意图。
参照附图，可牢固地固定包括绝缘层511、重新分布层512a和512b、过孔513等以及包括主体521和电极焊盘522等的半导体芯片520的热固性树脂膜可用作包封第一互连构件510和半导体芯片520的包封剂530的材料。具体地，具有高的CTE的热固性树脂膜(通常具有良好的树脂流动性)可用于形成包封剂530，以利用树脂完全地填充在第一互连构件510和半导体芯片520之间的通孔510H的空间，并增大第一互连构件510和半导体芯片520之间的紧密粘合力。然而，可以理解的是，在这种热固性树脂膜中，树脂的热硬化收缩大，使得在树脂硬化后，会在封装件中产生严重的翘曲W1。因此，随后难以形成精细的电路图案。
图27是示出扇出型半导体封装件的翘曲被抑制的情况的示意性示图。
图28是示出图27中产生的另外的问题的示意性示图。
参照附图，可以认为，具有低CTE的热固性树脂膜用作包封第一互连构件510(包括绝缘层511、重新分布层512a和512b以及过孔513等)和半导体芯片520(包括主体521和电极焊盘522等)的包封剂540的材料。可以理解的是，在使用具有低CTE的热固性树脂膜作为包封剂540的材料的情况下，与使用具有高CTE的热固性树脂膜作为包封剂540的材料相比，抑制了翘曲W2。然而，为降低CTE，通常会增加在热固性树脂膜中的无机填料的含量，使得树脂由于树脂流动性的降低而没有充分地填充细小的空间，这样会产生孔隙等。此外，由于第一互连构件和半导体芯片之间的紧密粘合力的减小，会在第一互连构件和半导体芯片之间产生脱层等。
图29是用于比较扇出型半导体封装件彼此的翘曲抑制效果的示图。
参照附图，比较示例1指的是如图26所示的具有高的CTE的热固性树脂膜(具有良好的树脂流动性)用作包封剂的材料的情况。可以理解的是，在比较示例1中，由于包封剂的大的热硬化收缩而导致产生严重的翘曲。比较示例2指的是如图27所示的为抑制翘曲而使用具有低的CTE的热固性树脂膜作为包封剂的材料的情况。在比较示例2中，尽管翘曲可由于包封剂的低的热硬化收缩而被抑制，但是可能会发生另外的如上所述的诸如孔隙和脱层等问题。发明示例指的是如下情况：如在本公开中提及的，将具有高的CTE的热固性树脂膜(具有良好的树脂流动性)用作包封剂的材料，并且在包封剂上引入弹性模量大于包封剂的弹性模量且CTE小于包封剂的CTE的增强层。在发明示例中，在不引起诸如孔隙和脱层问题的情况下，翘曲可被抑制在与比较示例2的翘曲相似的水平。
如上所述，根据本公开中的示例性实施例，可提供可有效地解决翘曲问题的扇出型半导体封装件。
虽然以上已经示出和描述了示例性实施例，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明的范围的情况下，可以对其进行修改和变型。

Claims (37)

1.一种扇出型半导体封装件，包括：
第一互连构件，具有通孔；
半导体芯片，设置在所述第一互连构件的所述通孔中并具有其上设置有连接焊盘的有效表面和与所述有效表面背对的无效表面；
包封剂，包封所述半导体芯片的无效表面和所述第一互连构件的至少部分；
第二互连构件，设置在所述第一互连构件和所述半导体芯片的有效表面上；及
增强层，设置在所述包封剂上；
其中，所述第一互连构件和所述第二互连构件分别包括电连接到所述半导体芯片的连接焊盘的重新分布层。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述增强层的弹性模量大于所述包封剂的弹性模量。
3.根据权利要求1所述的扇出型半导体封装件，其中，所述增强层的热膨胀系数小于所述包封剂的热膨胀系数。
4.根据权利要求1所述的扇出型半导体封装件，其中，所述增强层包含芯材料、无机填料和绝缘树脂。
5.根据权利要求4所述的扇出型半导体封装件，其中，所述扇出型半导体封装件还包括设置在所述增强层上的树脂层，
其中，所述树脂层包含无机填料和绝缘树脂。
6.根据权利要求5所述的扇出型半导体封装件，所述扇出型半导体封装件还包括开口，所述开口贯穿所述树脂层、所述增强层和所述包封剂并且暴露所述第一互连构件的重新分布层的至少部分。
7.根据权利要求5所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述第二互连构件上的钝化层，
其中，所述钝化层包含无机填料和绝缘树脂。
8.根据权利要求7所述的扇出型半导体封装件，其中，所述树脂层的组分和所述钝化层的组分彼此相同。
9.根据权利要求4所述的扇出型半导体封装件，其中，所述包封剂包含无机填料和绝缘树脂，所述增强层中包含的无机填料的重量百分比大于所述包封剂中包含的无机填料的重量百分比。
10.根据权利要求9所述的扇出型半导体封装件，其中，所述增强层的与所述包封剂接触的一侧中包含的无机填料的重量百分比与所述增强层的相对于所述芯材料与所述一侧相反的另一侧中包含的无机填料的重量百分比彼此不同。
11.根据权利要求10所述的扇出型半导体封装件，其中，满足a1<a2<a3，其中，a1为所述包封剂中包含的无机填料的重量百分比，a2为所述增强层的与所述包封剂接触的所述一侧中包含的无机填料的重量百分比，a3为所述增强层的与所述一侧相反的所述另一侧中包含的无机填料的重量百分比。
12.根据权利要求1所述的扇出型半导体封装件，其中，所述增强层包含无机填料和绝缘树脂但不包含芯材料。
13.根据权利要求12所述的扇出型半导体封装件，其中，所述包封剂包含无机填料和绝缘树脂，所述增强层中包含的无机填料的重量百分比大于所述包封剂中包含的无机填料的重量百分比。
14.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述第二互连构件上的钝化层，
其中，所述钝化层包含无机填料和绝缘树脂。
15.根据权利要求14所述的扇出型半导体封装件，其中，所述第二互连构件包括绝缘层，所述绝缘层包含无机填料和绝缘树脂，所述钝化层中包含的无机填料的重量百分比大于所述第二互连构件的绝缘层中包含的无机填料的重量百分比。
16.根据权利要求1所述的扇出型半导体封装件，其中，所述增强层和所述包封剂之间的界面具有朝向所述通孔的内壁和所述半导体芯片之间的空间弯曲的弯曲部。
17.根据权利要求1所述的扇出型半导体封装件，其中，所述增强层的厚度大于所述包封剂的覆盖所述第一互连构件的第一部分的厚度和所述包封剂的覆盖所述半导体芯片的无效表面的第二部分的厚度。
18.根据权利要求1所述的扇出型半导体封装件，其中，所述第一互连构件包括：第一绝缘层；第一重新分布层，与所述第二互连构件接触并嵌在所述第一绝缘层中；及第二重新分布层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一重新分布层的一个表面背对的另一表面上；
所述第一重新分布层和所述第二重新分布层电连接到所述连接焊盘。
19.根据权利要求18所述的扇出型半导体封装件，其中，所述第一互连构件还包括：第二绝缘层，设置在所述第一绝缘层上并覆盖所述第二重新分布层；及第三重新分布层，设置在所述第二绝缘层上，
所述第三重新分布层电连接到所述连接焊盘。
20.根据权利要求19所述的扇出型半导体封装件，其中，所述第二重新分布层设置在所述半导体芯片的有效表面和无效表面之间。
21.根据权利要求18所述的扇出型半导体封装件，其中，所述第二互连构件的重新分布层和所述第一重新分布层之间的距离大于所述第二互连构件的重新分布层和所述连接焊盘之间的距离。
22.根据权利要求18所述的扇出型半导体封装件，其中，所述第一重新分布层的厚度大于所述第二互连构件的重新分布层的厚度。
23.根据权利要求18所述的扇出型半导体封装件，其中，所述第一重新分布层的下表面设置在所述连接焊盘的下表面上方。
24.根据权利要求1所述的扇出型半导体封装件，其中，所述第一互连构件包括：第一绝缘层；第一重新分布层和第二重新分布层，分别设置在所述第一绝缘层的背对的表面上；第二绝缘层，设置在所述第一绝缘层上并覆盖所述第一重新分布层；第三重新分布层，设置在所述第二绝缘层上，并且所述第一重新分布层至第三重新分布层电连接到所述连接焊盘。
25.根据权利要求24所述的扇出型半导体封装件，其中，所述第一互连构件还包括：第三绝缘层，设置在所述第一绝缘层上并覆盖所述第二重新分布层；第四重新分布层，设置在所述第三绝缘层上，并且
所述第四重新分布层电连接到所述连接焊盘。
26.根据权利要求24所述的扇出型半导体封装件，其中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度。
27.根据权利要求24所述的扇出型半导体封装件，其中，所述第三重新分布层的厚度大于所述第二互连构件的重新分布层的厚度。
28.根据权利要求24所述的扇出型半导体封装件，其中，所述第一重新分布层设置在所述半导体芯片的有效表面和无效表面之间。
29.根据权利要求24所述的扇出型半导体封装件，其中，所述第三重新分布层的下表面设置在所述连接焊盘的下表面下方。
30.根据权利要求1所述的扇出型半导体封装件，其中，所述包封剂和所述增强层之间的界面具有近似线性的形状。
31.一种扇出型半导体封装件，包括：
绝缘构件，具有通孔；
半导体芯片，设置在所述绝缘构件的通孔中并具有其上设置有连接焊盘的有效表面和与有效表面背对的无效表面；
包封剂，包封所述半导体芯片的无效表面和所述绝缘构件的至少部分；
互连构件，设置在所述绝缘构件和所述半导体芯片的有效表面上，并包括电连接到所述半导体芯片的连接焊盘的重新分布层；
增强层，设置在所述包封剂上。
32.根据权利要求31所述的扇出型半导体封装件，其中，所述增强层包含芯材料、无机填料和绝缘树脂。
33.根据权利要求32所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述增强层上的树脂层，
其中，所述树脂层包含无机填料和绝缘树脂但不包含芯材料。
34.根据权利要求31所述的扇出型半导体封装件，其中，所述增强层包含无机填料和绝缘树脂但不包含芯材料。
35.根据权利要求34所述的扇出型半导体封装件，其中，所述包封剂包含无机填料和绝缘树脂，并且所述增强层中包含的无机填料的重量百分比大于所述包封剂中包含的无机填料的重量百分比。
36.根据权利要求31所述的扇出型半导体封装件，其中，所述增强层和所述包封剂之间的界面具有朝向所述通孔的内壁和所述半导体芯片之间的空间弯曲的弯曲部。
37.根据权利要求31所述的扇出型半导体封装件，其中，所述绝缘构件包括一个或更多个绝缘层，所述绝缘层具有芯材料、无机填料和绝缘树脂。
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