KR20190082604A - 반도체 패키지 - Google Patents

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KR20190082604A
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semiconductor chip
layer
disposed
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Abstract

본 개시의 일 실시예는, 접속패드가 배치된 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 갖는 반도체 칩; 상기 반도체 칩의 제1 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 배치되며 모서리가 라운딩된 상면을 갖는 배선 패턴과, 상기 제1 절연층을 관통하며 상기 접속 패드와 상기 배선 패턴을 전기적으로 연결하는 비아와, 상기 제1 절연층 상에 배치되며 상기 배선 패턴을 를 덮는 제2 절연층을 포함하는 연결 부재; 및 상기 연결 부재 상에 배치되어 상기 반도체 칩을 봉합하는 봉합재;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체 칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이런 개발 트렌드에 맞춰서 최근에는 FOWLP(Fan-Out Wafer Level Package)가 각광을 받고 있으며, 여러 가지의 기술들을 FOWLP에 적용하여 반도체 패키징의 요구사항을 만족시키려 하고 있다.
특히, 5G와 IoT의 상용화에 따라, 데이터의 처리량이 증가하고 고주파수 영역에서의 반도체간에 또는 기기들 간의 통신이 요구되며 이를 위해 반도체와 반도체 패키지, 메인보드 등의 모든 디바이스에서 기존보다 더욱 더 미세한 피치의 회로구현이 요구되고 있다.
본 개시의 여러 목적 중 하나는, 절연층 형성을 위한 원활한 도포공정을 보장할 수 있도록 새로운 형상의 재배선층을 갖는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 재배선층을 구성하는 패턴의 형상을 변경하는 것이다.
본 개시의 일 실시예는, 접속패드가 배치된 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 갖는 반도체 칩; 상기 반도체 칩의 제1 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 배치되며 모서리가 라운딩된 상면을 갖는 배선 패턴과, 상기 제1 절연층을 관통하며 상기 접속 패드와 상기 배선 패턴을 전기적으로 연결하는 비아와, 상기 제1 절연층 상에 배치되며 상기 배선 패턴을 를 덮는 제2 절연층을 포함하는 연결 부재; 및 상기 연결 부재 상에 배치되어 상기 반도체 칩을 봉합하는 봉합재;를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 캐비티를 가지며 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 배선구조를 포함하는 지지 부재; 상기 지지 부재의 제2 면에 배치되며, 절연부재와 상기 절연부재 내에 배치되며 상기 배선 구조와 연결된 재배선층을 포함하는 연결 부재; 상기 캐비티 내에서 상기 연결 부재 상에 배치되며 상기 재배선층에 연결된 접속 패드를 갖는 반도체 칩; 및 상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 지지 부재의 제1 면을 덮는 봉합재;를 포함하며, 상기 재배선층은, 실질적으로 평탄한 제1 면과 상기 제1 면과 반대에 위치한 모서리가 라운딩된 제2 면을 갖는 배선 패턴과, 상기 접속 패드와 상기 배선 패턴을 전기적으로 연결하는 비아를 포함하는 반도체 패키지를 제공한다.
본 개시의 여러 효과 중 일 효과로서, 재배선층을 구성하는 미세한 피치의 패턴의 상면 모서리를 라운딩 구조를 갖도록 함으로써 절연층 도포과정에서 패턴 사이의 원활한 충진을 도모할 수 있다. 또한, 측면 경사각이 수직 또는 그보다 낮도록 패턴을 구성함으로써 패턴의 실질적인 간격을 확보할 수 있고 이를 통해서 패턴 간의 원하지 않는 신호 간섭을 저감시킬 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10은 도 9에 도시된 반도체 패키지를 나타내는 평면도이다.
도 11a 내지 도 11f는 본 개시의 일 실시예에 따른 회로 패턴의 형성공정을 설명하기 위한 주요 공정별 단면도이다.
도 12a 및 도 12b는 회로 패턴의 단면을 촬영한 사진이다.
도 13 및 도 14는 각각 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 재배선층의 패턴을 미세한 피치로 구현하더라도 절연층을 위한 수지를 원활하게 도포할 수 있는 반도체 패키지에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.도 10은 도 9에 도시된 반도체 패키지를 나타내는 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 캐비티(110H)을 갖는 지지 부재(110), 지지 부재(110)의 캐비티(110H)에 배치되며 접속패드(122)가 배치된 제1 면 및 상기 제1 면의 반대측에 배치된 제2 면을 갖는 반도체 칩(120), 지지 부재(110) 및 반도체 칩(120)을 봉합하는 봉합재(130)와, 지지 부재(110) 및 반도체 칩(120)의 제1 면 상에 배치된 연결 부재(140)를 포함한다.
상기 연결 부재(140) 상에는 패시베이션층(150)이 배치되며, 상기 패시베이션층(150)의 개구부(151) 상에는 언더범프금속층(160)가 배치된다. 또한, 상기 패시베이션층(150) 상에 언더범프금속층(160)과 연결된 전기연결구조체(170)이 배치된다.
본 실시예에서, 연결 부재(140)는, 제1 배선패턴(142a)과 제1 비아(143a)를 갖는 제1 배선층과, 제2 배선패턴(142b)과 제2 비아(143b)를 갖는 제2 배선층과 제3 배선패턴(142c)과 제3 비아(143c)를 갖는 제3 배선층을 포함하는 3층 재배선 구조를 갖는다.
구체적으로, 상기 연결 부재는, 지지 부재(110) 및 반도체 칩(120)의 제1 면 상에 배치된 제1 절연층(141a)과, 제1 절연층(141a) 상에 배치된 제1 배선패턴(142a)과, 제1 절연층(141a) 및 반도체 칩(120)의 접속패드(122)를 연결하는 제1 비아(143a)와, 제1 절연층(141a) 상에 배치되어 제1 배선패턴(142a)을 덮는 제2 절연층(141b)과, 제2 절연층(141b) 상에 배치된 제2 배선패턴(142b)과, 제2 절연층(141b)을 관통하며 제1 및 제2 배선패턴(142a, 142b)을 연결하는 제2 비아(143b)와, 제2절연층(141b) 상에 배치되어 제2 배선패턴(143a)을 덮는 제3절연층(141c)과, 제3절연층(141c) 상에 배치된 제3 배선패턴(142c)과, 제3 절연층(141c)을 관통하며 제2 및 제3 배선패턴(142b, 142c)을 전기적으로 연결하는 제3 비아(143c)를 포함한다.
본 실시예에서, 도9에 도시된 바와 같이, 제1 내지 제3 배선패턴의 상면 모서리는 라운딩된 구조(C)를 갖는다. 도9에 도시된 반도체 패키지(100A)에서, 상기 제2 배선패턴(142b) 중 상대적으로 미세한 피치로 배열된 영역을 "A1"으로 표시하였다.
도9의 A1으로 표시된 부분을 참조하면, 제2 배선패턴(142b)의 상면(T)은 라운딩된 구조(C)를 갖는다. A로 표시된 제2 배선패턴(142b)과 같이, 패턴의 폭이 좁을 경우에 돔(dome) 구조를 가질 수 있다. 제2 배선패턴(142b)에서, 라운딩된 구조(C)의 아래에 위치한 측면(S)은 제2 절연층(141b)의 표면을 기준으로 거의 90°또는 그 미만인 각도를 가질 수 있다.
이와 같이, 라운딩된 구조(C)와 거의 수직에 가까운 측면(S)은 절연층(여기서는, 제3 절연층(141c))을 형성하기 위한 도포공정이 원활하게 수행되는 것을 도울 수 있다. 예를 들어, 제3 절연층(141c)을 형성하기 위해서 PID와 같은 액상 감광성 수지를 도포할 경우에 제2 배선패턴(142b)의 좁은 간격으로는 충분히 수지가 공급되지 않을 수 있다. 하지만, 본 실시예에서는 수지가 제공되는 표면인 배선패턴들(142a,142b,142c)의 상면에 라운딩된 구조를 제공함으로써 수지 공급을 보다 원활하게 수행할 수 있다. 또한, 배선패턴들(142a,142b,142c)의 측면(C)을 수직 또는 그보다 낮은 경사각을 갖도록 구성함으로써 미세 피치의 패턴 영역에서도 수지공급을 보다 효과적으로 수행할 수 있다. 이로써, 미세 피치의 패턴 사이에서 발생되는 공극과 이로 인한 신뢰성 저하 문제를 감소시킬 수 있다.
본 명세서에서, 제1 내지 제3 배선패턴(142a,142b,142c)의 "상면"은 반도체 패키지(100A)의 배치 방향과 관계 없이 해당 배선패턴이 형성된 절연층과 접하는 표면의 반대에 위치한 면이며, 다른 절연층에 의해 도포되는 면을 의미한다. 실제 제품에서 제1 내지 제3 절연층(141a,141b,141c)의 계면은 구분되지 않으므로, 본 실시예에 따른 제1 내지 제3 배선패턴(142a,142b,142c)에서는, 실질적으로 평탄한 면이 하면(B)('제1 면'라고 함)으로, 모서리가 라운딩된 면이 상면(T)('제2 면'이라고 도함)으로 정의될 수 있다.
도9의 A2으로 표시된 부분을 참조하면, 제1 배선패턴(142a)의 상면(T)도 역시 라운딩된 구조(C)를 갖지만, 상대적으로 긴 길이 또는 긴 폭을 갖는 패턴인 경우에는, A2로 표시된 제1 배선패턴(142a)의 경우에, 라운딩 구조(C)는 모서리 영역에 한정되며, 모서리 영역을 제외한 상면(T')은 거의 평탄한 면으로 나타날 수 있다. 이 경우에도, 제1 배선패턴(142a)의 라운딩된 구조(C)는 인접한 다른 패턴과 사이에 제2 절연층(141b)을 위한 액상 수지를 원활하게 제공할 수 있다. A2로 표시된 제1 배선패턴(142a)도 앞선 제2 배선패턴(142b)과 유사하게, 라운딩된 구조(C)의 아래에 위치한 측면(S)은 제1 절연층(141a)의 표면을 기준으로 거의 90°또는 그 미만인 각도를 가질 수 있다.
이러한 라운딩 구조와 측면 각도는 각 배선 패턴을 형성하는 공정을 통해서 얻어질 수 있다. 구체적으로, 포토레지스트를 이용한 리소그래피 공정과 도금공정을 조절함으로써 라운딩 구조와 유익한 측면 각도를 형성할 수 있다. 이에 대해서는 도 11a 내지 도 11f를 참조하여 설명한다.
이러한 라운딩 구조와 측면 각도를 만족하는 배선 패턴은 동일한 공정을 통해서 얻어지므로, 레벨 단위로 적용될 수 있다. 다시 말해, 본 실시예에서는 모든 레벨의 배선패턴에 적용된 형태로 예시되어 있으나, 필요한 경우에 미세 피치의 설계가 많은 특정 레벨의 배선패턴(예를 들어, 제2 배선패턴)에만 적용하고, 다른 레벨은 통상의 방법으로 형성될 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 상세히 설명한다.
지지 부재(110)는 반도체 패키지(100A)의 강성을 향상시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 지지 부재(110)에 배선패턴과 비아와 같은 배선 구조를 도입할 수 있으며 이 경우에는, 팬-아웃 반도체 패키지(100A)가 POP(Package on Package) 타입의 패키지로 활용될 수도 있다(도 13 및 도 14 참조). 캐비티(110H) 내에서 반도체 칩(120)이 지지 부재(110)의 측벽은 소정거리로 이격되어 배치된다. 반도체 칩(120)의 측면 주위는 지지 부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 일부 실시예에서는 지지 부재(110)를 생략할 수 있다.
지지 부재(110)는 절연층을 포함할 수 있다. 절연층의 재료로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 지지 부재(110)를 패키지(100A)의 워피지 제어를 위한 지지체로도 활용할 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성될 수 있다. 접속패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체 칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 반도체 칩(120)의 제1 면(접속패드(122)가 형성된 면) 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드(122)와 연결된 형태를 가질 수도 있다.
봉합재(130)는 지지 부재(110) 및 반도체 칩(120) 등의 전자 부품을 보호하기 위한 구조로서 제공된다. 봉합형태는 특별히 제한되지 않으며, 지지 부재(110), 반도체 칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 지지 부재(110)의 상면과 반도체 칩(120)을 덮을 수 있으며, ㅋ캐비티(110H)의 벽면과 반도체 칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체 칩(120)의 패시베이션막(123)과 연결 부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)가 캐비티(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
예를 들어, 봉합재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
연결 부재(140)는 반도체 칩(120)의 접속패드(122)를 재배선할 수 있다. 연결 부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다.
연결 부재(140)는 지지 부재(110) 및 반도체 칩(120)의 제1 면 상에 배치되며,본 실시예에 따른 3층의 배선 구조 외에도 다른 다층의 재배선구조를 가질 수 있으며, 일부 실시예에서는 재배선구조는 단일층(즉, 하나의 배선패턴 + 하나의 비아)만으로 구성될 수도 있다.
연결 부재(140)에 사용되는 제1 내지 제3 절연층(141a, 141b, 141c)은 상술된 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 본 실시예에서, 제1 내지 제3 절연층(141a, 141b, 141c)은 각각 감광성 절연층일 수 있다. 제1 내지 제3 절연층(141a, 141b, 141c)이 감광성의 성질을 가지는 경우, 절연층(141a, 141b, 141c)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1 내지 제3 비아(143a, 143b, 143c)의 미세한 피치를 달성할 수 있다. 제1 내지 제3 절연층(141a, 141b, 141c)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 제1 내지 제3 절연층(141a, 141b, 141c)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제1 내지 제3 절연층(141a, 141b, 141c)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 제1 내지 제3 절연층(141a, 141b, 141c)은 제1 내지 제3 배선패턴(142a, 142b, 142c)을 제외한 패턴 사이의 절연층 두께가 대략 1㎛ 내지 10㎛ 정도일 수 있다.
제1 내지 제3 배선패턴(142a, 142b, 142c)은 제1 내지 제3 비아(143a, 143b, 143c)와 함께 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 제1 내지 제3 배선패턴(142a, 142b, 142c)은 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3 배선패턴(142a,142b,142c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드 패턴, 전기연결구조체 패드 패턴 등을 포함할 수 있다. 각각의 제1 내지 제3 배선패턴(142a, 142b, 142c)은 두께가 대략 0.5㎛ 내지 15㎛ 정도일 수 있다.
제1 내지 제3 비아(143a, 143b, 143c)는 서로 다른 층에 형성된 제1 내지 제3 배선패턴(142a, 142b, 142c) 및 접속패드(122) 등을 수직방향으로 서로 연결(층간 연결)시키는 역할을 한다. 제1 내지 제3 비아(143a,143b,143c)는 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3 비아(143a,143b,143c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(150)은 연결 부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결 부재(140)의 제1 내지 제3 배선패턴(142a,142b,142c)의 적어도 일부를 노출시키는 개구(151)를 가질 수 있다. 이러한 개구(151)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않으며, 상술된 절연물질이 사용될 수 있다. 예를 들면, 패시베이션층(150)은 프리프레그, ABF, FR-4, BT 및 솔더레지스트(Solder Resist) 중 적어도 하나를 포함할 수 있다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속층(160)은 패시베이션층(150)의 개구(151)를 통하여 노출된 연결 부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속층(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 캐비티(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 일부 실시예에서, 캐비티(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체 칩(120)을 배치할 수도 있다. 일부 실시예에서, 캐비티(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 일부 실시예에서, 패시베이션층(150) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
상술된 실시예에 따른 배선패턴의 라운딩 구조와 측면 각도는 포토레지스트를 이용한 리소그래피 공정과 도금공정을 변경함으로써 얻어질 수 있다. 도 11a 내지 도 11f는 본 개시의 일 실시예에 따른 회로 패턴의 형성공정을 설명하기 위한 주요 공정별 단면도이다.
도 11a를 참조하면, 절연층(10) 상에 시드층(12)을 형성하고, 그 위에 포토레지스트층(20)을 형성한다.
시드층(12)은 Ti, Ni, Cu, TiO2, Ta, TaO2 등을 포함하는 하나의 층 또는 복수의 층일 수 있으나, 이에 한정되는 것은 아니다. 시드층(12)은 PVD 또는 스퍼터(sputter)와 같은 공정으로 형성될 수 있다. 본 실시예에 사용된 포토레지스트층(20)은 네가티브 포토레지스트을 사용한다. 즉, 상기 포토레지스트층(20)은 노광된 영역을 제거되지 않고 잔류하여 패턴을 제공한다. 상기 포토레지스트층(20)는 스핀 온 코팅(spin on coating)와 같은 습식 공정 또는 건식 필름을 도포하는 건식 공정에 의해 형성될 수 있다.
이어, 도 11b에 도시된 바와 같이, 포토레지스트층(20)을 포토 마스크(30)를 이용하여 노광공정을 적용한다. 포토마스크(30)의 슬릿을 이용하여 자외선을 원하는 영역에 노광시킬 수 있다. 노광된 영역(20a)은 자외선에 의해 경화되고, 노광되지 않은 영역(20b)은 현상액을 이용하여 분해되어 제거된다.
이러한 노광/현상과정을 통해서, 도11c에 도시된 바와 같이, 배선 패턴을 형성하기 위한 오픈영역(O)을 갖는 포토레지스트 패턴(20a)이 마련할 수 있다. 포토레지스트 패턴(20a)의 측면(20S)은 포지티브 공정에 의한 패턴과 반대로 거의 수직이거나, 깊이에 따른 노광량의 감소로 인해 오히려 90°이상의 경사각(θ1)을 가질 수 있다.
다음으로, 도 11d에 도시된 바와 같이, 포토레지스트 패턴(20a)을 이용하여 시드층(12) 상에 도금공정을 이용하여 배선 패턴(42)을 형성한다.
본 도금공정은 충진율을 높일 수 있는 전해도금에 의해 수행될 수 있다. 충진율이 향상된 도금 공정으로 수행될 경우에, 배선패턴(42)의 상면(T) 모서리가 라운딩된 구조, 즉 완만하게 굴곡된 구조를 가질 수 있다. 충진율이 향상된 도금 공정은 도금액 및 도금액의 온도 등 도금 공정 조건을 조절함으로써 얻어질 수 있다.
일부 실시예에서, 이러한 전해도금방안으로서, 구리 도금시에 전해액으로 묽은 황산액을 사용할 수 있으며, 묽은 황산액은 15∼30% 범위의 농도를 가질 수 있다.
본 도금 공정에서 얻어진 배선패턴(42)은 충진율이 높은 도금 공정에 의해 상면(T)의 모서리가 라운딩된 구조를 가질 수 있으며, 본 실시예와 같이 폭이 작은 배선패턴(42)인 경우에는 돔구조를 가질 수 있다. 또한, 배선패턴(42)의 측면은 포토레지스트패턴의 측면(20S)에 의해 정해지므로, 그 경사각(θ2)이 수직이거나 90°보다 작은 각도를 가질 수 있다.
따라서, 종래의 포지티브 공정에 비해 얻어지는 배선패턴(도12b 참조: 역사다리꼴)에 비해, 배선패턴 사이의 간격(P)(특히, 상부 영역에서의 간격)을 안정적으로 확보될 수 있다.
이어, 도 11e에 도시된 바와 같이, 포토레지스트 패턴(20a)을 제거하고, 배선패턴(42) 사이의 시드층(12) 부분을 제거할 수 있다.
배선패턴(42)을 형성한 후에, 포토레지스트 패턴(20a)은 리프트 오프 공정을 통해서 제거될 수 있다. 예를 들어, 포토레지스트 패턴(20a)은 애싱(ashing), 에칭 프로세스 또는 그 조합 등의 적합한 공정을 이용하여 제거될 수도 있다. 추가적으로, 전면 에칭을 통해서 배선패턴(42) 사이의 시드층(12) 부분을 제거할 수 있다. 전면 에칭공정을 적용하더라도 얇은 시드층(12)를 제거하는 것으로 충분하므로, 배선패턴(42)에 크게 영향을 주지 않으면서 배선패턴(42) 사이의 시드층 부분을 제거할 수 있다.
다음으로, 도 11f를 참조하면, 배선 패턴(42)이 형성된 절연층(10) 상에 절연물질을 적용하여 추가적인 절연층(50)을 형성한다
본 공정은 절연물질을 도포하는 과정으로 수행될 수 있으나, 이에 한정되지 않으며, 다양한 증착공정이나 라미네이션 공정이 이용될 수 있다. 본 실시예에 따른 배선패턴은 상면이 라운딩된 구조를 가지므로, 절연물질이 보다 더 용이하게 배선패턴의 상면을 따라 배선패턴들의 사이 공간에 유입될 수 있다. 이를 통해서 미세 피치의 배선패턴 사이 공간에도 절연층을 효과적으로 충진시킬 수 있다.
예를 들어, 배선 패턴(42)이 10㎛ 이하의 피치로 배열된 경우에도, 상기 일부의 배선 패턴(42) 사이에 위치한 상기 절연층(50)의 부분에는 2㎛ 이상의 크기를 갖는 공극이 거의 존재하지 않도록 반도체 패키지를 제조할 수 있다.
본 실시예에 따른 배선패턴과 종래의 방식에 따른 배선패턴의 단면사진들이 도 12a 및 도 12b에 나타나있다.
도 12a를 참조하면, 본 실시예에 따라, 네가티브 포토레지스트를 이용하여 패터닝하고, 묽은 황산을 이용하여 도금공정을 수행하여 얻어진 배선패턴을 확인할 수 있다. 도 12a의 배선패턴은 실질적으로 평탄한 제1 면(B)과 상기 제1 면(B)과 반대에 위치한 모서리(C)가 라운딩된 제2 면(T)을 갖는다. 배선 패턴의 측면 경사각(θa)도 거의 수직 또는 약간 예각인 형태로 나타나 있다.
반면에, 도 12b를 참조하면, 포지티브 포토레지스트와 통상의 도금공정을 이용하여 얻어진 배선패턴을 확인할 수 있다. 도 12b의 배선패턴은 양면(T,B) 모두가 거의 평탄할 뿐만 아니라, 배선 패턴의 측면 경사각(θb)이 거의 100°에 가까운 둔각을 나타낸다.
따라서, 도 12b의 배선패턴은 좁은 피치를 가질 때에 그 사이 공간에 절연물질이 유입되는 것이 원활하지 않을 뿐만 아니라, 상부영역에서 배선패턴 사이의 간격이 좁아지므로 서로 신호간섭이 심하게 발생될 수 있으나, 도 12a의 배선패턴은 좁은 피치로 배열되더라도, 완만하게 굴곡진 상면을 통해서 절연물질이 그 사이 공간에도 효과적으로 유입될 수 있으며, 상부영역에서도 배선패턴의 간격이 충분히 확보되므로 신호간섭 문제를 저감시킬 수 있다.
도 13 및 도 14는 각각 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 13은 반도체 패키지의 다른 예를 개략적으로 나타낸 단면도다.
도 13을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 배선 구조를 갖는 지지 부재(110)를 채용한 점을 제외하고, 도9 및 도10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 및 도10에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
지지 부재(110)가 연결 부재(140)와 접하는 제1 유전층(111a), 연결 부재(140)와 접하며 제1 유전층(111a)에 매립된 제1 배선층(112a), 제1 유전층(111a)의 제1 배선층(112a)이 매립된 측의 반대에 위치한 제2 배선층(112b), 제1 유전층(111a) 상에 배치되며 제2 배선층(112b)을 덮는 제2 유전층(111b) 및 제2 유전층(111b) 상에 배치된 제3 배선층(112c)을 포함할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2 배선층(112a, 112b)과 제2 및 제3 배선층(112b, 112c)은 각각 제1 및 제2 유전층(111a, 111b)을 관통하는 제1 및 제2 비아(113a, 113b)를 통하여 전기적으로 연결된다.
본 실시예와 같이, 제1 배선층(112a)을 제1 유전층(111a) 내에 매립하는 경우, 제1 배선층(112a)의 두께에 의하여 발생하는 단차가 최소화되는 바, 연결 부재(140)의 절연거리가 일정해진다. 즉, 연결 부재(140)의 제1 배선패턴(142a)으로부터 제1 유전층(111a)의 하면까지의 거리와, 연결 부재(140)의 제1 배선패턴(142a)으로부터 반도체 칩(120)의 접속패드(122)까지의 거리 차이는, 제1 배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결 부재(140)의 고밀도 배선 설계가 용이할 수 있다.
지지 부재(110)의 제1 배선층(112a)의 하면은 반도체 칩(120)의 접속패드(122)의 하면보다 높게 위치할 수 있다. 또한, 연결 부재(140)의 제1 배선패턴(142a)과 지지 부재(110)의 제1 배선층(112a) 사이의 거리는 연결 부재(140)의 제1 배선패턴(142a)과 반도체 칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1 배선층(112a)이 유전층(111)의 내부로 리세스될 수 있기 때문이다.
이와 같이, 제1 배선층(112a)이 제1 절연층(141a) 내부로 리세스되어 제1 유전층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다. 지지 부재(110)의 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 지지 부재(110)는 반도체 칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 지지 부재(110) 내부에 형성된 제2 배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
지지 부재(110)의 배선층(112a, 112b, 112c)의 두께는 연결 부재(140)의 배선패턴(142a, 142b, 142c)의 두께보다 두꺼울 수 있다. 지지 부재(110)는 반도체 칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결 부재(140)의 재배선층(142a, 142b, 142c)은 박형화를 위하여 배선층(112a, 112b, 112c) 보다 상대적으로 작은 사이즈로 형성할 수 있다.
유전층(111a, 111b)의 재료는 특별히 한정되는 않으며, 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(PID) 수지를 사용할 수도 있다.
배선층(112a, 112b, 112c)은 반도체 칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 예를 들어, 배선층(112a, 112b, 112c)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시켜 지지 부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 제1 비아(113a)를 위한 홀을 형성할 때 제1 배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있다. 제1 비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 비아(113a)는 제2 배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2 비아(113b)를 위한 홀을 형성할 때 제2 배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2 비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 비아(113b)는 제3 배선층(112c)의 패드 패턴과 일체화될 수 있다.
본 실시예에 채용된 배선패턴(142a,142b,142c)의 상면은 라운딩된 구조(C)를 가질수 있다. 또한, 배선패턴(142a,142b,142c)의 측면은 수직 또는 그보다 낮은 경사각을 갖도록 구성할 수 있다. 따라서, 배선패턴(142a,142b,142c)은 좁은 피치로 배열되더라도, 완만하게 굴곡진 상면을 통해서 절연물질이 절연층을 형성하기 위한 공정에서 그 사이 공간에도 효과적으로 유입될 수 있으며, 상부영역에서도 배선패턴의 간격이 충분히 확보되므로 신호간섭 문제를 저감시킬 수 있다.
이러한 라운딩된 구조(C)는 배선층(112a, 112b, 112c)에도 배선패턴(142a,142b,142c)과 유사하게 적용할 수 있다. 즉, 네가티브 포토레지스트를 이용한 리소그래피공정과 도금공정을 변경함으로써 라운딩된 구조(C)와 측면의 경사각을 구현할 수 있다(도11a 내지 도11e 참조).
도 14는 반도체 패키지의 다른 예를 개략적으로 나타낸 단면도다.
도 14을 참조하면, 본 실시예에 따른 반도체 패키지(100C)는, 배선 구조를 갖는 지지 부재(110)를 채용한 점을 제외하고, 도9 및 도10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 및 도10에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100C)는 지지 부재(110)가 제1 유전층(111a), 제1 유전층(111a)의 양면에 배치된 제1 배선층(112a) 및 제2 배선층(112b), 제1 절연층(112a) 상에 배치되며 제1 배선층(112a)을 덮는 제2 유전층(111b), 제2 유전층(111b) 상에 배치된 제3 배선층(112c), 제1 유전층(111a) 상에 배치되어 제2 배선층(112b)을 덮는 제3 유전층(111c), 및 제3 유전층(111c) 상에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다.
지지 부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함할 수 있으므로, 연결 부재(140)를 더욱 간소화할 수 있다. 따라서, 연결 부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 유전층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3 비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)보다 두께가 두꺼울 수 있다. 제1 유전층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 유전층(111b) 및 제3 유전층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입될 수 있다. 제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)과 상이한 절연물질을 포함할 수 있다. 예를 들면, 제1 유전층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 유전층(111c) 및 제3 유전층(111c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 유전층(111a)을 관통하는 제1 비아(113a)는 제2 및 제3 유전층(111b, 111c)을 관통하는 제2 및 제3 비아(113b, 113c)보다 직경이 클 수 있다.
지지 부재(110)의 제3 배선층(112c)의 하면은 반도체 칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 연결 부재(140)의 제1 배선패턴(142a)과 지지 부재(110)의 제3 배선층(112c) 사이의 거리는 연결 부재(140)의 제1배선패턴(142a)과 반도체 칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다.
제3 배선층(112c)이 제2 유전층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결 부재(140)와 접할 수 있기 때문이다. 지지 부재(110)의 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 지지 부재(110)는 반도체 칩(120)의 두께에 대응하게 형성할 수 있는바, 지지 부재(110) 내부에 형성된 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
지지 부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결 부재(140)의 재배선층(142a, 142b, 142c)의 두께보다 두꺼울 수 있다. 지지 부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결 부재(140)의 배선패턴(142a, 142b, 142c)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
본 실시예에 채용된 배선패턴(142a,142b,142c)의 상면은 라운딩된 구조(C)를 가질수 있다. 또한, 배선패턴(142a,142b,142c)의 측면은 수직 또는 그보다 낮은 경사각을 갖도록 구성할 수 있다. 따라서, 배선패턴(142a,142b,142c)은 좁은 피치로 배열되더라도, 완만하게 굴곡진 상면을 통해서 절연물질이 절연층을 형성하기 위한 공정에서 그 사이 공간에도 효과적으로 유입될 수 있으며, 상부영역에서도 배선패턴의 간격이 충분히 확보되므로 신호간섭 문제를 저감시킬 수 있다.
이러한 라운딩된 구조(C)는 배선층(112a, 112b, 112c, 112d)에도 배선패턴(142a,142b,142c)과 유사하게 적용할 수 있다. 즉, 네가티브 포토레지스트를 이용한 리소그래피공정과 도금공정을 변경함으로써 라운딩된 구조(C)와 측면의 경사각을 구현할 수 있다(도11a 내지 도11e 참조).
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100A~100C: 반도체 패키지
110: 지지 부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 배선층 113, 113a, 113b, 113c: 비아
120: 반도체 칩 121: 바디
122: 접속패드 123: 패시베이션막
130: 봉합재 140: 연결 부재
141a, 141b, 141c: 절연층 142a, 142b, 142c: 배선패턴
143a, 143b, 143c: 비아 144a, 144b, 144c: 절연막
150: 패시베이션층 151: 개구부
160: 언더범프금속층 170: 전기연결구조체

Claims (12)

  1. 접속패드가 배치된 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 갖는 반도체 칩; 및
    상기 반도체 칩의 제1 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 배치되며 모서리가 라운딩된 상면을 갖는 배선 패턴과, 상기 제1 절연층을 관통하며 상기 접속 패드와 상기 배선 패턴을 전기적으로 연결하는 비아와, 상기 제1 절연층 상에 배치되며 상기 배선 패턴을 를 덮는 제2 절연층을 포함하는 연결 부재; 및
    상기 연결 부재 상에 배치되어 상기 반도체 칩을 봉합하는 봉합재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,.
    상기 배선 패턴은 상기 제1 절연층의 표면을 기준으로 90°이거나 그 미만인 각도를 이루는 측면을 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 배선 패턴의 상면을 실질적으로 돔(dome) 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 배선 패턴 중 일부는 10㎛ 이하의 피치로 배치되며, 상기 일부의 배선 패턴 사이에 위치한 상기 절연층의 부분에는 2㎛ 이상의 크기를 갖는 공극이 존재하지 않는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 절연층은 감광성 절연 수지를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제2 절연층은 액상 수지로부터 경화된 절연 수지를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,,
    상기 배선 패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 연결 부재는, 상기 제2 절연층 상에 배치되며 모서리가 라운딩된 상면을 갖는 추가적인 배선 패턴과, 상기 배선 패턴과 상기 추가적인 배선 패턴을 전기적으로 연결하는 추가적인 비아와, 상기 제2 절연층에 배치되며 상기 추가적인 재배선 패턴을 덮는 제3 절연층을 더 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 연결 부재 상에 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 부재;를 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 지지 부재는, 상기 제1 면과 상기 제2 면을 연결하며, 상기 배선 패턴과 전기적으로 연결된 배선 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  11. 캐비티를 가지며, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 배선구조를 포함하는 지지 부재;
    상기 지지 부재의 제2 면에 배치되며, 절연부재와 상기 절연 부재 내에 배치되며 상기 배선 구조와 연결된 재배선층을 포함하는 연결 부재;
    상기 캐비티 내에서 상기 연결 부재 상에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 반도체 칩; 및
    상기 캐비티에 위치한 반도체 칩을 봉합하며 상기 지지 부재의 제1 면을 덮는 봉합재;를 포함하며,
    상기 재배선층은, 실질적으로 평탄한 제1 면과 상기 제1 면과 반대에 위치한 모서리가 라운딩된 제2 면을 갖는 배선 패턴과, 상기 접속 패드와 상기 배선 패턴을 전기적으로 연결하는 비아를 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 배선 패턴은 상기 절연 부재 내에 서로 다른 레벨에 위치한 복수의 배선 패턴을 포함하며,
    상기 비아는 서로 다른 레벨에 위치한 복수 배선 패턴을 연결하는 복수의 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
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