CN111180420A - 半导体封装件 - Google Patents

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CN111180420A
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吴东俊
李硕浩
姜周锡
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Abstract

本公开提供一种半导体封装件，所述半导体封装件包括：半导体芯片，具有其上设置有连接垫的有效表面以及与有效表面相对的无效表面；第一包封剂，覆盖半导体芯片的无效表面和侧表面的至少一部分；连接结构，具有顺序地设置在半导体芯片的有效表面上的第一区域和第二区域并包括重新分布层，重新分布层电连接到半导体芯片的连接垫并包括接地图案层；以及金属层，设置在第一包封剂的上表面上，并从第一包封剂的上表面延伸到连接结构的第一区域的侧表面。连接结构的第一区域具有第一宽度，并且第二区域具有小于第一宽度的第二宽度。

Description

半导体封装件
本申请要求于2018年11月13日在韩国知识产权局提交的第10-2018-0139087号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，例如，涉及一种扇出型半导体封装件。
背景技术
随着电子装置变得更小并且其性能变得更高，组件之间的距离变得更近并且操作速度大大增加。结果，由于组件之间的电磁波干扰导致的装置故障的问题一直是个问题。最近，对电磁屏蔽技术的兴趣不断增长。在智能手机的情况下，电磁屏蔽技术仅应用于一些芯片(诸如初始通信芯片)，然而，最近，电磁屏蔽技术的应用已经扩展到AP、RF芯片等。
主要使用金属罐结构或诸如溅射的沉积方法作为电磁波屏蔽技术。当使用诸如溅射的沉积方法时，由于在分割半导体封装件之后根据EMI屏蔽层的形成，甚至在封装件的下表面上形成溅射层，因此会出现诸如外观缺陷、焊料球、电短路等的缺陷，并且EMI屏蔽特性会劣化。
发明内容
本公开的一方面在于提供一种显著减少缺陷发生并改善屏蔽性能的半导体封装件。
根据本公开的一个方面，在半导体封装件中，连接结构以多级的形式形成，并且EMI屏蔽层形成为不延伸到下端部。
例如，一种半导体封装件可包括：半导体芯片，具有其上设置有连接垫的有效表面以及与有效表面相对的无效表面；第一包封剂，覆盖半导体芯片的无效表面和侧表面中的每个的至少一部分；连接结构，具有顺序地设置在半导体芯片的有效表面上的第一区域和第二区域并包括重新分布层，重新分布层电连接到半导体芯片的连接垫并包括接地图案层；以及金属层，设置在第一包封剂的上表面上，并从第一包封剂的上表面延伸到连接结构的第一区域的侧表面。连接结构的第一区域具有第一宽度，并且第二区域具有小于第一宽度的第二宽度。
另外，一种半导体封装件包括：半导体芯片，具有其上设置有连接垫的有效表面以及与有效表面相对的无效表面；包封剂，覆盖半导体芯片的无效表面和侧表面中的每个的至少一部分；连接结构，具有顺序地设置在半导体芯片的有效表面上并具有不同宽度的第一区域和第二区域并且包括重新分布层，重新分布层电连接到半导体芯片的连接垫并包括接地图案层；以及金属层，设置在包封剂的上表面上，并且从包封剂的上表面延伸到连接结构的第一区域的侧表面，并且连接到位于第一区域中的接地图案层。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性剖视图；
图4是示出扇入型半导体封装件的封装工艺的示意性剖视图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性剖视图；
图6是示出扇入型半导体封装件嵌入中介基板中并且最终安装在电子装置的主板上的情况的示意性剖视图；
图7是示出扇出型半导体封装件的示意性剖视图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性剖视图；
图9是示出半导体封装件的示例的示意性剖视图；
图10是沿着图9的半导体封装件的线I-I'截取的示意性平面图；
图11A至图11D是示出制造图9的半导体封装件的示例的示意性工艺图；
图12是示出半导体封装件的另一示例的示意性剖视图；
图13是示出半导体封装件的另一示例的示意性剖视图；
图14是示出半导体封装件的另一示例的示意性剖视图；并且
图15是示出根据本公开的半导体封装件应用于电子装置的情况的效果的示意性平面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可容纳母板(或主板)1010。母板1010可包括物理连接或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片等，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、
Figure BDA0002271116810000031
3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是也可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是也可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是能够处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必局限于智能电话1100，而是可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是可被封装并且在封装状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接垫(pad，或称为“焊盘”)的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性剖视图。
图4是示出扇入型半导体封装件的封装工艺的示意性剖视图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，可根据半导体芯片2220的尺寸，在半导体芯片2220上形成连接结构2240以使连接垫2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成使连接垫2222敞开的通路孔2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有其中半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，由于在扇入型半导体封装件中所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。这里，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性剖视图。
图6是示出扇入型半导体封装件嵌入中介基板中并且最终安装在电子装置的主板上的情况的示意性剖视图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2301重新分布，并且扇入型半导体封装件2200可在该扇入型半导体封装件2200安装在中介基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。参照图6，可选地，扇入型半导体封装件2200可嵌入单独的中介基板2302中，在扇入型半导体封装件2200嵌入中介基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性剖视图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有其中半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，使得可能不能在扇入型半导体封装件中使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有其中半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可如下所述在不使用单独的印刷电路板(诸如中介基板)的情况下安装在电子装置的主板上。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性剖视图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上且能够使连接垫2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可实现为厚度比使用中介基板的扇入型半导体封装件的厚度小。因此，扇出型半导体封装件可小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)(诸如中介基板)的普通的层叠封装(POP)类型的形式更紧凑的形式来实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述包括用于电磁波屏蔽的金属层的半导体封装件。
图9是示出半导体封装件的示例的示意性剖视图。
图10是沿着图9的半导体封装件的线I-I'截取的示意性平面图。
参照图9和图10，根据实施例的半导体封装件100A可包括：框架110，具有第一通孔110HA1和110HA2以及第二通孔110HB；至少一个无源组件125a和至少一个无源组件125b，分别设置在框架110的第一通孔110HA1和110HA2中；半导体芯片120，设置在框架110的第二通孔110HB中，并且具有其上设置有连接垫122的有效表面和与有效表面相对的无效表面；第一包封剂131，包封框架110的至少一部分以及无源组件125a和125b的至少一部分；第二包封剂132，包封框架110的至少一部分和半导体芯片120的至少一部分；连接结构140，设置在框架110以及无源组件125a和125b的下表面上，并且设置在半导体芯片120的有效表面上，并且具有多台阶结构；凸块下金属层160，设置在连接结构140的开口中；电连接金属件170，设置在连接结构140上并连接到凸块下金属层160；以及金属层180，设置在第二包封剂132的上表面上并从第二包封剂132的上表面沿着半导体封装件100A的侧表面向下延伸以覆盖连接结构140的侧表面的一部分。
连接结构140可使半导体芯片122的连接垫122重新分布。连接结构140具有顺序地设置在半导体芯片120的有效表面上的第一区域R1和第二区域R2。第一区域R1和第二区域R2是具有彼此不同的宽度的区域，并且上部的第一区域R1具有第一宽度W1，下部的第二区域R2具有小于第一宽度W1的第二宽度W2。由于第一区域R1和第二区域R2的宽度彼此不同，因此可在第一区域R1和第二区域R2之间的边界处形成阶梯形台阶。在台阶区域中，第一区域R1的下表面的一部分可从第二区域R2向下暴露。
连接结构140可包括：第一绝缘层141a，设置在框架110以及无源组件125a和125b上；第一重新分布层142a，设置在第一绝缘层141a上；第一过孔143a，将第一重新分布层142a、无源组件125a和125b以及框架金属层115连接；第二绝缘层141b，设置在第一绝缘层141a上；第二重新分布层142b，设置在第二绝缘层141b上；第二过孔143b，穿透第二绝缘层141b，并且将第一重新分布层142a和第二重新分布层142b连接或将半导体芯片120的连接垫122和第二重新分布层142b连接；第三绝缘层141c，设置在第二绝缘层141b上；第三重新分布层142c，设置在第三绝缘层141c上；第三过孔143c，穿透第三绝缘层141c，并且将第二重新分布层142b和第三重新分布层142c连接；以及第四绝缘层141d，设置在第三绝缘层141c上。连接结构140的第一区域R1和第二区域R2可分别包括至少一个重新分布层。另外，连接结构140的第一区域R1和第二区域R2可分别包括至少一个绝缘层。例如，上部的第一区域R1可包括第一重新分布层142a和第二重新分布层142b以及第一绝缘层141a、第二绝缘层141b和第三绝缘层141c，并且下部的第二区域R2可包括第三重新分布层142c和第四绝缘层141d。在这种情况下，第一区域R1的厚度可比第二区域R2的厚度厚，但是不限于此。
金属层180可设置在封装件的外部，以形成半导体封装件100A的上表面的一部分和侧表面的一部分。金属层180可覆盖第二包封剂132的上表面，并且沿着封装件的外侧表面向下延伸。金属层180可延伸到第一区域R1以覆盖第一区域R1的侧表面，并且可不延伸到第二区域R2，因此可暴露第二区域R2的侧表面。金属层180可直接连接到位于第一区域R1的侧表面上的接地图案层142G，从而接收接地信号。接地图案层142G可包括在连接结构140的重新分布层中。
如上所述，诸如溅射的沉积方法主要用作电磁波屏蔽技术。在这种情况下，由于在分割工艺之后形成用于EMI屏蔽的金属层，因此存在当金属层沉积在半导体封装件的电连接金属件所附着到的下表面上时发生缺陷的问题。因此，难以优化条件使得金属层不沉积在封装件的下表面上。
另一方面，在根据示例的半导体封装件100A中，如下面参照图11A至图11D所描述的，通过执行被分成多个步骤的分割，连接结构140可形成为具有第一区域R1和第二区域R2，然后形成金属层180。因此，因为可容易地调节连接结构140的台阶，使得金属层180不沉积在第二区域R2和下表面上，因此可简化工艺。另外，由于金属层180没有沉积在连接结构140或半导体封装件100A的下表面上，因此能够防止在沉积金属层180时引起的诸如外观缺陷和电缺陷的缺陷。
在下文中将更详细地描述根据示例的半导体封装件100A中包括的每个构造。
框架110可根据特定材料改善半导体封装件100A的刚性，并且用于确保第一包封剂131和第二包封剂132的厚度的均匀性。框架110具有多个第一通孔110HA1和110HA2以及多个第二通孔110HB。第一通孔110HA1和110HA2以及第二通孔110HB可设置为彼此物理地间隔开。第一通孔110HA1和110HA2可穿透框架110，并且无源组件125a和125b可分别设置在第一通孔110HA1和110HA2中。如图10中所示，无源组件125a和125b可设置为与第一通孔110HA1和110HA2的壁表面间隔开预定距离，并且可被第一通孔110HA1和110HA2的壁表面包围，但不限于此。第二通孔110HB可穿透框架110和第一包封剂131，并且半导体芯片120可设置在第二通孔110HB中。半导体芯片120可设置为与第二通孔110HB的壁表面间隔开预定距离，并且可被第二通孔110HB的壁表面包围。然而，这种形式仅是示例，并且可以以各种方式进行修改以具有其他形式，并且可以根据这种形式执行另一功能。如果需要，可省略框架110，但是具有框架110的情况可更有利于确保如本公开中所预期的板级可靠性。
框架110可包括框架绝缘层111和包围框架绝缘层111的框架金属层115。绝缘材料可用作框架绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料一起浸渍在芯材料(诸如玻璃纤维(或者玻璃布或玻璃织物)中的绝缘材料(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。这样的框架110可用作支撑构件。
框架金属层115可设置在第一通孔110HA1和110HA2以及第二通孔110HB中的每个的内侧壁上。如图10中所示，框架金属层115可包围无源组件125a和125b以及半导体芯片120中的每个。可引入框架金属层115以改善无源组件125a和125b以及半导体芯片120的电磁干扰(EMI)屏蔽效果和散热效果。框架金属层115可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。框架金属层115可使用镀覆工艺形成，并且可由种子层和导体层形成。框架金属层115可用作接地件。在这种情况下，框架金属层可电连接到连接结构140中的接地图案层142G。
半导体芯片120可以是在单个芯片中集成数量为数百至数百万或更多的元件而设置的集成电路(IC)。IC可以是例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，可以为应用处理器(AP)。然而，本公开不限于此，并且半导体芯片可以是诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片，或者可以是诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片，但不限于此。此外，这些芯片相关组件还可组合。
在半导体芯片120中，其上设置有连接垫122的一侧是有效表面，而相对的一侧是无效表面。可在有效晶圆的基础上形成半导体芯片120。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)，砷化镓(GaAs)等。可在主体121上形成各种电路。连接垫122可将半导体芯片120电连接到其他组件。连接垫122中的每个的材料可以是诸如铝(Al)等的导电材料，而没有特别限制。使连接垫122暴露的钝化膜123可形成在主体121上，并且钝化膜123可以是氧化物膜、氮化物膜等，或者是氧化物膜和氮化物膜的双层。
无源组件125a和125b中的每个单独地可以是电容器(诸如多层陶瓷电容器(MLCC)或低电感片式电容器(LICC))、电感器(诸如功率电感器)、磁珠等。无源组件125a和125b可具有不同的尺寸和厚度。此外，无源组件125a和125b中的每个可具有与半导体芯片120的厚度不同的厚度。在根据实施例的半导体封装件100A中，无源组件125a和125b以及半导体芯片120在不同的工艺中被包封，因此可显著减少由于这种厚度变化引起的缺陷的问题。无源组件125a和125b的数量没有特别限制，并且可比附图中所示的无源组件125a和125b的数量多或少。
此外，在一个示例中，与半导体芯片120并排设置的无源组件125a和125b可形成一个组件内置结构。组件内置结构可包括无源组件125a和125b、框架110、第一包封剂131、连接结构140的第一绝缘层141a、第一重新分布层142a和第一过孔143。根据实施例，可省略组件内置结构中的框架110，并且在这种情况下，金属层180可形成为覆盖第一包封剂131的外侧表面。
第一包封剂131可填充第一通孔110HA1和110HA2的至少一部分，并且可包封一个或更多个无源组件125a和125b。包封形式可以没有特别限制，但可以是覆盖无源组件125a和125b的至少一部分的形式。第一包封剂131可覆盖无源组件125a和125b的上表面和下表面的至少一部分，并且可填充第一通孔110HA1和110HA2的壁表面与多个无源组件125a和125b的侧表面之间的空间的至少一部分。第一包封剂131可延伸到框架110以设置在框架110上，并且可与框架金属层115的上表面接触。
第二包封剂132可填充第二通孔110HB的至少一部分，并且可包封半导体芯片120。包封形式没有特别限制，但可以是包围半导体芯片120的至少一部分的形式。例如，第二包封剂132可覆盖框架110的至少一部分和半导体芯片120的无效表面的至少一部分，并且可填充第二通孔110HB的壁表面与半导体芯片120的侧表面之间的空间的至少一部分。此外，第二包封剂132可填充第二通孔110HB，从而用作用于固定半导体芯片120的粘合剂，并同时根据特定材料来减少屈曲。第二包封剂132可如上所述设置在半导体芯片120的上部，可延伸到无源组件125a和125b的上部以及框架110的上部，并且可设置在位于无源组件125a和125b以及框架110上的第一包封剂131的上表面上。因此，第一包封剂131和第二包封剂132可顺序地堆叠并设置在无源组件125a和125b以及框架110上。第二包封剂132可以是第一包封剂131和第二包封剂132中的设置在半导体芯片120上的唯一一者。
第一包封剂131和第二包封剂132可包括绝缘材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或者其中诸如无机填料的增强物被包含在热固性树脂或热塑性树脂中的树脂(详细地，ABF(Ajinomoto build-up film)、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)。此外，可使用环氧塑封料(EMC)、感光包封剂(PIE)等用于绝缘材料。根据需要，可使用其中诸如热固性树脂或热塑性树脂的绝缘树脂与诸如玻璃纤维的芯材料一起浸渍在无机填料中的材料。第一包封剂131和第二包封剂132可包括相同或不同的材料。
半导体芯片120的具有各种功能的数十至数百个连接垫122可通过连接结构140重新分布，并且可根据功能通过电连接金属件170物理连接和/或电连接到外部。连接结构140可包括数量比附图中示出的数量多的绝缘层、重新分布层和过孔。
绝缘层141a、141b、141c和141d中的每个的材料可以是绝缘材料。在这种情况下，除了前述绝缘材料之外，还可使用诸如PID树脂的感光绝缘材料作为绝缘材料。换句话说，绝缘层141a、141b、141c和141d中的每个可以是感光绝缘层。在绝缘层141a、141b、141c和141d具有感光特性的情况下，绝缘层141a、141b、141c和141d的厚度可形成为更薄，并且可更容易实现过孔143a、143b和143c的精细的节距。绝缘层141a、141b、141c和141d中的每个可以是包括绝缘树脂和无机填料的感光绝缘层。在绝缘层141a、141b、141c和141d是多层的情况下，绝缘层141a、141b、141c和141d的材料可相同，或者根据需要可彼此不同。在绝缘层141a、141b、141c和141d是多层的情况下，绝缘层141a、141b、141c和141d可根据工艺彼此一体化，使得它们之间的边界可以不是很明显。可形成比附图中所示的绝缘层的数量多的数量的绝缘层。
具体地，最下面的第四绝缘层141d可与用于保护连接结构140免受外部的物理损坏或化学损坏等的钝化层相对应。第四绝缘层141d可具有使第三重新分布层142c的至少一部分暴露的开口。形成在第四绝缘层141d中的开口的数量可以是数十到数千。第四绝缘层141d的材料可与其他绝缘层141a、141b和141c的材料相同或不同。例如，绝缘材料可用作第四绝缘层141d的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在芯材料(诸如玻璃纤维(或者玻璃布或玻璃织物))中的树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，也可使用阻焊剂。
重新分布层142a、142b和142c中的第二重新分布层142b和第三重新分布层142c可基本上用于使连接垫122重新分布，并且其形成材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142a、142b和142c可根据相应层的设计而执行各种功能。例如，重新分布层142a、142b和142c可包括接地(GND)图案层142G，并且可包括电力(PWR)图案、信号(S)图案等。具体地，接地图案层142G的至少一部分可通过连接结构140的侧表面暴露，并且暴露的表面可被金属层180屏蔽。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。另外，重新分布层142a、142b和142c可包括过孔垫图案、电连接金属垫图案等。
过孔143a、143b和143c可将形成在不同层上的重新分布层142a、142b和142c、连接垫122、无源组件125a和125b等彼此电连接，从而得到半导体封装件100A中的电路径。过孔143a、143b和143c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔143a、143b和143c中的每个可以是利用导电材料完全填充的填充型过孔，或者其中导电材料可沿通路孔的壁形成的共形型过孔。另外，过孔143a、143b和143c可具有现有技术中已知的所有形状(诸如锥形、圆柱形等)。
凸块下金属层160可改善电连接金属件170的连接可靠性，以提高半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接结构140的通过第四绝缘层141d的开口暴露的第三重新分布层142c。可使用诸如金属的导电材料通过任何已知金属化方法在开口中形成凸块下金属层160，但不限于此。
电连接金属件170可将半导体封装件100A物理连接和/或电连接到外部电源。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可利用导电材料(例如，焊料等)形成。然而，这仅是示例，并且电连接金属件170中的每个的材料不限于此。电连接金属件170中的每个可以是焊盘、焊球、引脚等。电连接金属件170可形成为多层结构或单层结构。当电连接金属件170由多个层形成时，电连接金属件可包括铜柱和焊料。当电连接金属件由单层形成时，电连接金属件可包括锡-银焊料或铜。然而，电连接金属件仅是示例，并且本公开不限于此。电连接金属件170的数量、间隔、设置形式等没有特别限制，但是本领域技术人员可根据设计细节进行充分地修改。例如，电连接金属件170可以以数十至数千的数量设置，或者可以以数十至数千或更多的数量或者以数十至数千或更少的数量设置。
电连接金属件170中的至少一个可设置在半导体芯片120的扇出区域中。扇出区域可指除了其中设置半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子并且可促进3D互连。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
金属层180可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。
图11A至图11D是示出制造图9的半导体封装件的示例的示意性工艺图。
参照图11A，制备框架110，形成穿透框架110的上表面和下表面的第一通孔110HA1和110HA2以及初步的第二通孔110HB'，在第一通孔110HA1和110HA2以及初步的第二通孔110HB'中的每个的内侧壁和外侧以及框架绝缘层111的上表面和下表面上形成框架金属层115，将第一粘合膜210附着到框架110的一侧，并将无源组件125a和125b分别设置在第一通孔110HA1和110HA2中。可通过使用大尺寸的框架110同时对多个单元封装件(PA)执行这些工艺步骤，以便于大规模生产。然后，使用第一包封剂131包封无源组件125a和125b。在去除第一粘合膜210之后，可在无源组件125a和125b的下部中形成作为连接结构140的一部分的第一绝缘层141a、第一重新分布层142a和第一过孔143a。第一包封剂131可至少包封框架110的上表面以及无源组件125a和125b的上表面，同时填充第一通孔110HA1和110HA2以及初步的第二通孔110HB'中的空间。
参照图11B，形成穿透第一包封剂131以及第一绝缘层141a的第二通孔110HB，将第二粘合膜215附着到框架110的一侧，并将半导体芯片120设置在第二通孔110HB中。然后，使用第二包封剂132包封半导体芯片120，去除第二粘合膜215，并且形成第二绝缘层141b、第三绝缘层141c和第四绝缘层141d、第二重新分布层142b和第三重新分布层142c以及第二过孔143b和第三过孔143c以形成连接结构140。另外，在第四绝缘层141d中形成用于使第三重新分布层142c的至少一部分暴露的开口，并且在开口中形成凸块下金属层160。
参照图11C，在第二包封剂132上形成第三粘合膜220，使用第一切割设备230在封装件的边界处沿着分割线执行切割工艺，以去除连接结构140的一部分以形成第二区域R2。可以以比从连接结构140的没有面对半导体芯片120的一个表面到其中设置接地图案层142G的区域的深度浅的深度执行切割工艺。也就是说，接地图案层142G可不通过切割工艺暴露。例如，可切割连接结构140的第四绝缘层141d的一部分，并且可执行切割工艺直到暴露第三绝缘层141c。接下来，可在封装件的边界处使用第二切割设备235沿着分割线执行切割工艺，使得连接结构140的第一区域R1的一部分、框架110的一部分以及第一包封剂131和第二包封剂132的一部分被去除。通过切割工艺形成连接结构140的第一区域R1，并且接地图案层142G的在第一区域R1中的一部分通过侧表面暴露。第二切割设备235可以是与第一切割设备230相同或不同的切割设备，并且可使用比第一切割设备230中的刀片薄的刀片以窄的宽度执行切割工艺。然而，除了刀片之外，第一切割设备230和第二切割设备235还可以是包括激光器的设备。连接结构140可具有包括第一区域R1和第二区域R2(第一区域R1和第二区域R2通过这样的台阶切割方法具有不同宽度)的两台阶式结构，并且可在第一区域R1和第二区域R2的边界处形成台阶。
参照图11D，在凸块下金属层160上形成电连接金属件170。根据实施例，也可在本步骤中形成凸块下金属层160。另外，在一些情况下，根据需要，电连接金属件170还形成为直到凸块下金属层，并且可由客户公司在单独的工艺中执行电连接金属件170的形成工艺。接下来，可通过溅射或喷涂来沉积金属层180。可通过从上方转移金属材料来沉积金属层180，并且由于连接结构140的第一区域R1和第二区域R2的台阶，金属层180不会形成在第二区域R2上并且不会形成在第二区域R2未被附着的下表面上。金属层180可覆盖第二包封剂132的上表面，并且可覆盖第一包封剂131和第二包封剂132、框架110和包括位于侧表面上的接地图案层142G的连接结构140的第一区域R1的侧表面的一部分或全部。此外，金属层180可电连接到框架金属层115。
图12是示出半导体封装件的另一示例的示意性剖视图。
参照图12，在根据另一示例的半导体封装件100B中，连接结构140的第一区域R1可包括第一重新分布层142a以及第一绝缘层141a和第二绝缘层141b，并且下部的第二区域R2可包括第二重新分布层142b和第三重新分布层142c以及第三绝缘层141c和第四绝缘层141d。另外，第一重新分布层142a可包括接地图案层142G。在这种情况下，第一区域R1的厚度可比第二区域R2的厚度薄，但不限于此。如上所述，在实施例中，第一区域R1的范围和第二区域R2的范围可以以各种方式改变。其他构造与上述半导体封装件100A等中描述的其他构造基本相同，并且将省略其详细描述。
图13是示出半导体封装件的另一示例的示意性剖视图。
参照图13，在根据另一示例的半导体封装件100C中，连接结构140的第二区域R2可具有倾斜的侧表面。因此，第二区域R2的宽度可从与第一区域R1接触的上表面朝向其下表面变窄。即使在这种情况下，上部的第一区域R1可具有第一宽度W1，并且下部的第二区域R2可具有在一个方向上作为平均宽度的第二宽度W2A，所述平均宽度小于第一宽度W1。在第一区域R1和第二区域R2的边界处，第一区域R1的下表面的一部分可暴露到下部或可不暴露到下部。半导体封装件100C可在上面参照图11C描述的制造工艺期间通过斜切法切割工艺形成。其他构造与上述半导体封装件100A等中描述的其他构造基本相同，并且将省略其详细描述。
图14是示出半导体封装件的另一示例的示意性剖视图。
参照图14，在根据另一示例的半导体封装件100D中，第一包封剂131和第二包封剂132、框架110和连接结构140的第一区域R1中的每个可具有在面向下的同时变宽的倾斜的侧表面，使得其整体形成单个梯形横截面。也就是说，第一包封剂131和第二包封剂132、框架110和连接结构140的第一区域R1可具有单个四棱锥的形状。连接结构140的第二区域R2可具有与半导体芯片120的上表面垂直的侧表面，并且台阶可形成在第二区域R2和第一区域R1之间。在上面参照图11C描述的制造工艺期间，半导体封装件100D可通过切割工艺(通过刀片)、激光切割工艺等形成。具体地，在根据示例的半导体封装件100D中，由于半导体封装件100D的金属层180设置在其上的侧表面的一部分形成为倾斜的(如上所述)，因此可改善金属层180在半导体封装件100D的侧表面上的台阶覆盖率。其他构造与上述半导体封装件100A等中描述的其他构造基本相同，并且将省略其详细描述。
图15是示出在根据本公开的半导体封装件应用于电子装置的情况下的效果的示意性平面图。
参照图15，近来，随着用于移动装置1100A和1100B的显示器的尺寸增大，对增大电池容量的需要不断增加。随着电池容量的增大，由电池1180占据的面积增大。就这方面而言，需要减小诸如主板的印刷电路板1110的尺寸。因此，由于组件的安装面积减小，由包括电源管理集成电路(PMIC)和无源组件的模块1150占据的面积逐渐减小。在这种情况下，当根据实施例的半导体封装件100A、100B、100C和100D应用于模块1150时，能够显著减小尺寸。因此，可有效地使用如上所述变得更小的面积。
如上所阐述的，根据本公开中的实施例，可提供一种显著减少缺陷的发生并且改善屏蔽性能的半导体封装件。
然而，本公开可以以许多不同的形式举例说明，并且不应被解释为局限于在此所阐述的具体实施例。更确切地，提供这些实施例使得本公开将是彻底的和完整的，并将向本领域技术人员充分传达本公开的范围。
在整个说明书中，将理解的是，当元件(诸如层、区域或晶圆(基板))被称作“位于”另一元件“上”、“连接到”或“结合到”另一元件时，其可直接“位于”另一元件“上”、“连接到”或“结合到”另一元件，或者可存在介于二者之间的其他元件。相反，当元件被称作“直接位于”另一元件“上”、“直接连接到”或“直接结合到”另一元件时，则可不存在介于二者之间的元件。同样的标号始终指示相同的元件。如在此所用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和全部组合。
将清楚的是，尽管在此可使用术语“第一”、“第二”和“第三”等来描述各种构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，上面讨论的第一构件、第一组件、第一区域、第一层或第一部分可被称为第二构件、第二组件、第二区域、第二层或第二部分。
为了易于描述，在此可使用空间相对术语(诸如“在……上方”、“上面”、“在……下方”和“下面”等)，以描述如图中所示的一个元件与另一元件的关系。将理解的是，除了图中描绘的方位之外，空间相对术语旨在包含装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“上方”或“上面”的元件随后将定位在其他元件或特征“下方”或“下面”。因此，术语“在……上方”可根据图的具体方向而包含上方方位和下方方位两者。该装置还可以以其他方式定位(旋转90度或处于其他方位)，并且在此使用的空间相对描述语可相应地进行解释。
在此使用的术语仅描述具体实施例，并且本公开不受其限制。如在此使用的，除非上下文另有明确说明，否则单数形式“一个(种/者)”和“该(所述)”也旨在包括复数形式。将进一步理解的是，当术语“包含”和/或“包括”在说明书中使用时，表明所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组的存在，但不排除存在或者添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组。
在上文中，参照示出本公开的实施例的示意图描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可预测所示出的形状的变型。因此，本公开的实施例不应被解释为局限于示出的区域的特定形状，例如包括由制造而导致的形状的改变。以上实施例也可由它们中的一个或它们的组合构成。
上面描述的本公开的内容可具有各种构造并且在此仅提出所需的构造，但不限于此。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员而言将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和变型。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
半导体芯片，具有其上设置有连接垫的有效表面以及与所述有效表面相对的无效表面；
第一包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分；
连接结构，具有顺序地设置在所述半导体芯片的所述有效表面上的第一区域和第二区域并包括重新分布层，所述重新分布层电连接到所述半导体芯片的所述连接垫并包括接地图案层；以及
金属层，设置在所述第一包封剂的上表面上，并从所述第一包封剂的所述上表面延伸到所述连接结构的所述第一区域的侧表面，
其中，所述连接结构的所述第一区域具有第一宽度，并且所述第二区域具有小于所述第一宽度的第二宽度。
2.根据权利要求1所述的半导体封装件，所述半导体封装件包括台阶，所述台阶形成在所述连接结构的所述第一区域和所述第二区域之间的边界处。
3.根据权利要求1所述的半导体封装件，其中，所述连接结构的所述接地图案层设置在所述第一区域中，并且连接到所述金属层。
4.根据权利要求1所述的半导体封装件，其中，所述连接结构的所述第二区域具有倾斜的侧表面，以远离所述第一区域而变窄。
5.根据权利要求1所述的半导体封装件，其中，所述第一包封剂和所述连接结构的所述第一区域中的每个具有倾斜的侧表面，所述倾斜的侧表面朝向所述第二区域变宽。
6.根据权利要求1所述的半导体封装件，其中，所述金属层使所述连接结构的所述第二区域暴露。
7.根据权利要求1所述的半导体封装件，其中，所述连接结构的所述第一区域和所述第二区域分别包括绝缘层，并且
所述第一区域的所述绝缘层覆盖所述重新分布层。
8.根据权利要求7所述的半导体封装件，其中，所述第一区域的所述绝缘层的一部分从所述连接结构的所述第一区域和所述第二区域之间的下表面暴露。
9.根据权利要求1所述的半导体封装件，其中，所述第一区域和所述第二区域中的一个包括所述重新分布层，并且所述第一区域和所述第二区域中的另一个包括另外的重新分布层。
10.根据权利要求1所述的半导体封装件，其中，所述连接结构的所述第二区域包括钝化层，所述钝化层具有使所述连接结构的最下面的重新分布层的部分暴露的开口。
11.根据权利要求1所述的半导体封装件，所述半导体封装件还包括框架，所述框架设置在所述连接结构上，并且具有第一通孔，所述半导体芯片设置在所述第一通孔中。
12.根据权利要求11所述的半导体封装件，其中，所述金属层覆盖所述框架的侧表面，并且延伸到所述连接结构的所述第一区域。
13.根据权利要求11所述的半导体封装件，其中，所述框架还具有第二通孔，并且所述半导体封装件还包括设置在所述第二通孔中的一个或更多个无源组件。
14.根据权利要求13所述的半导体封装件，其中，所述框架包括框架金属层，所述框架金属层至少设置在所述第二通孔的内侧壁上，
其中，所述框架金属层电连接到所述金属层。
15.根据权利要求13所述的半导体封装件，所述半导体封装件还包括第二包封剂，所述第二包封剂覆盖所述无源组件中的每个的上表面和侧表面的至少一部分，并且
其中，所述第一包封剂覆盖所述第二包封剂的上表面。
16.根据权利要求15所述的半导体封装件，其中，所述第一包封剂、所述第二包封剂、所述框架和所述连接结构的所述第一区域中的每个具有倾斜的侧表面，所述倾斜的侧表面朝向所述第二区域变宽。
17.根据权利要求11所述的半导体封装件，其中，所述框架包括至少设置在所述第一通孔的内侧壁上的框架金属层，
其中，所述框架金属层电连接到所述金属层。
18.一种半导体封装件，所述半导体封装件包括：
半导体芯片，具有其上设置有连接垫的有效表面以及与所述有效表面相对的无效表面；
包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分；
连接结构，具有顺序地设置在所述半导体芯片的所述有效表面上并具有不同宽度的第一区域和第二区域并且包括重新分布层，所述重新分布层电连接到所述半导体芯片的所述连接垫并包括接地图案层；以及
金属层，设置在所述包封剂的上表面上，并且从所述包封剂的所述上表面延伸到所述连接结构的所述第一区域的侧表面，并且连接到位于所述第一区域中的所述接地图案层。
19.根据权利要求18所述的半导体封装件，其中，所述金属层与所述第二区域间隔开。
20.根据权利要求18所述的半导体封装件，所述半导体封装件还包括：
框架，设置在所述连接结构上，并具有通孔，所述半导体芯片设置在所述通孔中；以及
框架金属层，至少设置在所述通孔的内侧壁上，
其中，所述框架金属层电连接到所述金属层。
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