KR101247719B1 - 전자파 차단형 반도체 패키지 장치 및 이의 제조방법 - Google Patents

전자파 차단형 반도체 패키지 장치 및 이의 제조방법 Download PDF

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Abstract

본 발명은 전자파 차단형 반도체 패키지 장치 및 이의 제조방법에 관한 것으로서, 반도체 칩; 상기 반도체 칩이 실장되는 기판; 상기 반도체 칩과 기판을 전기적으로 연결하는 신호 전달 매체; 상기 반도체 칩과 신호 전달 매체를 덮어 보호하는 봉지재; 및 상기 반도체 칩에서 발생되는 전자파가 외부로 방출되는 것을 차단할 수 있도록 상기 봉지재를 둘러싸는 형상으로 형성되는 몸체부 및 상기 봉지재와의 분리를 방지할 수 있도록 상기 몸체부의 일측에 형성되고, 상기 기판에 형성된 걸림면에 맞물림되는 걸림부를 포함하는 전자파 차단부재;를 포함하여 이루어지는 것을 특징으로 하기 때문에 부품 간의 기계적인 결속력과 밀착성을 향상시키고, 반도체 패키지 장치의 경박화 및 단소화가 가능하며, 부품들 간의 고정을 견고하게 하여 전자파 차단 성능을 향상시키고, 표면 실장시 불량 검사를 용이하게 할 수 있는 효과를 갖는다.

Description

전자파 차단형 반도체 패키지 장치 및 이의 제조방법{Electromagnetic wave shielding semiconductor package apparatus}
본 발명은 전자파 차단형 반도체 패키지 장치 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 패키지와의 조립시 걸림부가 걸림면에 맞물림되는 전자파 차단부재를 설치하여 부품 간의 결속력과 밀착성을 향상시키고, 전자파 차단 성능을 향상시키며, 표면 실장시 불량 검사를 용이하게 할 수 있는 전자파 차단형 반도체 패키지 장치 및 이의 제조방법에 관한 것이다.
일반적으로 반도체 패키지 장치는, 리드프레임이나 인쇄회로기판 등의 부재 표면에 반도체 칩을 다이 본딩(Die Bonding)하고, 리드프레임의 리드나 인쇄회로기판의 단자들을 상기 반도체 칩과 전기적으로 연결시키기 위하여 와이어 본딩(Wire Bonding)이나 솔더링(soldering)한 후, 상기 반도체 칩을 절연성 봉지재로 덮어 밀봉하는 공정들을 통해 완성된다.
이러한 반도체 패키지 장치들 중에서, 비교적 많은 전자파를 발생시키는 RF 발생 계열의 비지에이(BGA; Ball Grid Array) 패키지 장치 등의 반도체 패키지 장치들은 봉지재 내부에 반도체 차단 필름이나 반도체 차단 코팅층을 형성하여 전자파 발생을 방지하거나, 메인 보드 실장시 반도체 패키지 장치 전체를 덮는 반도체 차단 금속캔을 메인 보드에 고정시키는 방법을 사용하여 전자파를 차단하였다.
그러나, 이러한 종래의 전자파 차단 부재의 설치 방법들은, 봉지재 내부에 반도체 차단부재를 설치하는 경우, 내부 공간이 필요하여 반도체 패키지 장치의 경박화 및 단소화에 한계가 있고, 전자파 차단부재를 메인 보드에 고정시키는 경우에도 반도체 패키지 장치를 덮어서 불량 검사가 어렵고, 전자파 차단부재가 메인 보드로부터 쉽게 이탈되는 등의 많은 문제점들이 있었다.
본 발명의 사상은, 반도체 패키지와의 조립시 걸림부가 걸림면에 맞물림되는 전자파 차단부재를 설치하여 부품 간의 기계적인 결속력과 밀착성을 향상시키고, 반도체 패키지 장치의 경박화 및 단소화가 가능하며, 부품들 간의 고정을 견고하게 하여 전자파 차단 성능을 향상시키고, 표면 실장시 불량 검사를 용이하게 할 수 있게 하는 전자파 차단형 반도체 패키지 장치 및 이의 제조방법을 제공함에 있다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 전자파 차단형 반도체 패키지 장치는, 반도체 칩; 상기 반도체 칩이 실장되는 기판; 상기 반도체 칩과 기판을 전기적으로 연결하는 신호 전달 매체; 상기 반도체 칩과 신호 전달 매체를 덮어 보호하는 봉지재; 및 상기 반도체 칩에서 발생되는 전자파가 외부로 방출되는 것을 차단할 수 있도록 상기 봉지재를 둘러싸는 형상으로 형성되는 몸체부 및 상기 봉지재와의 분리를 방지할 수 있도록 상기 몸체부의 일측에 형성되고, 상기 기판에 형성된 걸림면에 맞물림되는 걸림부를 포함하는 전자파 차단부재;를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 사상에 따르면, 상기 걸림면은 소정 각도를 갖는 경사면이고, 상기 걸림부는 상기 몸체부를 기준으로 소정 각도 경사진 경사판인 것이 가능하다.
또한, 본 발명의 사상에 따르면, 상기 경사면은 패키지 소잉 공정에서 베벨 블레이드(bevel blade)에 의해 절삭 가공되는 것이 가능하다.
또한, 본 발명의 사상에 따르면, 상기 걸림면은 단턱진 단턱면이고, 상기 걸림부는 상기 몸체부를 기준으로 절곡된 절곡판인 것이 가능하다.
또한, 본 발명의 사상에 따르면, 상기 단턱면은 패키지 소잉 공정에서 넓은 폭을 갖는 스텝 커팅 블레이드(step bevel blade)에 의해 절삭 가공되는 것이 가능하다.
또한, 본 발명의 사상에 따르면, 상기 걸림부는 선단이 뾰족한 화살촉 형상의 촉형 돌기인 것이 가능하다.
한편, 상기 과제를 해결하기 위한 본 발명의 사상에 따른 전자파 차단형 반도체 패키지 장치의 제조방법은, 반도체 칩, 상기 반도체 칩이 실장되고 일측에 걸림면이 형성되는 기판, 상기 반도체 칩과 기판을 전기적으로 연결하는 신호 전달 매체 및 상기 반도체 칩과 신호 전달 매체를 덮어 보호하는 봉지재를 포함하여 이루어지는 반도체 패키지를 준비하는 단계; 상기 반도체 칩에서 발생되는 전자파가 외부로 방출되는 것을 차단할 수 있도록 상기 봉지재를 둘러싸는 형상으로 형성되는 몸체부를 갖는 전자파 차단부재를 상기 봉지재에 덮어 조립하는 단계; 및 상기 봉지재와의 분리를 방지할 수 있도록 상기 몸체부의 일측에 상기 걸림면에 맞물림되는 걸림부를 절곡하여 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 사상에 따른 전자파 차단형 반도체 패키지 장치 및 이의 제조방법은, 부품 간의 기계적인 결속력과 밀착성을 향상시키고, 반도체 패키지 장치의 경박화 및 단소화가 가능하며, 부품들 간의 고정을 견고하게 하여 전자파 차단 성능을 향상시키고, 표면 실장시 불량 검사를 용이하게 할 수 있는 효과를 갖는 것이다.
도 1은 본 발명의 일 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재의 조립 이전 상태를 나타내는 부품 분해 단면도이다.
도 2는 도 1의 전자파 차단부재의 조립 상태를 나타내는 부품 조립 단면도이다.
도 3은 도 2의 전자파 차단부재의 걸림부를 절곡한 상태를 나타내는 절곡 상태 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재의 조립 이전 상태를 나타내는 부품 분해 단면도이다.
도 5는 도 4의 전자파 차단부재의 조립 상태를 나타내는 부품 조립 단면도이다.
도 6은 도 5의 전자파 차단부재의 걸림부를 절곡한 상태를 나타내는 절곡 상태 단면도이다.
도 7은 본 발명의 전자파 차단형 반도체 패키지 장치의 제조방법을 나타내는 순서도이다.
도 8은 본 발명의 다른 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재를 확대하여 나타내는 확대 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재(50)의 조립 이전 상태를 나타내는 부품 분해 단면도이고, 도 2는 도 1의 전자파 차단부재(50)의 조립 상태를 나타내는 부품 조립 단면도이고, 도 3은 도 2의 전자파 차단부재(50)의 걸림부(52)를 절곡한 상태를 나타내는 절곡 상태 단면도이다.
먼저, 도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전자파 차단형 반도체 패키지 장치는 크게 반도체 패키지(100)와, 전자파 차단부재(50) 및 솔더볼(60)을 포함하여 이루어질 수 있다.
여기서, 상기 반도체 패키지(100)는, 반도체 칩(10)과, 상기 반도체 칩(10)이 실장되고 일측에 걸림면(21)이 형성되는 기판(20)과, 상기 반도체 칩(10)과 기판(20)을 전기적으로 연결하는 신호 전달 매체(30) 및 상기 반도체 칩(10)과 신호 전달 매체(30)를 덮어 보호하는 봉지재(40)를 포함하여 이루어질 수 있다.
또한, 상기 전자파 차단부재(50)는, 상기 반도체 칩(10)에서 발생되는 전자파가 외부로 방출되는 것을 차단할 수 있도록 상기 봉지재(40)를 둘러싸는 형상으로 형성되는 몸체부(51) 및 상기 봉지재(40)와의 분리를 방지할 수 있도록 상기 몸체부(51)의 일측에 형성되고, 상기 기판(20)에 형성된 걸림면(21)에 맞물림되는 걸림부(52)를 포함하여 이루어질 수 있다.
여기서, 상기 반도체 칩(10)은, 도시하진 않았지만, 활성층과 비활성층을 갖는 것으로서, 상기 활성층에는 각종 회로 및 와이어 본딩 패드 등이 형성될 수 있는 것이다.
또한, 도 1 내지 도 3에 도시된 바와 같이, 상기 기판(20)의 상기 걸림면(21)은 소정 각도를 갖는 경사면(211)이 적용될 수 있다. 여기서, 상기 경사면(211)은 패키지 소잉 공정에서 그 연마면이 경사지게 형성된 베벨 블레이드(bevel blade)에 의해 절삭 가공될 수 있는 것이다.
또한, 상기 전자파 차단부재(50)의 걸림부(52)는, 상기 경사면(211)과 밀착될 수 있도록 상기 몸체부(51)를 기준으로 소정 각도 경사진 경사판(521)인 것이 가능하다. 이러한 상기 경사판(521)은 도 3에 예시된 바와 같이, 각종 절곡장치에 의해 절곡될 수 있고, 이외에도 다이케스팅 공정이나 몰딩이나 펀칭 공정이나 주물 공정 등을 거쳐서 성형된 후, 탄성에 의해 상기 경사면(211)에 탄력 물림될 수도 있는 것이다.
따라서, 상기 전자파 차단부재(50)의 경사판(521)이 상기 기판(20)의 경사면(211)과 견고하게 맞물림되어 상기 전자파 차단부재(50)가 상기 기판(20)으로부터 이탈되려는 것을 방지함으로써 부품 간의 기계적인 결속력과 밀착성을 향상시키고, 반도체 패키지(100) 내부에 별도의 전자파 차단부재를 설치할 필요가 없어서 반도체 패키지 장치의 경박화 및 단소화가 가능하며, 상기 전자파 차단부재(50)의 밀착도를 높여서 전자파 차단 성능을 향상시키고, 표면 실장시 메인 보드와 상관없이 전자파 차단부재(50)가 기판(20)에만 결합되어 각종 불량 검사나 테스트 과정에서 상기 전자파 차단부재(50)를 분리할 필요가 없는 등 작업 효율성을 향상시킬 수 있는 것이다.
한편, 상기 신호 전달 매체(30)는, 도 1 내지 도 3에 예시된 바와 같이, 와이어가 적용될 수 있다. 이외에도 범프나 솔더볼 등 다양한 형태의 신호 전달 매체가 적용되는 것도 가능하다. 이러한, 상기 와이어는, 반도체 본딩용 와이어로서, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr), 티타늄(Ti) 등으로 형성될 수 있고, 와이어 본딩 장치에 의해 형성될 수 있다. 또한, 상기 범프는, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 솔더(Solder) 등으로 형성될 수 있고, 각종 증착 공정, 스퍼터링 공정, 펄스 도금이나 직류 도금 등의 도금 공정, 솔더링 공정, 접착 공정 등을 포함하는 공정들을 형성될 수 있다. 또한, 상기 솔더볼은, 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나, 상기 와이어, 범프, 솔더볼 등이 상기 재질이나 방법에 한정되는 것은 아니다.
한편, 상기 봉지재(40)는, 상기 반도체 칩(10)과 상기 신호 전달 매체(30)를 덮어 보호하는 것으로서, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있는 것이다. 이러한, 상기 봉지재(40)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다. 그러나, 상기 봉지재(40)가 상기 재질이나 방법에 한정되는 것은 아니다. 또한, 상기 봉지재(40)는 언더필(underfill) 부재나 몰디드 언더필(molded underfill) 부재가 적용될 수 있는 등 매우 다양한 형태로 형성되는 것이 가능하다.
또한, 상기 솔더볼(60)은, 상기 신호 전달 부재(30)와 상기 기판(20)의 배선층을 통해 전기적으로 연결되는 것으로서, 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나, 상기 솔더볼(60)이 상기 재질이나 방법에 한정되는 것은 아니다.
도 4는 본 발명의 다른 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재(50)의 조립 이전 상태를 나타내는 부품 분해 단면도이고, 도 5는 도 4의 전자파 차단부재(50)의 조립 상태를 나타내는 부품 조립 단면도이고, 도 6은 도 5의 전자파 차단부재(50)의 걸림부(52)를 절곡한 상태를 나타내는 절곡 상태 단면도이다.
도 4 내지 도 6에 도시된 바와 같이, 상기 기판(20)의 상기 걸림면(21)은 단턱진 단턱면(212)이고, 상기 전자파 차단부재(50)의 걸림부(52)는 상기 몸체부(51)를 기준으로 절곡된 절곡판(522)인 것도 가능하다. 여기서, 상기 단턱면(212)은 패키지 소잉 공정에서 넓은 폭을 갖는 스텝 커팅 블레이드(step bevel blade)에 의해 절삭 가공될 수 있다.
따라서, 상기 전자파 차단부재(50)의 절곡판(522)이 상기 기판(20)의 단턱면(212)과 견고하게 맞물림되어 상기 전자파 차단부재(50)가 상기 기판(20)으로부터 이탈되려는 것을 방지함으로써 부품 간의 기계적인 결속력과 밀착성을 향상시키고, 반도체 패키지(100) 내부에 별도의 전자파 차단부재를 설치할 필요가 없어서 반도체 패키지 장치의 경박화 및 단소화가 가능하며, 상기 전자파 차단부재(50)의 밀착도를 높여서 전자파 차단 성능을 향상시키고, 표면 실장시 메인 보드와 상관없이 전자파 차단부재(50)가 기판(20)에만 결합되어 각종 불량 검사나 테스트 과정에서 상기 전자파 차단부재(50)를 분리할 필요가 없는 등 작업 효율성을 향상시킬 수 있는 것이다.
도 7은 본 발명의 전자파 차단형 반도체 패키지 장치의 제조방법을 나타내는 순서도이다.
도 7에 도시된 바와 같이, 이러한 본 발명의 일부 실시예들에 따른 전자파 차단형 반도체 패키지 장치의 제조방법을 설명하면, 도 1 및 도 4에 예시된 바와 같이, 반도체 칩(10), 상기 반도체 칩(10)이 실장되고 일측에 걸림면(21)이 형성되는 기판(20), 상기 반도체 칩(10)과 기판(20)을 전기적으로 연결하는 신호 전달 매체(30) 및 상기 반도체 칩(10)과 신호 전달 매체(30)를 덮어 보호하는 봉지재(40)를 포함하여 이루어지는 반도체 패키지(100)를 준비하는 단계(S1)를 수행할 수 있다.
이어서, 도 2 및 도 5에 예시된 바와 같이, 상기 반도체 칩(10)에서 발생되는 전자파가 외부로 방출되는 것을 차단할 수 있도록 상기 봉지재(40)를 둘러싸는 형상으로 형성되는 몸체부(51)를 갖는 전자파 차단부재(50)를 상기 봉지재(40)에 덮어 조립하는 단계(S2)를 수행할 수 있다.
이어서, 도 3 및 도 6에 예시된 바와 같이, 상기 봉지재(40)와의 분리를 방지할 수 있도록 상기 몸체부(51)의 일측에 상기 걸림면(21)에 맞물림되는 걸림부(52)를 절곡하여 형성하는 단계(S3)를 수행할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재(50)를 확대하여 나타내는 확대 단면도이고, 도 9는 본 발명의 또 다른 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재(50)를 확대하여 나타내는 확대 단면도이고, 도 10은 본 발명의 또 다른 실시예에 따른 전자파 차단형 반도체 패키지 장치의 전자파 차단부재(50)를 확대하여 나타내는 확대 단면도이다.
여기서, 도 8에 도시된 바와 같이, 상기 걸림부(52)는 선단이 뾰족한 화살촉 형상의 촉형 돌기(523)인 것이 가능하다. 따라서, 상기 촉형 돌기(523)가 상기 기판(20)의 걸림면(21) 방향으로 접근하는 것은 용이하나 일단 상기 촉형 돌기(523)가 상기 걸림면(21)에 걸리면 역방향으로 이탈되는 것을 방지할 수 있는 것이다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
10: 반도체 칩 20: 기판
21: 걸림면 211: 경사면
212: 단턱면 30: 신호 전달 매체
40: 봉지재 50: 전자파 차단부재
51: 몸체부 52: 걸림부
521: 경사판 522: 절곡판
523: 촉형 돌기 60: 솔더볼

Claims (6)

  1. 삭제
  2. 삭제
  3. 반도체 칩;
    상기 반도체 칩이 실장되는 기판;
    상기 반도체 칩과 기판을 전기적으로 연결하는 신호 전달 매체;
    상기 반도체 칩과 신호 전달 매체를 덮어 보호하는 봉지재; 및
    상기 반도체 칩에서 발생되는 전자파가 외부로 방출되는 것을 차단할 수 있도록 상기 봉지재를 둘러싸는 형상으로 형성되는 몸체부 및 상기 봉지재와의 분리를 방지할 수 있도록 상기 몸체부의 일측에 형성되고, 상기 기판에 형성된 걸림면에 맞물림되는 걸림부를 포함하는 전자파 차단부재;
    를 포함하여 이루어지고,
    상기 걸림면은 소정 각도를 갖는 경사면이고, 상기 걸림부는 상기 몸체부를 기준으로 소정 각도 경사진 경사판이며,
    상기 경사면은 패키지 소잉 공정에서 베벨 블레이드(bevel blade)에 의해 절삭 가공되는 것을 특징으로 하는 전자파 차단형 반도체 패키지 장치.
  4. 삭제
  5. 반도체 칩;
    상기 반도체 칩이 실장되는 기판;
    상기 반도체 칩과 기판을 전기적으로 연결하는 신호 전달 매체;
    상기 반도체 칩과 신호 전달 매체를 덮어 보호하는 봉지재; 및
    상기 반도체 칩에서 발생되는 전자파가 외부로 방출되는 것을 차단할 수 있도록 상기 봉지재를 둘러싸는 형상으로 형성되는 몸체부 및 상기 봉지재와의 분리를 방지할 수 있도록 상기 몸체부의 일측에 형성되고, 상기 기판에 형성된 걸림면에 맞물림되는 걸림부를 포함하는 전자파 차단부재;
    를 포함하여 이루어지고,
    상기 걸림면은 단턱진 단턱면이고, 상기 걸림부는 상기 몸체부를 기준으로 절곡된 절곡판이며,
    상기 단턱면은 패키지 소잉 공정에서 넓은 폭을 갖는 스텝 커팅 블레이드(step bevel blade)에 의해 절삭 가공되는 것을 특징으로 하는 전자파 차단형 반도체 패키지 장치.
  6. 삭제
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269725B2 (en) 2016-07-18 2019-04-23 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method of manufacturing the same
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR102171286B1 (ko) * 2014-07-11 2020-10-29 삼성전자주식회사 반도체 패키지 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080055670A (ko) * 2006-12-13 2008-06-19 신꼬오덴기 고교 가부시키가이샤 차폐케이스를 구비한 패키지
KR20090128696A (ko) * 2008-06-11 2009-12-16 한국 고덴시 주식회사 씨오비 타입 수신모듈 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080055670A (ko) * 2006-12-13 2008-06-19 신꼬오덴기 고교 가부시키가이샤 차폐케이스를 구비한 패키지
KR20090128696A (ko) * 2008-06-11 2009-12-16 한국 고덴시 주식회사 씨오비 타입 수신모듈 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269725B2 (en) 2016-07-18 2019-04-23 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method of manufacturing the same
US11139251B2 (en) 2018-11-13 2021-10-05 Samsung Electronics Co., Ltd. Semiconductor package
US11652066B2 (en) 2018-11-13 2023-05-16 Samsung Electronics Co., Ltd. Semiconductor package

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