CN110970310A - 敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件 - Google Patents

敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件 Download PDF

Info

Publication number
CN110970310A
CN110970310A CN201910908620.8A CN201910908620A CN110970310A CN 110970310 A CN110970310 A CN 110970310A CN 201910908620 A CN201910908620 A CN 201910908620A CN 110970310 A CN110970310 A CN 110970310A
Authority
CN
China
Prior art keywords
pad
passivation layer
opening
layer
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910908620.8A
Other languages
English (en)
Inventor
高永宽
李韩亐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110970310A publication Critical patent/CN110970310A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099—Coating over pads, e.g. solder resist partly over pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

本发明提供一种敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件，所述敞开式焊盘结构包括：绝缘层；第一焊盘，设置在所述绝缘层上；第二焊盘，设置在所述绝缘层上并与所述第一焊盘间隔开；以及钝化层，设置在所述绝缘层上，覆盖所述第一焊盘和所述第二焊盘，并具有用于使所述第一焊盘和所述第二焊盘中的每个的至少一部分敞开的开口。所述钝化层覆盖所述开口中的所述第一焊盘和所述第二焊盘之间的所述绝缘层，并且t1和t2满足t1>t2，其中，t1是所述钝化层的除了所述开口之外的区域的厚度，t2是所述钝化层的在所述第一焊盘和所述第二焊盘之间的区域的厚度。

Description

敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件
本申请要求于2018年10月1日提交到韩国知识产权局的第10-2018-0116807号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种用于安装电子组件的敞开式焊盘结构以及一种半导体封装件，例如，包括该敞开式焊盘结构的扇出型半导体封装件。
背景技术
已经使用了焊料掩模限定(SMD)方法和非焊料掩模限定(NSMD)方法作为形成阻焊剂开口(SRO)的方法。通常，SMD指的是用于形成小于金属焊盘的SRO的结构，NSMD指的是用于形成大于金属焊盘的SRO的结构。
发明内容
本公开的一方面在于提供一种包括具有高可靠性的开口结构的敞开式焊盘结构，其中，热固性材料可用作钝化层的材料使得可改善可靠性、可解决热膨胀系数(CTE)不匹配问题、可简化工艺等，敞开式焊盘结构可防止组件在安装后被抬升并且可防止接合强度的劣化，可改善诸如在环氧树脂模制工艺期间控制SR和组件之间的空隙形成的装配可靠性，并且可防止在SRO工艺期间的过度加工缺陷、遗漏加工(miss-process)缺陷等，并且提供一种使用该敞开式焊盘结构安装电子组件的半导体封装件。
根据本公开的一个方面，用于使第一焊盘和第二焊盘中的每个的至少一部分敞开的开口可形成在覆盖绝缘层上的彼此间隔开的第一焊盘和第二焊盘的钝化层上，并且可另外地加工开口中的在第一焊盘和第二焊盘之间的钝化层，从而提供具有特殊形式的开口。
根据本公开的一方面，一种敞开式焊盘结构包括：绝缘层；第一焊盘，设置在所述绝缘层上；第二焊盘，设置在所述绝缘层上并与所述第一焊盘间隔开；以及钝化层，设置在所述绝缘层上，覆盖所述第一焊盘和所述第二焊盘，并具有用于使所述第一焊盘和所述第二焊盘中的每个的至少一部分敞开的开口。所述钝化层覆盖所述开口中的所述第一焊盘和所述第二焊盘之间的所述绝缘层，并且t1和t2满足t1>t2，其中，t1是所述钝化层的除了所述开口之外的区域的厚度，t2是所述钝化层的在所述第一焊盘和所述第二焊盘之间的区域的厚度。
根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有连接焊盘；包封剂，覆盖所述半导体芯片的至少一部分；互连结构，设置在所述半导体芯片和所述包封剂上，并包括电连接到所述连接焊盘的重新分布层以及绝缘层；以及钝化层，设置在所述互连结构上并覆盖所述重新分布层的至少一部分。所述重新分布层包括彼此间隔开的第一焊盘和第二焊盘，所述钝化层具有用于使所述第一焊盘和所述第二焊盘中的每个的至少一部分暴露的开口，所述钝化层覆盖所述开口中的在所述第一焊盘和所述第二焊盘之间的所述绝缘层，并且t1和t2满足t1>t2，其中，t1是所述钝化层的除了所述开口之外的区域的厚度，t2是所述钝化层的所述开口中在所述第一焊盘和所述第二焊盘之间的区域的厚度。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图；
图6是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件被安装在电子装置的主板上的示例的示意性截面图；
图9是示出基板结构的示例的示意性平面图；
图10是示出沿线I-I'截取的图9中所示的基板结构的示意性截面图；
图11是示出将电子组件安装在基板结构上的示例的示意性截面图；
图12是示出制造基板结构的过程的示意性工艺图；
图13是示出基板结构的另一示例的示意性平面图；
图14是示出沿线II-II'截取的图13中所示的基板结构的示意性截面图；
图15是示出将电子组件安装在基板结构上的示例的示意性截面图；
图16是示出基板结构的另一示例的示意性平面图；
图17是示出沿III-III'线截取的图16中所示的基板结构的示意性截面图；
图18是示出将电子组件安装在基板结构上的示例的示意性截面图；
图19是示出扇出型半导体封装件的示例的示意图；以及
图20是示出扇出型半导体封装件的另一示例的示意图。
具体实施方式
在下文中，现将参照附图描述本公开的示例性实施例。在附图中，为了描述清楚起见，可夸大或者简要说明元件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机模块1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是也可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不被使用，而是可被封装并且在封装状态下用在电子装置等中。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度中存在差异，因而需要进行半导体封装件。详细地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距非常细小，而用在电子装置中的主板的组件安装焊盘的尺寸以及主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，因而需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照示图，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如氧化物层、氮化物层等)，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，并且可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距仍不足以使扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图。
图6是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上，然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。可在凸块下金属层2160上进一步形成焊球2170。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件被安装在电子装置的主板上的示例的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到扇出区域(即半导体芯片2120的尺寸之外)，使得在扇出型半导体封装件2100中可按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另一方面，如上所述，扇出型半导体封装件是指用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术，并且扇出型半导体封装件是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下面的描述中，将描述一种具有高可靠性的包括开口结构的敞开式焊盘结构，其中热固性材料可用作钝化层的材料使得可改善可靠性、可解决热膨胀系数(CTE)不匹配问题、可简化工艺等，敞开式焊盘结构可防止组件在安装后被抬升并且可防止接合强度的劣化，可改善诸如在环氧树脂模制工艺期间控制SR和组件之间的空隙形成的装配可靠性，并且可防止在SRO工艺期间的过度加工缺陷、遗漏加工缺陷等。将描述一种通过敞开式焊盘结构安装电子组件的半导体封装件。
图9是示出基板结构的示例的示意性平面图；
图10是示出沿I-I'线截取的图9中所示的基板结构的示意性截面图。
参照示图，示例实施例中的基板结构50A可包括：绝缘层10；第一焊盘12，设置在绝缘层10上；第二焊盘14，设置在绝缘层10上并与第一焊盘12间隔开；钝化层20，设置在绝缘层10上，覆盖第一焊盘12和第二焊盘14，并具有使第一焊盘12和第二焊盘14中的每个的至少一部分暴露的开口20h。钝化层20可具有区域25，区域25覆盖开口20h中第一焊盘12和第二焊盘14之间的绝缘层10。开口20h可包括第一开口20h1和第二开口20h2，使第一焊盘12和第二焊盘14中的每个的表面的至少一部分暴露；以及第三开口20h3，穿过第一焊盘和第二焊盘之间的钝化层20的一部分并使第一焊盘12和第二焊盘14之间的区域25的表面暴露。第一开口20h1、第二开口20h2和第三开口20h3可连接并包括在单个开口20h中。当形成在绝缘层10上的钝化层20的除了开口20h之外的区域的厚度是t1，在钝化层20的开口20h中的第一焊盘12和第二焊盘14之间的区域25的厚度是t2，第一焊盘12的厚度为t3，第二焊盘14的厚度为t4时，t1、t2、t3和t4满足t1>t2，并且可优选地满足t2≥t3且t2≥t4。钝化层20的具有厚度t1的这种区域可在钝化层20和绝缘层10的堆叠方向上不与第一焊盘12或第二焊盘14重叠，并且可直接形成在绝缘层10上。更优选地，当第一开口20h1到第一焊盘12的暴露表面的深度为a，第二开口20h2到第二焊盘14的暴露表面的深度为b并且第三开口20h3到在第一焊盘12和第二焊盘14之间的区域25的暴露表面的深度为c时，a、b和c满足a≥c且b≥c。符号“＝”表示要素基本相同。
通常，在封装件基板中，使用光固化材料形成SR，并且使用曝光和显影工艺形成SRO。然而，与热固性材料相比，光固化材料可具有相对低的可靠性，并且可使基体基板在NSMD工艺期间敞开使得基体基板可在环氧树脂模制工艺或底部填充工艺之前向外敞开，并且因此可容易受到外来物体的损害。近来，已尝试使用热固性材料作为SR的材料以改善可靠性、解决CTE不匹配问题、简化工艺等。然而，尽管热固性材料的可靠性可能是优异的，但是可能需要控制激光或等离子体的深度的技术，并且当工艺能力不足或在工艺期间发生异常时，可能发生遗漏加工缺陷或过度加工缺陷。例如，在使用热固性材料的情况下，当执行SRO工艺时，作为在SMD结构中用来形成阻挡物的金属焊盘，在工艺上可能没有明显的困难，但是在NSMD结构中，用于激光工艺或等离子体工艺的条件可能需要优化，使得可能需要将工艺高度调节到金属焊盘和SR之间的中点。然而，由于工艺能力上的限制，可能不容易调节工艺深度，因此，可能发生过度加工或遗漏加工。
在示例实施例中的基板结构50A中，开口20h可包括第一开口20h1、第二开口20h2和第三开口20h3。例如，可使用SMD方法加工第一开口20h1和第二开口20h以使第一焊盘12和第二焊盘14的至少一部分敞开，使得钝化层20覆盖第一焊盘12和第二焊盘14中的每个的表面的边缘，并且可防止钝化层20的残留缺陷和第一焊盘12和第二焊盘14的脱层缺陷。第三开口20h3可通过另外加工第一焊盘12和第二焊盘14之间的区域来形成。因此，即使当钝化层20包括热固性材料时，也可根据第一焊盘12和第二焊盘14的厚度使用激光工艺或等离子体工艺容易地控制第三开口20h3的工艺深度c，可因此防止过度加工或遗漏加工的问题。另外，通过加工第三开口20h3，可防止组件在安装后被抬升，可防止接合强度的劣化并且可改善诸如在模制工艺期间控制第一焊盘12和第二焊盘14之间的区域25与组件之间的空隙的装配可靠性。
当第一焊盘12的厚度t3和第二焊盘14的厚度t4小于普通焊盘的厚度，并且钝化层20的厚度t1大于普通钝化层的厚度时，可控制第三开口20h3的工艺深度c使得第一焊盘12和第二焊盘14之间的区域25的厚度t2可大于第一焊盘12的厚度t3以及第二焊盘14的厚度t4。当第一焊盘12的厚度t3和第二焊盘14的厚度t4大于普通焊盘的厚度，并且钝化层20的厚度t1小于普通钝化层的厚度时，可控制第三开口20h3的工艺深度c，使得第一焊盘12和第二焊盘14之间的区域25的厚度t2可与第一焊盘12的厚度t3以及第二焊盘14的厚度t4相同。在这种情况下，可防止过度加工或遗漏加工、组件在安装后被抬升以及接合强度的劣化的问题，并且可容易地改善诸如在环氧树脂模制工艺期间控制第一焊盘12和第二焊盘14之间的区域25与组件之间的空隙形成的装配可靠性。
钝化层20的覆盖第一焊盘12和第二焊盘14的表面的边缘的区域可具有：第一区域s1，具有与第一焊盘12和第二焊盘14之间的区域25的厚度基本相同的厚度；第二区域s2，具有大于第一焊盘12和第二焊盘14之间的区域25的厚度的厚度，例如，第二区域s2的厚度基本上与除开口20h之外的区域相同。如图9中所示，第二区域s2的面积大于第一区域s1的面积，并且当第二区域s2的面积大于第一区域s1的面积时，可容易防止第一焊盘12和第二焊盘14的脱层缺陷。
在下面的描述中，将更详细地描述包括在基板结构50A中的元件。
绝缘层10可包括绝缘材料。例如，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、诸如ABF(ajinomoto build-up film)的将热固性树脂或热塑性树脂与无机填料混合的树脂或者诸如半固化片的将热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂。如果需要，也可使用感光包封剂(PIE)树脂。绝缘层10的绝缘材料可不限于任何特定材料。
第一焊盘12和第二焊盘14可使电子组件安装在绝缘层10上。作为第一焊盘12和第二焊盘14的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一焊盘12和第二焊盘14可根据设计执行各种功能。例如，第一焊盘12和第二焊盘14可以是接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案的各种信号图案。
钝化层20可保护绝缘层10和/或第一焊盘12和第二焊盘14。钝化层20也可包括绝缘材料，优选地，热固性材料。例如，钝化层20可以是诸如ABF的将热固性树脂或热塑性树脂与无机填料混合的树脂，但是钝化层20的材料不限于此。钝化层20可覆盖第一焊盘12和第二焊盘14中的每个的表面的至少一部分，并且可具有用于使第一焊盘和第二焊盘12中的每个的表面的至少一部分敞开的开口20h。开口20h可通过SMD方法形成。开口20h可包括第一开口20h1和第二开口20h2以及第三开口20h3，第一开口20h1和第二开口20h2使第一焊盘12和第二焊盘14中的每个的表面的至少一部分敞开，第三开口20h3穿过钝化层20的在第一焊盘12和第二焊盘14之间的一部分并且可使区域25的在第一焊盘12和第二焊盘14之间的表面暴露，并且第一开口20h1、第二开口20h2和第三开口20h3可连接并包括在单个开口20h中。钝化层20可覆盖第三开口20h3中的第一焊盘12和第二焊盘14之间的绝缘层10以使其不被暴露，并且为了便于描述，在示图中更加突出了钝化层20的覆盖第三开口20h3中的第一焊盘12和第二焊盘14之间的绝缘层10的区域25。由于钝化层20覆盖第一焊盘12和第二焊盘14的整个边缘，并且覆盖在第一焊盘12和第二焊盘14之间的绝缘层10的区域25覆盖绝缘层10使其不被敞开，因此可容易地防止由于敞开的绝缘层10等引起的污染。
当钝化层20的除开口20h以外的区域的厚度为t1时，钝化层20的在开口20h中的第一焊盘12和第二焊盘14之间的区域25的厚度为t2，第一焊盘12的厚度为t3，第二焊盘14的厚度为t4时，t1、t2、t3和t4满足t1>t2，并且可优选地满足t2≥t3且t2≥t4。更优选地，当第一开口20h1到第一焊盘12的暴露表面的深度为a，第二开口20h2到第二焊盘14的暴露表面的深度为b，并且第三开口20h3到在第一焊盘12和第二焊盘14之间的区域25的暴露表面的深度为c时，a、b和c满足a≥c且b≥c。符号“＝”表示要素基本相同。
钝化层20的覆盖第一焊盘12和第二焊盘14的表面的边缘的区域可具有：第一区域s1，具有与第一焊盘12和第二焊盘14之间的区域25的厚度基本相同的厚度；以及第二区域s2，具有大于第一焊盘12和第二焊盘14之间的区域25的厚度的厚度，例如，第二区域s2的厚度与除开口20h以外的区域基本相同。如图9中所示，第二区域s2的面积大于第一区域s1的面积，并且当第二区域s2的面积大于第一区域s1的面积时，可容易地防止第一焊盘12和第二焊盘14的脱层缺陷。
图11是示出将电子组件安装在基板结构上的示例的示意性截面图。
参照示图，具有连接到第一焊盘12的第一外电极32和连接到第二焊盘14的第二外电极34的电子组件30可设置在钝化层20上，并且第一外电极32和第二外电极34可使用诸如锡(Sn)或包括锡(Sn)的合金的具有低熔点的金属(例如，诸如焊料40的公知的接合材料)分别连接到第一焊盘12和第二焊盘14。电子组件30可包括主体31以及分别设置在主体31的两侧的第一外电极32和第二外电极34。电子组件30可以是诸如电容器或电感器的无源组件，并且在这种情况下，内电极(未示出)可设置在主体31中并且可电连接到第一外电极32和第二外电极34。第一外电极32和第二外电极34可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。电子组件30可以是集成电路裸片，并且在这种情况下，与示图中所示的示例不同，第一外电极32和第二外电极34可设置在主体31的下表面上，并且可彼此间隔开，并且可用作裸片的连接焊盘。因为形成第三开口20h3(图10中所示)去除了第一焊盘12和第二焊盘14之间的区域25中的钝化层20的一部分，所以电子组件30的主体31可与钝化层20的在第一焊盘12和第二焊盘14之间的区域25间隔开。其他元件的描述与参照图9和图10描述的描述相同，因此，将不再重复其详细描述。
图12是示出制造基板结构的工艺的示意性工艺图。
参照示图，可在绝缘层10上形成第一焊盘12和第二焊盘14。可通过公知的镀覆方法(例如，诸如加成工艺(AP)、半加成工艺(SAP)、改进的半加成工艺(MSAP)、封孔工艺(tenting process)等)形成第一焊盘12和第二焊盘14。可在绝缘层10上形成覆盖第一焊盘12和第二焊盘14的钝化层20。可通过在绝缘层10上层压热固性膜并固化热固性膜或者通过用液态热固性材料涂覆绝缘层10并固化该热固性膜来形成钝化层20。可使用激光或等离子体在钝化层20上形成用于使第一焊盘12和第二焊盘14中的每个的表面的至少一部分暴露的第一开口20h1和第二开口20h2。第一开口20h1和第二开口20h2均可具有SMD结构。可通过使用激光或等离子体另外加工在第一焊盘12和第二焊盘14之间的钝化层20来形成用于使区域25的表面敞开的第三开口20h3。当通过去污工艺去除碳化的有机材料时，可制造基板结构50A。其他元件的描述与参照图9至图11描述的描述相同，因此，将不再重复其详细描述。
图13是示出基板结构的另一示例的示意性平面图。
图14是示出沿线II-II'截取的图13中所示的基板结构的示意性截面图。
图15是示出将电子组件安装在基板结构上的示例的示意性截面图。
参照图13至图15，在示例实施例中的基板结构50B中，可通过加工在第一焊盘12和第二焊盘14之间的钝化层20来形成第三开口20h3，使得第一区域s1的面积可大于第二区域s2的面积。在第一区域s1的面积增加的情况下，当安装电子组件30时焊料40可进一步扩散，因此，可改善接合可靠性。包括其厚度关系的其他元件的描述与参照图9至图12描述的描述相同，因此，将不再重复其详细描述。
图16是示出基板结构的另一示例的示意性平面图。
图17是示出沿III-III'线截取的图16中所示的基板结构的示意性截面图。
图18是示出将电子组件安装在基板结构上的示例的示意性截面图。
参照图16至图18，在示例实施例中的基板结构50C中，可通过加工在第一焊盘12和第二焊盘14之间的钝化层20来形成第三开口20h3，使得可仅形成第一区域s1并且可不形成第二区域s2。因此，钝化层20的覆盖第一焊盘12和第二焊盘14的表面边缘的区域25的总厚度t5可与第一焊盘12和第二焊盘14之间的区域25的厚度t2基本相同。开口20h可具有形成跨越第一焊盘12和第二焊盘14的敞开的表面、覆盖第一焊盘12和第二焊盘14的表面的边缘的敞开的表面以及钝化层20的除开口20h之外的表面的多个台阶部(阶梯结构)。在这种情况下，当安装电子组件30时，焊料40可进一步扩散，因此，可进一步改善接合可靠性。包括其厚度关系的其他元件的描述与参照图9至图15描述的描述相同，因此，将不再重复其详细描述。
图19是示出扇出型半导体封装件的示例的示意图。
参照示图，示例实施例中的扇出型半导体封装件100A可包括：半导体芯片120，具有连接焊盘122；包封剂130，覆盖半导体芯片120的至少一部分；第一互连结构140，设置在半导体芯片120和包封剂130的下部并且包括电连接到连接焊盘122的第一重新分布层142；第二互连结构180，设置在半导体芯片120和包封剂130的上部并且包括电连接到连接焊盘122的第二重新分布层182；第一钝化层150，设置在第一互连结构140上并覆盖第一重新分布层142的至少一部分；以及第二钝化层190，设置在第二互连结构180上并且覆盖第二重新分布层182的至少一部分。另外，如果需要，扇出型半导体封装件100A还可包括框架110、凸块下金属160、电连接器金属170等。
第一重新分布层142可包括彼此间隔开的第一焊盘142a和第二焊盘142b。第一钝化层150可具有用于使第一焊盘142a和第二焊盘142b中的每个的至少一部分暴露的第一开口150h并且可覆盖第一开口150h中的第一焊盘142a和第二焊盘142b之间的第一互连结构140。第一钝化层150的除了第一开口150h之外的区域的厚度可大于第一钝化层150的第一开口150h中的第一焊盘142a和第二焊盘142b之间的区域的厚度。具有使用焊料40等分别连接到第一焊盘142a和第二焊盘142b的第一外电极32和第二外电极34的电子组件30可设置在第一钝化层150上。第一互连结构140的绝缘层141可用作在前述示例实施例中描述的绝缘层10，第一互连结构140的第一焊盘142a和第二焊盘142b可用作在前述示例实施例中描述的第一焊盘12和第二焊盘14，第一钝化层150可用作在前述示例实施例中描述的钝化层20，并且第一开口150h可用作在前述示例实施例中描述的开口20h。其他元件的描述可与在图9至图13中的示例中示出的基板结构50A的描述相同。并且可选地，也可被应用在图14至图18中的示例中示出的基板结构50B和50C。
第二重新分布层182可包括彼此间隔开的第三焊盘182a和第四焊盘182b。第二钝化层190可具有用于使第三焊盘182a和第四焊盘182b中的每个的至少一部分暴露的第二开口190h并且可覆盖第三焊盘182a和第四焊盘182b之间的包封剂130。第二钝化层190的除了第二开口190h之外的区域的厚度可大于第二钝化层190的第二开口190h中的第三焊盘182a和第四焊盘182b之间的区域的厚度。具有使用焊料40等分别连接到第三焊盘182a和第四焊盘182b的第一外电极32和第二外电极34的电子组件30可设置在第二钝化层190上。包封剂130可用作在上述示例实施例中描述的绝缘层10，第二互连结构180的第三焊盘182a和第四焊盘182b可用作在前述示例实施例中描述的第一焊盘12和第二焊盘14，第二钝化层190可用作在前述示例实施例中描述的钝化层20，并且第二开口190h可用作在前述示例实施例中描述的开口20h。如果需要，可在第二钝化层190上进一步形成覆盖电子组件30的模制材料(未示出)，并且模制材料(未示出)可填充电子组件30与设置在第三焊盘182a和第四焊盘182b之间的第二钝化层190之间的空间的至少一部分。其他元件的描述可与图9至图13中的示例中示出的基板结构50A的描述相同，并且可选地，也可应用图14至图18中的示例中示出的基板结构50B和50C。
在下面的描述中，将根据示例更详细地描述扇出型半导体封装件100A中包括的元件。
框架110可以是附加元件。框架110可根据绝缘层111a和111b的特定材料来改善封装件100A的刚度，并且可确保包封剂130的厚度的均匀性。框架110可具有贯穿绝缘层111a和111b的通孔110H。半导体芯片120可设置在通孔110H中，并且如果需要，可将无源组件(未示出)设置在一起。通孔110H的壁可被构造为围绕半导体芯片120，但是其示例实施例不限于此。除了绝缘层111a和111b之外，框架110还可包括布线层112a、112b和112c以及布线过孔113a和113b，并且框架110因此可用作互连结构。布线层112a、112b和112c以及布线过孔113a和113b可用作电互连结构。如果需要，具有电互连构件的互连结构可代替框架110提供不同形式的上/下电连接路径。
框架110可包括：第一绝缘层111a，与互连结构140接触；第一布线层112a，与第一互连结构140接触并且埋入在第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与埋入第一布线层112a的部分相对的部分上；第二绝缘层111b，设置在第一绝缘层111a的与埋入第一布线层112a的部分相对的部分上并覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二绝缘层111b的与埋入第二布线层112b的部分相对的部分上。第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一布线过孔113a彼此电连接，并且第二布线层112b和第三布线层112c可通过贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。第一布线层112a、第二布线层112b和第三布线层112c可通过第一互连结构140的重新分布层142电连接至连接焊盘122。
绝缘层111a和111b的材料可不限于任何具体材料。例如，可使用绝缘材料，并且绝缘材料可以是例如诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂，或者是诸如ABF(ajinomoto build-up film)的将热固性树脂或热塑性树脂与无机填料混合的树脂，或者是诸如半固化片的将热固性树脂或热塑性树脂与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂。如果需要，也可使用感光包封剂(PIE)树脂。
布线层112a、112b和112c可与布线过孔113a和113b一起提供封装件的上/下电连接路径，并且可使连接焊盘122重新分布。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料作为布线层112a、112b和112c的材料。布线层112a、112b和112c可根据各个层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案的各种信号图案。布线层112a、112b和112c可包括过孔焊盘、布线焊盘、电连接器金属焊盘等。布线层112a、112b和112c可通过公知的镀覆工艺形成，并且可包括种子层和导体层。布线层112a、112b和112c的厚度可大于重新分布层142的厚度。
第一布线层112a可向内凹入到第一绝缘层111a中。当由于第一布线层112a向内凹入到第一绝缘层111a中而在第一绝缘层111a的下表面和第一布线层112a的下表面之间形成台阶部时，可防止通过包封剂130的材料渗出引起的第一布线层112a的污染。
布线过孔113a和113b可将形成在不同层上的布线层112a、112b和112c电连接，并且因此可在框架110中形成电路径。布线过孔113a和113b的材料可以是如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线过孔113a和113b均可以是完全填充有导电材料的填充型过孔，或者可以是导电材料沿通路孔的侧壁形成的共形型过孔。布线过孔113a和113b均可具有锥形形状。布线过孔113a和113b可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的焊盘的一部分可用作阻挡件，因此，第一布线过孔113a可被构造为具有顶表面的宽度可大于底表面的宽度的锥形形状。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。另外，由于当形成用于第二布线过孔113b的孔时第二布线层112b的焊盘的一部分可用作阻挡件，所以第二布线过孔113b可被构造为具有顶表面的宽度可大于底表面的宽度的锥形形状。在这种情况下，第二布线过孔113b可与第三布线层112c的焊盘图案一体化。
尽管未示出，但是如果需要，金属层(未示出)可设置在框架110的通孔110H的壁上以防止电磁波或用于散热，并且金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是数百至数百万个或更多的器件集成在单个芯片中的集成电路(IC)。集成电路可以是诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等的应用处理器芯片，但集成电路的示例实施例不限于此，并且也可以是电源管理集成电路(PMIC)，诸如易失性存储器(例如，动态随机存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片，或者诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片。
半导体芯片120可以是处于裸态(没有形成凸块或布线层)的集成电路。但其示例实施例不限于此，并且半导体芯片120可以是封装型集成电路。集成电路可在有效晶圆的基础上形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作半导体芯片120的主体121的基体材料。主体121可包括各种电路。连接焊盘122可使半导体芯片120电连接到其他元件，并且诸如铝(Al)等的导电材料可用作连接焊盘122的材料没有任何具体限制。使连接焊盘122敞开的钝化膜123可形成在主体121上，并且钝化膜123可以是氧化物膜、氮化物膜，或者可以是包含氧化物膜和氮化物膜的双层膜。还可在其他期望的位置设置绝缘膜(未示出)。在半导体芯片120中，其上设置有连接焊盘122的表面可以是有效表面，并且与有效表面背对的表面可以是无效表面。当钝化膜123形成在半导体芯片120的有效表面上时，可参照钝化膜123的最下方的表面确定半导体芯片的有效表面的位置关系。
包封剂130可包封框架110和半导体芯片120，并且可填充通孔110H的至少一部分。包封剂130可包括绝缘材料，并且绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂，或者诸如ABF、FR-4、BT树脂等的在热固性树脂或热塑性树脂中包括诸如无机填料的增强材料的树脂。另外，可使用诸如EMC的模制材料，并且如果需要，可使用诸如感光包封剂(PIE)树脂的感光材料。另外，可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸在诸如无机填料和/或玻璃纤维(或玻璃布或玻璃织物)等的芯材料中的树脂。
第一互连结构140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十或数百个连接焊盘122可通过互连结构140重新分布，并且可根据各自的功能通过电连接器金属170物理连接和/或电连接到外部实体。互连结构140可包括一个或更多个绝缘层141、一个或更多个重新分布层142以及一个或更多个连接过孔143，并且这些元件的数量可大于或小于图中示出的示例。
可使用绝缘材料作为绝缘层141的材料。绝缘材料可以是感光绝缘材料(PID)，并且在这种情况下，可通过光过孔而包括精细节距，因此，半导体芯片120的数十至数百万个连接焊盘122可被有效地重新分布。
重新分布层142可使半导体芯片120的连接焊盘122重新分布，并且可使半导体芯片120的连接焊盘122电连接到电连接器金属170。重新分布层142的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142可根据设计执行各种功能。例如，重新分布层142可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。重新分布层142可包括用于安装电子组件30的第一焊盘142a和第二焊盘142b。其详细描述与前述示例性实施例中的相同。
连接过孔143可使形成在不同层上的重新分布层142电连接，并且可将半导体芯片120的连接焊盘122电连接到重新分布层142。连接过孔143可在半导体芯片120是裸片的情况下与半导体芯片120的连接焊盘122物理接触。连接过孔143的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔143可填充有导电材料，或者导电材料可沿通路孔的壁形成。连接过孔143可具有锥形形状。
钝化层150可保护互连结构140免受外部物理损坏或化学损坏等。钝化层150可包括热固性树脂。例如，钝化层150可以是ABF，但是其示例实施例不限于此。钝化层150可包括用于使第一焊盘142a和第二焊盘142b的至少一部分敞开的开口150h。其详细描述与前述示例实施例中的相同。
凸块下金属160也可以是附加元件。凸块下金属160可改善电连接器金属170的连接可靠性，并且因此可改善示例实施例中的扇出型半导体封装件100A的板级可靠性。可设置数十到数万个凸块下金属160。凸块下金属160可贯穿钝化层150并且可连接到重新分布层142。凸块下金属160可通过公知的金属化方法使用金属形成，但是该方法不限于此。
电连接器金属170也可以是附加元件，并且可将半导体封装件100A物理连接和/或电连接到外部实体。例如，半导体封装件100A可通过电连接器金属170安装在电子装置的主板上。电连接器金属170可利用例如具有低熔点的金属(诸如，锡(Sn)或包含锡(Sn)的合金)形成。例如，电连接器金属170可利用焊料形成，但电连接器金属170的材料不限于此。电连接器金属170可以是焊盘、焊球、引脚等。电连接器金属170可设置成多层或单层。当电连接器金属170是多层时，电连接器金属170可包括铜柱和焊料，当电连接器金属170是单层时，电连接器金属170可包括锡-银焊料或铜，但电连接器金属170的示例实施例不限于此。电连接器金属170的数量、电连接器金属170之间的间距、电连接器金属170的布置形式不限于任何具体示例，并且可根据设计改变。例如，根据连接焊盘122的数量，电连接器金属170的数量可以是数十个至数千个，或者可多于或少于上示例中的数量。
电连接器金属170中的至少一个可设置在扇出区域中。扇出区域可指设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有改进的可靠性，并且可实现多个I/O端子，并且在扇出型封装件中可容易地实现3D连接。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件以及其他类型的封装件相比，扇出型封装件可具有减小的厚度，并且可具有成本竞争力。
互连结构180可电连接到半导体芯片120的连接焊盘122。互连结构180可包括：重新分布层182，设置在包封剂130上；以及连接过孔183，贯穿包封剂130并且将重新分布层182电连接到框架110的第三布线层112c。如果需要，在包括绝缘层(未示出)时，可设置多个重新分布层182和多个连接过孔183。
重新分布层182可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层182可根据设计执行各种功能。例如，重新分布层182可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案的各种信号图案。重新分布层182也可包括过孔焊盘、布线焊盘、电互连结构焊盘等。重新分布层182可包括用于安装电子组件30的第三焊盘182a和第四焊盘182b。其详细描述与在前述示例实施例中的相同。
连接过孔183可将重新分布层182电连接到第三布线层112c。连接过孔183还可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔183可以是完全填充有导电材料的填充型过孔，或者可以是导电材料沿通路孔的侧壁形成的共形型过孔。连接过孔183可具有锥形形状。
钝化层190可保护互连结构180免受外部物理损坏和化学损坏等。钝化层190可包括热固性树脂。例如，钝化层190可以是ABF，但是其示例实施例不限于此。钝化层190可包括用于使第三焊盘182a和第四焊盘182b的至少一部分敞开的开口190h。其详细描述与前述示例实施例中的相同。诸如镍(Ni)/金(Au)等的表面处理层P可设置在重新分布层182的通过钝化层190的另一个开口暴露的表面上。
图20是示出扇出型半导体封装件的另一示例的示意图。
参照示图，扇出型半导体封装件100B可具有与包括在前述示例实施例中描述的扇出型半导体封装件100A中的框架110的形式不同的形式。例如，在示例实施例中的扇出型半导体封装件100B中，框架110可包括：第一绝缘层111a；第一布线层112a，设置在第一绝缘层111a的一个表面上；第二布线层112b，设置在第一绝缘层111a的另一表面上；第二绝缘层111b，设置在第一绝缘层111a的一个表面上并覆盖第一布线层112a的至少一部分；第三布线层112c，设置在第二绝缘层111b的与埋入有第一布线层112a的部分相对的部分上；第三绝缘层111c，设置在第一绝缘层111a的另一表面上并覆盖第二布线层112b的至少一部分；第四布线层112d，设置在第三绝缘层111c的与埋入有第二布线层112b的部分相对的部分上；第一布线过孔113a，贯穿第一绝缘层111a并将第一布线层112a和第二布线层112b电连接；第二布线过孔113b，贯穿第二绝缘层111b并将第一布线层112a和第三布线层112c电连接；以及第三布线过孔113c，贯穿第三绝缘层111c并且将第二布线层112b和第四布线层112d电连接。由于框架110具有更多数量的布线层112a、112b、112c和112d，因此可进一步简化互连结构140。
第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c的厚度。第一绝缘层111a的厚度可相对大以保持刚性，并且可包括第二绝缘层111b和第三绝缘层111c以包括更多数量的布线层112c和112d。第一绝缘层111a可包括与包括在第二绝缘层111b和第三绝缘层111c中的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可利用包括诸如玻璃纤维的芯材料、无机填料和绝缘树脂的材料(诸如半固化片)形成，并且第二绝缘层111b和第三绝缘层111c可利用包括无机填料和绝缘树脂的ABF或PID形成，但是材料的示例不限于此。类似地，贯穿第一绝缘层111a的第一布线过孔113a的直径可大于贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c的直径。第一布线过孔113a可具有沙漏形状或圆柱形状，而第二布线过孔113b和第三布线过孔113c可具有沿相反方向渐缩的锥形形状。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d的厚度可大于重新分布层142的厚度。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d以及第一布线过孔113a、第二布线过孔113b和第三布线过孔113c的材料、功能等的描述与在前述示例实施例中参照图9至图19描述的基本相同。因此，将不再重复其详细描述。
根据前述示例实施例，可提供一种具有高可靠性的包括开口结构的敞开式焊盘结构，其中，热固性材料可用作钝化层的材料使得可改善可靠性、可解决CTE不匹配问题、可简化工艺等，敞开式焊盘结构可防止组件在安装后被抬升并且可防止接合强度的劣化，可改善诸如在环氧树脂模制工艺期间控制SR和组件之间的空隙形成的装配可靠性，并且可防止在SRO工艺期间的过度加工缺陷、遗漏加工缺陷等。可提供一种通过敞开式焊盘结构安装电子组件的半导体封装件。
在示例性实施例中，为了便于描述，参照附图的截面，术语“下侧”、“下部”、“下表面”等可用于表示面向下的方向，并且术语“上侧”、“上部”、“上表面”等可用于表示与上述方向相反的方向。为了便于描述可如上定义术语，并且示例实施例的权利的范围不被具体限于上述术语。
在示例实施例中，术语“连接”不仅可表示“直接连接”，而且还可包括通过粘合层等的“间接连接”。另外，术语“电连接”可包括元件“物理连接”的情况以及元件“非物理连接”的情况二者。此外，术语“第一”、“第二”等可用于区分一个元件与另一元件，并且可不限制与元件相关的顺序和/或重要性或其他。在一些情况下，在不脱离示例实施例的权利范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。
在示例实施例中，术语“示例性实施例”可不表示同一示例实施例，而是可提供以描述和强调每个示例实施例的不同的独特特征。以上提出的示例实施例可被实施而不排除与其他示例实施例的特征组合的可能性。例如，除非另有指示，否则即使在一个示例实施例中描述的特征未在另一示例实施例中描述，该描述也可被理解为与另一示例性实施例相关。
在示例实施例中使用的术语仅用于描述示例实施例，而非意图限制本公开。除非另有指示，否则单数形式也包括复数形式。
虽然以上已经示出和描述了示例实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变形。

Claims (18)

1.一种敞开式焊盘结构，包括：
绝缘层；
第一焊盘，设置在所述绝缘层上；
第二焊盘，设置在所述绝缘层上并与所述第一焊盘间隔开；以及
钝化层，设置在所述绝缘层上，覆盖所述第一焊盘和所述第二焊盘，并具有用于使所述第一焊盘和所述第二焊盘中的每个的至少一部分敞开的开口，
其中，所述钝化层覆盖所述开口中的所述第一焊盘和所述第二焊盘之间的所述绝缘层，并且
其中，t1和t2满足t1>t2，其中，t1是所述钝化层的除了所述开口之外的区域的厚度，t2是所述钝化层的在所述第一焊盘和所述第二焊盘之间的区域的厚度。
2.根据权利要求1所述的敞开式焊盘结构，其中，t2、t3和t4满足t2≥t3且t2≥t4，其中，t3是所述第一焊盘的厚度，t4是所述第二焊盘的厚度。
3.根据权利要求2所述的敞开式焊盘结构，其中，a、b和c满足a≥c且b≥c，其中，a是所述开口到所述第一焊盘的暴露表面的深度，b是所述开口到所述第二焊盘的暴露表面的深度，c是所述开口到所述钝化层的在所述第一焊盘和所述第二焊盘之间的暴露表面的深度。
4.根据权利要求1所述的敞开式焊盘结构，其中，所述钝化层包括热固性树脂。
5.根据权利要求1所述的敞开式焊盘结构，其中，所述开口包括：第一开口，暴露所述第一焊盘的表面的至少一部分；第二开口，暴露所述第二焊盘的表面的至少一部分；以及第三开口，穿过所述钝化层的在所述第一焊盘和所述第二焊盘之间的一部分并使所述钝化层的在所述第一焊盘和所述第二焊盘之间的表面暴露。
6.根据权利要求1所述的敞开式焊盘结构，所述敞开式焊盘结构还包括：
电子组件，设置在所述钝化层上，并具有分别连接到所述第一焊盘和所述第二焊盘的第一外电极和第二外电极。
7.根据权利要求6所述的敞开式焊盘结构，其中，所述第一焊盘和所述第一外电极通过焊料彼此连接并且所述第二焊盘和所述第二外电极通过焊料彼此连接。
8.根据权利要求1所述的敞开式焊盘结构，其中，所述钝化层覆盖所述第一焊盘和所述第二焊盘中的每个的表面的边缘。
9.根据权利要求8所述的敞开式焊盘结构，其中，所述钝化层的覆盖所述第一焊盘和所述第二焊盘的表面的边缘的区域具有：第一区域，具有与所述第一焊盘和所述第二焊盘之间的所述钝化层的所述区域的厚度基本相同的厚度；以及第二区域，具有大于所述第一焊盘和所述第二焊盘之间的所述钝化层的所述区域的厚度的厚度。
10.根据权利要求8所述的敞开式焊盘结构，其中，所述钝化层的覆盖所述第一焊盘和所述第二焊盘的表面的边缘的区域具有与所述第一焊盘和所述第二焊盘之间的所述区域的厚度基本相同的厚度。
11.根据权利要求10所述的敞开式焊盘结构，其中，所述开口具有多个台阶部，所述多个台阶部设置为跨越所述第一焊盘和所述第二焊盘的暴露表面、所述钝化层的覆盖所述第一焊盘和所述第二焊盘的边缘的暴露表面以及所述钝化层的除了所述开口之外的表面。
12.根据权利要求1所述的敞开式焊盘结构，其中，所述钝化层的具有所述厚度t1的所述区域直接设置在所述绝缘层上。
13.一种半导体封装件，包括：
半导体芯片，具有连接焊盘；
包封剂，覆盖所述半导体芯片的至少一部分；
互连结构，设置在所述半导体芯片和所述包封剂上，并包括电连接到所述连接焊盘的重新分布层以及绝缘层；以及
钝化层，设置在所述互连结构上并覆盖所述重新分布层的至少一部分，
其中，所述重新分布层包括彼此间隔开的第一焊盘和第二焊盘，
其中，所述钝化层具有用于使所述第一焊盘和所述第二焊盘中的每个的至少一部分暴露的开口，
其中，所述钝化层覆盖所述开口中的在所述第一焊盘和所述第二焊盘之间的所述绝缘层，并且
其中，t1和t2满足t1>t2，其中，t1是所述钝化层的除了所述开口之外的区域的厚度，t2是所述钝化层的所述开口中在所述第一焊盘和所述第二焊盘之间的区域的厚度。
14.根据权利要求13所述的半导体封装件，所述半导体封装件还包括：
电子组件，设置在所述钝化层上并具有分别连接到所述第一焊盘和所述第二焊盘的第一外电极和第二外电极。
15.根据权利要求13所述的半导体封装件，所述半导体封装件还包括：
框架，具有通孔，
其中，所述半导体芯片设置在所述通孔中，并且
其中，所述包封剂填充所述通孔的至少一部分。
16.根据权利要求15所述的半导体封装件，
其中，所述框架包括多个布线层，并且
其中，所述多个布线层通过所述重新分布层电连接到所述连接焊盘。
17.根据权利要求13所述的半导体封装件，其中，所述钝化层包括热固性树脂。
18.根据权利要求13所述的半导体封装件，其中，所述钝化层的具有所述厚度t1的区域直接设置在所述互连结构的绝缘层上。
CN201910908620.8A 2018-10-01 2019-09-25 敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件 Pending CN110970310A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0116807 2018-10-01
KR1020180116807A KR102538180B1 (ko) 2018-10-01 2018-10-01 패드 오픈 구조체 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
CN110970310A true CN110970310A (zh) 2020-04-07

Family

ID=69945084

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910908620.8A Pending CN110970310A (zh) 2018-10-01 2019-09-25 敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件

Country Status (4)

Country Link
US (1) US20200105694A1 (zh)
KR (1) KR102538180B1 (zh)
CN (1) CN110970310A (zh)
TW (1) TW202015190A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
US11328989B2 (en) * 2020-03-17 2022-05-10 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
CN113078149B (zh) * 2021-03-12 2023-11-10 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
CN113097201B (zh) * 2021-04-01 2023-10-27 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
US11894293B2 (en) * 2021-07-23 2024-02-06 Advanced Semiconductor Engineering, Inc. Circuit structure and electronic structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI387064B (zh) 2007-05-03 2013-02-21 Unimicron Technology Corp 半導體封裝基板及其製法
KR100927120B1 (ko) * 2007-10-29 2009-11-18 옵토팩 주식회사 반도체 소자 패키징 방법
US9754928B2 (en) * 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
KR102520493B1 (ko) * 2015-12-31 2023-04-11 엘지디스플레이 주식회사 패드부 및 이를 포함하는 유기전계발광표시 장치

Also Published As

Publication number Publication date
US20200105694A1 (en) 2020-04-02
KR20200037512A (ko) 2020-04-09
KR102538180B1 (ko) 2023-05-31
TW202015190A (zh) 2020-04-16

Similar Documents

Publication Publication Date Title
CN109755191B (zh) 扇出型半导体封装件
US10256192B2 (en) Fan-out semiconductor package
CN110867417B (zh) 半导体封装件
CN111987054B (zh) 半导体封装件及包括该半导体封装件的天线模块
US20180061794A1 (en) Fan-out semiconductor package
CN110957292B (zh) 扇出型半导体封装件
CN110137149B (zh) 扇出型半导体封装件
US10833041B2 (en) Fan-out semiconductor package
CN110867418B (zh) 扇出型半导体封装件
CN109727930B (zh) 扇出型半导体封装模块
CN111293111A (zh) 天线模块
CN110970310A (zh) 敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件
CN111048484A (zh) 半导体封装件
CN111725148A (zh) 半导体封装件
CN111223823B (zh) 半导体芯片和半导体封装件
CN112133678A (zh) 半导体封装件
CN111696958A (zh) 层叠封装件以及包括该层叠封装件的封装件连接系统
CN111162068A (zh) 半导体封装件
CN111199937A (zh) 半导体封装件
CN110783295A (zh) 半导体封装件安装板
CN111755426A (zh) 半导体封装件
CN111244079A (zh) 封装件模块
CN111341733A (zh) 扇出型半导体封装件
TWI685934B (zh) 扇出型半導體封裝
CN111180419B (zh) 半导体封装件及用于半导体封装件的电磁干扰屏蔽结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200407