KR20200037512A - 패드 오픈 구조체 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20200037512A
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Abstract

본 개시는 절연층; 상기 절연층 상에 배치된 제1패드; 상기 절연층 상에 상기 제1패드와 이격되어 배치된 제2패드; 및 상기 절연층 상에 배치되어 상기 제1 및 제2패드를 덮으며, 상기 제1 및 제2패드 각각의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층; 을 포함하며, 상기 패시베이션층은 상기 개구부 내의 상기 제1 및 제2패드 사이의 상기 절연층을 덮으며, 상기 패시베이션층의 상기 개구부 외의 영역의 두께를 t1, 상기 패시베이션층의 상기 개구부 내의 상기 제1 및 제2패드 사이의 영역의 두께를 t2라 할 때, t1 > t2를 만족하는, 패드 오픈 구조체에 관한 것이다.

Description

패드 오픈 구조체 및 이를 포함하는 반도체 패키지{OPENED PAD STRUCTURE AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시는 전자부품의 실장을 위한 패드 오픈 구조체 및 이를 포함하는 반도체 패키지, 예를 들면, 팬-아웃 반도체 패키지에 관한 것이다.
솔더 레지스트 개구부(SRO: Solder Resist Opening)의 종류로는 SMD(Solder Mask Defined)와 NSMD(Non-Solder Mask Defined) 방식이 있다. 일반적으로, SMD는 금속패드 보다 작은 SRO를 형성하는 구조를 말하며, NSMD는 금속패드 보다 큰 SRO를 형성하는 구조를 말한다.
본 개시의 여러 목적 중 하나는 패시베이션층의 재료로 열경화성 재료를 사용할 수 있는바 신뢰성 향상, CTE 미스매치 개선, 공정 간소화 등이 가능하며, 그럼에도 불구하고 부품 실장 후 들뜸 및 접합 강도 저하를 방지할 수 있고, 에폭시 몰딩시 SR과 부품 사이의 보이드를 제어할 수 있는 등 조립 신뢰성의 향상이 가능하며, 또한 SRO 가공시 발생할 수 있는 과가공, 미가공 불량 등을 방지할 수 있는, 고신뢰성의 개구부 구조를 포함하는 패드 오픈 구조체와, 이러한 패드 오픈 구조체를 통하여 전자부품을 실장한 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 절연층 상의 서로 이격된 제1 및 제2패드를 덮는 패시베이션층에 상기 제1 및 제2패드 각각의 적어도 일부를 오픈시키는 개구부를 형성하되, 상기 개구부 내의 상기 제1 및 제2패드 사이의 패시베이션층을 추가로 가공하여, 특별한 형태의 개구부를 형성하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 패드 오픈 구조체는 절연층; 상기 절연층 상에 배치된 제1패드; 상기 절연층 상에 상기 제1패드와 이격되어 배치된 제2패드; 및 상기 절연층 상에 배치되어 상기 제1 및 제2패드를 덮으며, 상기 제1 및 제2패드 각각의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층; 을 포함하며, 상기 패시베이션층은 상기 개구부 내의 상기 제1 및 제2패드 사이의 상기 절연층을 덮으며, 상기 패시베이션층의 상기 개구부 외의 영역의 두께를 t1, 상기 패시베이션층의 상기 개구부 내의 상기 제1 및 제2패드 사이의 영역의 두께를 t2라 할 때, t1 > t2를 만족하는 것일 수 있다.
또한, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드를 갖는 반도체칩; 상기 반도체칩의 적어도 일부를 덮는 봉합재; 상기 반도체칩 및 상기 봉합재 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및 상기 연결구조체 상이 배치되며, 상기 재배선층의 적어도 일부를 덮는 패시베이션층; 을 포함하며, 상기 재배선층은 서로 이격되어 배치된 제1 및 제2패드를 포함하며, 상기 패시베이션층은 상기 제1 및 제2패드 각각의 적어도 일부를 오픈시키는 개구부를 가지며, 상기 패시베이션층은 상기 개구부 내의 상기 제1 및 제2패드 사이의 상기 연결구조체를 덮으며, 상기 패시베이션층의 상기 개구부 외의 영역의 두께를 t1, 상기 패시베이션층의 상기 개구부 내의 상기 제1 및 제2패드 사이의 영역의 두께를 t2라 할 때, t1 > t2를 만족하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 패시베이션층의 재료로 열경화성 재료를 사용할 수 있는바 신뢰성 향상, CTE 미스매치 개선, 공정 간소화 등이 가능하며, 그럼에도 불구하고 부품 실장 후 들뜸 및 접합 강도 저하를 방지할 수 있고, 에폭시 몰딩시 SR과 부품 사이의 보이드를 제어할 수 있는 등 조립 신뢰성의 향상이 가능하며, 또한 SRO 가공시 발생할 수 있는 과가공, 미가공 불량 등을 방지할 수 있는, 고신뢰성의 개구부 구조를 포함하는 패드 오픈 구조체와, 이러한 패드 오픈 구조체를 통하여 전자부품을 실장한 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 기판 구조체의 일례를 개략적으로 나타낸 평면도다.
도 10은 도 9의 기판 구조체의 개략적인 Ⅰ-Ⅰ' 절단 단면도다.
도 11은 도 10의 기판 구조체에 전자부품이 실장 된 일례를 개략적으로 나타낸 단면도다.
도 12는 도 10의 기판 구조체의 제조 과정을 개략적으로 나타낸 공정도다.
도 13은 기판 구조체의 다른 일례를 개략적으로 나타낸 평면도다.
도 14는 도 13의 기판 구조체의 개략적인 Ⅱ-Ⅱ' 절단 단면도다.
도 15는 도 13의 기판 구조체에 전자부품이 실장 된 일례를 개략적으로 나타낸 단면도다.
도 16은 기판 구조체의 다른 일례를 개략적으로 나타낸 평면도다.
도 17은 도 16의 기판 구조체의 개략적인 Ⅲ-Ⅲ' 절단 단면도다.
도 18은 도 17의 기판 구조체에 전자부품이 실장 된 일례를 개략적으로 나타낸 단면도다.
도 19는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 패시베이션층의 재료로 열경화성 재료를 사용할 수 있는바 신뢰성 향상, CTE 미스매치 개선, 공정 간소화 등이 가능하며, 그럼에도 불구하고 부품 실장 후 들뜸 및 접합 강도 저하를 방지할 수 있고, 에폭시 몰딩시 SR과 부품 사이의 보이드를 제어할 수 있는 등 조립 신뢰성의 향상이 가능하며, 또한 SRO 가공시 발생할 수 있는 과가공, 미가공 불량 등을 방지할 수 있는, 고신뢰성의 개구부 구조를 포함하는 기판 구조체와, 이러한 기판 구조체를 통하여 전자부품을 실장한 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 기판 구조체의 일례를 개략적으로 나타낸 평면도다.
도 10은 도 9의 기판 구조체의 개략적인 Ⅰ-Ⅰ' 절단 단면도다.
도면을 참조하면, 일례에 따른 기판 구조체(50A)는 절연층(10), 절연층(10) 상에 배치된 제1패드(12), 절연층(10) 상에 제1패드(12)와 이격되어 배치된 제2패드(14), 절연층(10) 상에 배치되어 제1 및 제2패드(12, 14)를 덮으며, 제1 및 제2패드(12, 14) 각각의 적어도 일부를 오픈시키는 개구부(20h)를 갖는 패시베이션층(20)을 포함한다. 패시베이션층(20)은 개구부(20h) 내의 제1 및 제2패드(12, 14) 사이의 절연층(10)을 덮는 영역(25)을 가진다. 개구부(20h)는 제1 및 제2패드(12, 14) 각각의 표면의 적어도 일부를 오픈시키는 제1 및 제2개구부(20h1, 20h2)와 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 일부를 관통하여 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 표면을 오픈시키는 제3개구부(20h3)를 포함하며, 제1 내지 제3개구부(20h1, 20h2, 20h3이 연결되어 하나의 개구부(20h)를 구성한다. 이때, 패시베이션층(20)의 개구부(20h) 외의 영역의 두께를 t1, 패시베이션층(20)의 개구부(20h) 내의 제1 및 제2패드(12, 14) 사이의 영역(25)의 두께를 t2, 제1패드(12)의 두께를 t3, 제2패드(14)의 두께를 t4라 할 때, t1 > t2 를 만족한다. 바람직하게는, t2 ≥ t3 및 t2 ≥ t4 역시 만족할 수 있다. 보다 바람직하게는, 제1개구부(20h1)의 제1패드(12)의 오픈된 표면까지의 깊이를 a, 제2개구부(20h2)의 제2패드(14)의 오픈된 표면까지의 깊이를 b, 제3개구부(20h3)의 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 오픈된 표면까지의 깊이를 c라 할 때, a ≥ c 및 b ≥ c를 만족할 수 있다. 여기서, 등호 = 는 실질적으로 동일한 것을 의미한다.
통상 패키지 기판에서는 광경화성 재료를 이용하여 SR을 형성하고, 노광 및 현상 공정을 이용하여 SRO를 형성하였으나, 광경화성 재료의 경우 열경화성 재료에 비하여 신뢰성이 떨어지며, 특히 NSMD 가공시 베이스 기판이 오픈되기 때문에 에폭시 몰딩이나 언더필 전에 외부로 오픈될 수 있는바, 이물 등에 취약하다. 최근에는 신뢰성 향상과 CTE 미스매치 개선, 공정 간소화 등의 목적으로 SR의 재료로 열경화성 재료를 적용하는 시도가 있으나, 열경화성 재료의 경우 재료 자체의 신뢰성은 우수하지만, 레이저 또는 플라즈마의 깊이 제어 기술이 요구되며, 공정 능력이 부족하거나 공정 내 이상점 발생시 미가공 또는 과가공 불량이 발생할 수 있다. 예를 들면, 열경화성 재료를 사용하는 경우 SRO 가공시 SMD 구조의 경우는 금속 패드가 배리어를 형성해 주기 때문에 가공에 어려움이 크지 않으나, NSMD 구조의 경우는 레이저 또는 플라즈마 가공 조건을 최적화 하여 금속 패드와 SR의 가운데 지점으로 가공 높이를 조절해야 한다. 하지만, 가공 공정능력의 한계로 가공 깊이 조절이 쉽지 않으며, 따라서 과가공이나 미가공 등이 발생할 수 있다.
반면, 일례에 따른 기판 구조체(50A)는 개구부(20h)가 제1 내지 제3개구부(20h1, 20h2, 20h3)로 구성된 특별한 형태를 가진다. 구체적으로, 제1 및 제2개구부(20h1, 20h2)를 각각 바람직하게는 SMD 방식으로, 즉 패시베이션층(20)이 제1 및 제2패드(12, 14)의 각각의 표면의 테두리를 덮도록, 제1 및 제2패드(12, 14)의 적어도 일부를 오픈시키도록 가공함으로써 패시베이션층(20)의 잔사 불량과 제1 및 제2패드(12, 14)의 딜라미네이션 불량을 방지할 수 있다. 이때, 제1 및 제2패드(12, 14) 사이의 영역만 추가로 가공하여 제3개구부(20h3)를 형성하며, 따라서 패시베이션층(20)이 열경화성 재료를 포함하더라도 레이저 또는 플라즈마 가공으로 제1 및 제2패드(12, 14)의 두께에 따라서 제3개구부(20h3)의 가공 깊이 c를 용이하게 제어할 수 있고, 따라서 과가공이나 미가공 등의 문제를 방지할 수 있다. 또한, 결과적으로 제3개구부(20h3)의 가공으로 전자부품 실장 후 들뜸 및 접합 강도 저하를 방지할 수 있고, 몰딩시 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)과 전자부품 사이의 보이드 제어 등의 조립 신뢰성을 향상시킬 수 있다.
한편, 제1 및 제2패드(12, 14)의 두께(t3, t4)가 통상의 경우보다 얇고 패시베이션층(20)의 두께(t1)가 통상의 경우보다 두꺼운 조건에서는 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 두께(t2)를 제1 및 제2패드(12, 14)의 두께(t3, t4) 보다 두껍도록 제3개구부(20h)의 가공 깊이 c를 제어함이 바람직하며, 제1 및 제2패드(12, 14)의 두께(t3, t4)가 통상의 경우보다 두껍고 패시베이션층(20)의 두께(t1)가 통상의 경우보다 얇은 조건에서는 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 두께(t2)를 제1 및 제2패드(12, 14)의 두께(t3, t4)와 실질적으로 동일하도록 제3개구부(20h)의 가공 깊이 c를 제어함이 바람직하다. 이 경우, 과가공이나 미가공 등의 문제와 전자부품 실장 후 들뜸 및 접합 강도 저하를 보다 용이하게 방지할 수 있으며, 몰딩시 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)과 전자부품 사이의 보이드 제어 등의 조립 신뢰성을 보다 용이하게 향상시킬 수 있다.
한편, 패시베이션층(20)의 제1 및 제2패드(12, 14)의 표면의 테두리를 덮는 영역은, 각각 제1 및 제2패드(12, 14) 사이의 영역(25)과 실질적으로 동일한 두께를 갖는 제1영역(s1) 및 제1 및 제2패드(12, 14) 사이의 영역(25) 보다 두꺼운 두께, 예컨대 개구부(20h) 외의 영역과 실질적으로 동일한 두께를 갖는 제2영역(S2)을 가질 수 있다. 제2영역(s2)의 면적이 제1영역(s1)의 면적보다 큰 경우에는, 제1 및 제2패드(12, 14)의 딜라미네이션 불량을 보다 용이하게 방지할 수 있다.
이하, 일례에 따른 기판 구조체(50A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
절연층(10)은 절연재료를 포함할 수 있다. 절연재료로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수도 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 즉, 절연층(10)의 절연재료는 특별히 한정되지 않는다.
제1 및 제2패드(12, 14)는 전자부품이 절연층(10)에 실장 될 수 있도록 한다. 제1 및 제2패드(12, 14)의 형성물질로는 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 제1 및 제2패드(12, 14)는 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND), 파워(PoWeR: PWR), 또는 신호(Signal: S)용 패드일 수 있다. 여기서, 신호(S)는 그라운드(GND), 파워(PWR) 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
패시베이션층(20)은 절연층(10) 및/또는 제1 및 제2패드(12, 14)를 보호하는 역할을 수행한다. 패시베이션층(20) 역시 절연재료를 포함할 수 있으며, 바람직하게는 열경화성 재료를 포함할 수 있다. 예컨대, 패시베이션층(20)은 에폭시 수지와 같은 열경화성 수지가 무기필러와 혼합된 수지, 예를 들면, ABF 등일 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(20)은 제1 및 제2패드(12, 14) 각각의 표면의 적어도 일부를 덮을 수 있으며, 제1 및 제2패드(12, 14) 각각의 표면의 적어도 일부를 오픈시키는 개구부(20h)를 가질 수 있다. 즉, 개구부(20h)는 기본적으로 SMD 방식으로 형성된 것일 수 있다. 개구부(20h)는, 구체적으로, 제1 및 제2패드(12, 14) 각각의 표면의 적어도 일부를 오픈시키는 제1 및 제2개구부(20h1, 20h2)와 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 일부를 관통하여 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 표면을 오픈시키는 제3개구부(20h3)를 포함하며, 이때 제1 내지 제3개구부(20h1, 20h2, 20h3이 연결되어 하나의 개구부(20h)를 구성한다. 패시베이션층(20)은 제3개구부(20h3) 내의 제1 및 제2패드(12, 14) 사이의 절연층(10)이 오픈되지 않도록 절연층(10)을 덮으며, 패시베이션층(20)의 제3개구부(20h3) 내의 제1 및 제2패드(12, 14) 사이의 절연층(10)을 덮는 영역(25)은 설명의 편의를 위하여 도면에서 해칭을 보다 촘촘하게 하여 강조하였다. 패시베이션층(20)이 제1 및 제2패드(12, 14)의 테두리를 모두 덮으며, 제1 및 제2패드(12, 14) 사이의 절연층(10)을 덮는 영역(25)이 절연층(10)이 오픈되지 않도록 절연층(10)을 덮는바, 절연층(10) 오픈에 의한 오염 등을 용이하게 방지할 수 있다.
한편, 패시베이션층(20)의 개구부(20h) 외의 영역의 두께를 t1, 패시베이션층(20)의 개구부(20h) 내의 제1 및 제2패드(12, 14) 사이의 영역(25)의 두께를 t2, 제1패드(12)의 두께를 t3, 제2패드(14)의 두께를 t4라 할 때, t1 > t2 를 만족한다. 바람직하게는, t2 ≥ t3 및 t2 ≥ t4 역시 만족할 수 있다. 보다 바람직하게는, 제1개구부(20h1)의 제1패드(12)의 오픈된 표면까지의 깊이를 a, 제2개구부(20h2)의 제2패드(14)의 오픈된 표면까지의 깊이를 b, 제3개구부(20h3)의 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)의 오픈된 표면까지의 깊이를 c라 할 때, a ≥ c 및 b ≥ c를 만족할 수 있다. 여기서, 부등호 = 는 실질적으로 동일한 것을 의미한다.
한편, 패시베이션층(20)의 제1 및 제2패드(12, 14)의 표면의 테두리를 덮는 영역은, 각각 제1 및 제2패드(12, 14) 사이의 영역(25)과 실질적으로 동일한 두께를 갖는 제1영역(s1) 및 제1 및 제2패드(12, 14) 사이의 영역(25) 보다 두꺼운 두께, 예컨대 개구부(20h) 외의 영역과 실질적으로 동일한 두께를 갖는 제2영역(S2)을 가질 수 있다. 제2영역(s2)의 면적이 제1영역(s1)의 면적보다 큰 경우에는, 제1 및 제2패드(12, 14)의 딜라미네이션 불량을 보다 용이하게 방지할 수 있다.
도 11은 도 10의 기판 구조체에 전자부품이 실장 된 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 패시베이션층(20) 상에는 제1 및 제2패드(12, 14)와 각각 연결되는 제1 및 제2외부전극(32, 34)을 갖는 전자부품(30)이 배치될 수 있으며, 이때 제1 및 제2외부전극(32, 34)은 제1 및 제2패드(12, 14)와 각각 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금 등의 저융점 금속, 예컨대 솔더(40)와 같은 공지의 접합물질을 통하여 연결될 수 있다. 전자부품(30)은 바디(31)와 바디(31)의 양측에 각각 배치된 제1 및 제2외부전극(32, 34)를 포함한다. 전자부품(30)은 커패시터나 인덕터와 같은 수동부품일 수 있으며, 이 경우 바디(31) 내에는 내부전극(미도시)이 형성되어 제1 및 제2외부전극(32, 34)과 전기적으로 연결될 수 있다. 제1 및 제2외부전극(32, 34)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 포함할 수 있다. 전자부품(30)은 집적회로 다이일 수도 있으며, 이 경우 제1 및 제2외부전극(32, 34)는 도면에서와 다르게 바디(31)의 하면에 서로 이격되어 배치되어 다이의 접속패드로 기능할 수도 있다. 그 외에 다른 내용은 도 9 및 도 10을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 12는 도 10의 기판 구조체의 제조 과정을 개략적으로 나타낸 공정도다.
도면을 참조하면, 먼저, 절연층(10) 상에 제1 및 제2패드(12, 14)를 형성한다. 제1 및 제2패드(12, 14)는 공지의 도금 방법으로 형성할 수 있다. 예를 들면, AP(Additive Process), SAP(Semi Additive Process), MSAP(Modified Semi Additive Process), Tenting 등을 이용할 수 있다. 다음으로, 절연층(10) 상에 제1 및 제2패드(12, 14)를 덮는 패시베이션층(20)을 형성한다. 패시베이션층(20)은 열경화성 필름을 절연층(10) 상에 라미네이션하고 경화하는 방법으로 형성할 수 있다. 또는, 액상의 열경화성 재료를 절연층(10) 상에 도포한 후 경화하는 방법으로 형성할 수도 있다. 다음으로, 레이저 또는 플라즈마를 이용하여 패시베이션층(20)에 제1 및 제2패드(12, 14) 각각의 표면의 적어도 일부를 오픈시키는 제1 및 제2개구부(20h1, 20h2)를 형성한다. 제1 및 제2개구부(20h1, 20h2)는 각각 SMD 구조를 가질 수 있다. 다음으로, 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)을 레이저 또는 플라즈마를 이용하여 추가로 가공하여 패시베이션층(25)의 표면을 오픈시키는 제3개구부(20h3)를 형성한다. 다음으로, 디스미어(Desmear) 처리로 탄화된 유기물을 제거하면, 상술한 일례에 따른 기판 구조체(50A)가 형성될 수 있다. 그 외에 다른 내용은 도 9 내지 도 11을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 13은 기판 구조체의 다른 일례를 개략적으로 나타낸 평면도다.
도 14는 도 13의 기판 구조체의 개략적인 Ⅱ-Ⅱ' 절단 단면도다.
도 15는 도 13의 기판 구조체에 전자부품이 실장 된 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 기판 구조체(50B)는 일례에 따른 기판 구조체(50A)에 있어서 제1영역(s1)의 면적이 제2영역(s2)의 면적보다 크도록 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)을 가공하여 제3개구부(20h)를 형성한다. 이와 같이, 제2영역(s2)의 면적이 보다 커지는 경우에는 전자부품(30)이 실장될 때 솔더(40)가 보다 넓게 퍼질 수 있어, 접합 신뢰성이 향상될 수 있다. 그 외에 다른 내용은 도 9 내지 도 12를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 16은 기판 구조체의 다른 일례를 개략적으로 나타낸 평면도다.
도 17은 도 16의 기판 구조체의 개략적인 Ⅲ-Ⅲ' 절단 단면도다.
도 18은 도 17의 기판 구조체에 전자부품이 실장 된 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 기판 구조체(50C)는 일례에 따른 기판 구조체(50A)에 있어서 제2영역(s2)이 존재하지 않고 제1영역(s1)만 존재하도록 제1 및 제2패드(12, 14) 사이의 패시베이션층(25)을 가공하여 제3개구부(20h)를 형성한다. 즉, 패시베이션층(20)의 제1 및 제2패드(12, 14)의 표면의 테두리를 덮는 영역(25)의 두께(t5)는 모두 제1 및 제2패드(12, 14) 사이의 영역(25)의 두께(t2)와 실질적으로 동일한 두께를 가질 수 있다. 이때, 개구부(20h)는 제1 및 제2패드(12, 14)의 오픈된 표면으로부터, 패시베이션층(25)의 제1 및 제2패드(12, 14)의 표면의 테두리를 덮는 오픈된 표면을 거쳐, 패시베이션층(20)의 개구부(20h) 외의 표면으로 갈수록, 이 순서로 복수의 단차, 즉 계단 구조를 가진다. 이 경우, 전자부품(30)이 실장될 때 솔더(40)가 더욱 넓게 퍼질 수 있어, 접합 신뢰성을 매우 향상시킬 수 있다. 그 외에 다른 내용은 도 9 내지 도 15를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 19는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속패드(122)를 갖는 반도체칩(120), 반도체칩(120)의 적어도 일부를 덮는 봉합재(130), 반도체칩(120) 및 봉합재(130)의 하측에 배치되며 접속패드(122)와 전기적으로 연결된 제1재배선층(142)을 포함하는 제1연결구조체(140), 반도체칩(120) 및 봉합재(130) 상측에 배치되며 접속패드(122)와 전기적으로 연결된 제2재배선층(182)을 포함하는 제2연결구조체(180), 제1연결구조체(140) 상에 배치되며 제1재배선층(142)의 적어도 일부를 덮는 제1패시베이션층(150), 및 제2연결구조체(180) 상에 배치되며 제2재배선층(182)의 적어도 일부를 덮는 제2패시베이션층(190)을 포함한다. 이 외에도, 필요에 따라서 프레임(110), 언더범프금속(160), 및 전기연결금속(170) 등을 더 포함할 수 있다.
한편, 제1재배선층(142)은 서로 이격되어 배치된 제1 및 제2패드(142a, 142b)를 포함한다. 제1패시베이션층(150)은 제1 및 제2패드(142a, 142b) 각각의 적어도 일부를 오픈시키는 제1개구부(150h)를 가지며, 제1개구부(150h) 내의 제1 및 제2패드(142a, 142b) 사이의 제1연결구조체(140)를 덮는다. 이때, 제1패시베이션층(150)의 제1개구부(150h) 외의 영역의 두께는 제1패시베이션층(150)의 제1개구부(150h) 내의 제1 및 제2패드(142a, 142b) 사이의 영역의 두께 보다 두껍다. 제1패시베이션층(150) 상에는 제1 및 제2패드(142a, 142b)와 각각 솔더(40) 등을 통하여 연결되는 제1 및 제2외부전극(32, 34)를 갖는 전자부품(30)이 배치될 수 있다. 즉, 제1연결구조체(140)의 절연층(141)은 상술한 절연층(10)으로, 제1연결구조체(140)의 제1 및 제2패드(142a, 142b)는 상술한 제1 및 제2패드(12, 14)로, 제1패시베이션층(150)은 상술한 패시베이션층(20)으로, 제1개구부(150h)는 상술한 개구부(20h)로 이용될 수 있다. 그 외에 다른 설명은 상술한 도 9 내지 도 13에서 설명한 일례에 따른 기판 구조체(50A)의 내용과 실질적으로 동일하며, 다만 이 외에도 도 14 내지 도 18에서 설명한 다른 일례에 따른 기판 구조체(50B, 50C)가 적용될 수도 있음은 물론이다.
또한, 제2재배선층(182)은 서로 이격되어 배치된 제3 및 제4패드(182a, 182b)를 포함한다. 제2패시베이션층(190)은 제3 및 제4패드(182a, 182b) 각각의 적어도 일부를 오픈시키는 제2개구부(190h)를 가지며, 제2개구부(190h) 내의 제3 및 제4패드(182a, 182b) 사이의 봉합재(130)를 덮는다. 이때, 제2패시베이션층(190)의 제2개구부(190h) 외의 영역의 두께는 제2패시베이션층(190)의 제2개구부(190h) 내의 제3 및 제4패드(182a, 182b) 사이의 영역의 두께 보다 두껍다. 제2패시베이션층(190) 상에는 제3 및 제4패드(182a, 182b)와 각각 솔더(40) 등을 통하여 연결되는 제1 및 제2외부전극(32, 34)를 갖는 전자부품(30)이 배치될 수 있다. 즉, 봉합재(130)는 상술한 절연층(10)으로, 제2연결구조체(180)의 제3 및 제4패드(182a, 182b)는 상술한 제1 및 제2패드(12, 14)로, 제2패시베이션층(190)은 상술한 패시베이션층(20)으로, 제2개구부(190h)는 상술한 개구부(20h)로 이용될 수 있다. 필요에 따라서, 제2패시베이션층(190) 상에는 전자부품(30)을 덮는 몰딩재(미도시)가 더 형성될 수 있으며, 몰딩재(미도시)는 전자부품(30) 및 제3 및 제4패드(182a, 182b) 사이의 제2패시베이션층(190) 사이의 공간의 적어도 일부를 채울 수 있다. 그 외에 다른 설명은 상술한 도 9 내지 도 13에서 설명한 일례에 따른 기판 구조체(50A)의 내용과 실질적으로 동일하며, 다만 이 외에도 도 14 내지 도 18에서 설명한 다른 일례에 따른 기판 구조체(50B, 50C)가 적용될 수도 있음은 물론이다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 부가적인 구성으로, 절연층(111a, 111b)의 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 절연층(111a, 111b)을 관통하는 관통홀(110H)을 가질 수 있다. 관통홀(110H)에는 반도체칩(120)이 배치되며, 필요에 따라서는 수동부품(미도시)이 함께 배치될 수도 있다. 관통홀(110H)은 벽면이 반도체칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 프레임(110)은 절연층(111a, 111b) 외에도 배선층(112a, 112b, 112c)과 배선비아(113a, 113b)를 포함하며, 따라서 연결구조체로 기능할 수 있다. 이때, 배선층(112a, 112b, 112c)과 배선비아(113a, 113b)는 전기연결부재로 기능할 수 있다. 필요에 따라서는, 프레임(110) 대신 다른 형태의 상/하 전기적 연결 경로를 제공할 수 있는 전기연결부재를 갖는 연결구조체가 배치될 수 있다.
프레임(110)은 연결구조체(140)와 접하는 제1절연층(111a), 연결구조체(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2절연층(111b), 및 제2절연층(111b)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제3배선층(112c)을 포함한다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2배선비아(113a, 113b)를 통하여 전기적으로 연결된다. 제1 내지 제3배선층(112a, 112b, 112c)은 연결구조체(140)의 재배선층(142)을 통하여 접속패드(122)와 전기적으로 연결된다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(112a, 112b, 112c)은 배선비아(113a, 113b)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결금속 패드 등을 포함할 수 있다. 배선층(112a, 112b, 112c)은 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다. 배선층(112a, 112b, 112c)의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다.
제1배선층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1배선층(112a)이 제1절연층(111a) 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가지는 경우, 제1봉합재(131) 형성 물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수도 있다.
배선비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a, 113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선비아(113a, 113b)는 각각 도전성 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 배선비아(113a, 113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서 전자파 차폐의 목적이나 방열 목적으로 프레임(110)의 관통홀(110H)의 벽면에 금속층(미도시)이 배치될 수도 있으며, 금속층(미도시)은 반도체칩(120)을 둘러쌀 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 오픈시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
봉합재(130)는 프레임(110) 및 반도체칩(120)을 캡슐화한다. 또한, 관통홀(110H)의 적어도 일부를 채운다. 봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 제1연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 한층 이상의 절연층(141)과 한층 이상의 재배선층(142)과 한층 이상의 접속비아(143)를 포함하며, 이들은 도면에 도시한 것 보다 많을 수도, 적을 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 매우 효과적으로 재배선할 수 있다.
재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결금속(170)과 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 재배선층(142)은 전자부품(30)의 실장을 위한 제1 및 제2패드(142a, 142b)를 포함한다. 이에 대한 자세한 설명은 상술한 바와 같다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142)을 전기적으로 연결하며, 또한 반도체칩(120)의 접속패드(122)와 재배선층(142)을 전기적으로 연결한다. 접속비아(143)는 반도체칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 접속비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 접속비아(143)의 형상으로 역시 테이퍼 형상이 적용될 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 열경화성 수지를 포함할 수 있다. 예컨대, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(150)은 제1 및 제2패드(142a, 142b)의 적어도 일부를 오픈시키는 개구부(150h)를 가진다. 이에 대한 자세한 설명은 상술한 바와 같다.
언더범프금속(160) 역시 부가적인 구성으로, 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 일례에 따른 팬-아웃 반도체 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속(160)은 수십 내지 수만 개 있을 수 있다. 각각의 언더범프금속(160)은 패시베이션층(150)을 관통하여 재배선층(142)과 연결될 수 있다. 언더범프금속(160)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170) 역시 부가적인 구성으로, 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
연결구조체(180) 역시 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다. 연결구조체(180)는 봉합재(130) 상에 배치된 재배선층(142) 및 봉합재(130)를 관통하며 재배선층(182)과 프레임(110)의 제3배선층(112c)을 전기적으로 연결하는 접속비아(183)를 포함한다. 필요에 따라서는, 절연층(미도시)이 더 도입됨으로써 재배선층(182)과 접속비아(183)가 다층으로 형성될 수도 있다.
재배선층(182) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 재배선층(182)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다. 재배선층(182)은 전자부품(30) 실장을 위한 제3 및 제4패드(182a, 182b)를 포함한다. 이에 대한 자세한 설명은 상술한 바와 같다.
접속비아(183)는 재배선층(182)과 제3배선층(112c)을 전기적으로 연결한다. 접속비아(183) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 접속비아(183)는 도전성 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 테이퍼 형상을 가질 수 있다.
패시베이션층(190)은 연결구조체(180)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(190)은 열경화성 수지를 포함할 수 있다. 예컨대, 패시베이션층(190)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(190)은 제3 및 제4패드(182a, 182b)의 적어도 일부를 오픈시키는 개구부(190h)를 가진다. 이에 대한 자세한 설명은 상술한 바와 같다. 패시베이션층(190)의 다른 개구부에 의하여 노출된 재배선층(182)의 표면에는 니켈(Ni)/금(Au) 등의 표면처리층(P)이 배치될 수 있다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에 있어서, 프레임(110)이 다른 형태를 가진다. 구체적으로, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 일면 상에 배치된 제1배선층(112a), 제1절연층(111a)의 타면 상에 배치된 제2배선층(112b), 제1절연층(111a)의 일면 상에 배치되어 제1배선층(112a)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제1절연층(111a)의 타면 상에 배치되어 제2배선층(112b)의 적어도 일부를 덮는 제3절연층(111c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연(111a)층을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113c)를 포함한다. 제1 및 제2개구부(130h, 180h)는 제4배선층(112d)의 적어도 일부를 각각 오픈시킨다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1코어절연층(111a)은 유리섬유와 같은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 직경이 클 수 있다. 또한, 제1배선비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)과 제1 내지 제3배선비아(113a, 113b, 113c)의 재료나 역할 등을 포함하는, 그 외에 다른 내용은 상술한 도 9 내지 도 19를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (15)

  1. 절연층;
    상기 절연층 상에 배치된 제1패드;
    상기 절연층 상에 상기 제1패드와 이격되어 배치된 제2패드; 및
    상기 절연층 상에 배치되어 상기 제1 및 제2패드를 덮으며, 상기 제1 및 제2패드 각각의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층; 을 포함하며,
    상기 패시베이션층은 상기 개구부 내의 상기 제1 및 제2패드 사이의 상기 절연층을 덮으며,
    상기 패시베이션층의 상기 개구부 외의 영역의 두께를 t1, 상기 패시베이션층의 상기 개구부 내의 상기 제1 및 제2패드 사이의 영역의 두께를 t2라 할 때,
    t1 > t2를 만족하는,
    패드 오픈 구조체.
  2. 제 1 항에 있어서,
    상기 제1패드의 두께를 t3, 상기 제2패드의 두께를 t4라 할 때,
    t2 ≥ t3 및 t2 ≥ t4를 만족하는,
    패드 오픈 구조체.
  3. 제 2 항에 있어서,
    상기 개구부의 상기 제1패드의 오픈된 표면까지의 깊이를 a, 상기 개구부의 상기 제2패드의 오픈된 표면까지의 깊이를 b, 상기 개구부의 상기 제1 및 제2패드 사이의 패시베이션층의 오픈된 표면까지의 깊이를 c라 할 때,
    a ≥ c 및 b ≥ c를 만족하는,
    패드 오픈 구조체.
  4. 제 1 항에 있어서,
    상기 패시베이션층은 열경화성 수지를 포함하는,
    패드 오픈 구조체.
  5. 제 1 항에 있어서,
    상기 개구부는 상기 제1패드의 표면의 적어도 일부를 오픈시키는 제1개구부, 상기 제2패드의 표면의 적어도 일부를 오픈시키는 제2개구부, 및 상기 제1 및 제2패드 사이의 상기 패시베이션층의 일부를 관통하여 상기 제1 및 제2패드 사이의 상기 패시베이션층의 표면을 오픈시키는 제3개구부를 포함하는,
    패드 오픈 구조체.
  6. 제 1 항에 있어서,
    상기 패시베이션층 상에 배치되며, 상기 제1 및 제2패드와 각각 연결되는 제1 및 제2외부전극을 갖는 전자부품; 을 더 포함하는,
    패드 오픈 구조체.
  7. 제 6 항에 있어서,
    상기 제1 및 제2패드와 상기 제1 및 제2외부전극은 각각 솔더로 연결된,
    패드 오픈 구조체.
  8. 제 1 항에 있어서,
    상기 패시베이션층은 상기 제1 및 제2패드 각각의 표면의 테두리를 덮는,
    패드 오픈 구조체.
  9. 제 8 항에 있어서,
    상기 패시베이션층의 상기 제1 및 제2패드의 표면의 테두리를 덮는 영역은 각각 상기 제1 및 제2패드 사이의 영역과 실질적으로 동일한 두께를 갖는 제1영역 및 상기 제1 및 제2패드 사이의 영역 보다 두꺼운 두께를 갖는 제2영역을 갖는,
    패드 오픈 구조체.
  10. 제 8 항에 있어서,
    상기 패시베이션층의 상기 제1 및 제2패드의 표면의 테두리를 덮는 영역은 모두 상기 제1 및 제2패드 사이의 영역과 실질적으로 동일한 두께를 갖는,
    패드 오픈 구조체.
  11. 제 10 항에 있어서,
    상기 개구부는, 상기 제1 및 제2패드의 오픈된 표면으로부터, 상기 패시베이션층의 상기 제1 및 제2패드의 표면의 테두리를 덮는 오픈된 표면을 거쳐, 상기 패시베이션층의 상기 개구부 외의 표면으로 갈수록, 이 순서로 복수의 단차를 갖는,
    패드 오픈 구조체.
  12. 접속패드를 갖는 반도체칩;
    상기 반도체칩의 적어도 일부를 덮는 봉합재;
    상기 반도체칩 및 상기 봉합재 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및
    상기 연결구조체 상이 배치되며, 상기 재배선층의 적어도 일부를 덮는 패시베이션층; 을 포함하며,
    상기 재배선층은 서로 이격되어 배치된 제1 및 제2패드를 포함하며,
    상기 패시베이션층은 상기 제1 및 제2패드 각각의 적어도 일부를 오픈시키는 개구부를 가지며,
    상기 패시베이션층은 상기 개구부 내의 상기 제1 및 제2패드 사이의 상기 연결구조체를 덮으며,
    상기 패시베이션층의 상기 개구부 외의 영역의 두께를 t1, 상기 패시베이션층의 상기 개구부 내의 상기 제1 및 제2패드 사이의 영역의 두께를 t2라 할 때,
    t1 > t2를 만족하는,
    반도체 패키지.
  13. 제 12 항에 있어서,
    상기 패시베이션층 상에 배치되며, 상기 제1 및 제2패드와 각각 연결되는 제1 및 제2외부전극을 갖는 전자부품; 을 더 포함하는,
    반도체 패키지.
  14. 제 12 항에 있어서,
    관통홀을 갖는 프레임; 을 더 포함하며,
    상기 반도체칩은 상기 관통홀에 배치되며,
    상기 봉합재는 상기 관통홀의 적어도 일부를 채우는,
    반도체 패키지.
  15. 제 14 항에 있어서,
    상기 프레임은 복수의 배선층을 포함하며,
    상기 복수의 배선층은 상기 재배선층을 통하여 상기 접속패드와 전기적으로 연결된,
    반도체 패키지.
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