KR20200022155A - 반도체 패키지 및 이를 포함하는 안테나 모듈 - Google Patents

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Abstract

본 개시는 제1 관통홀을 갖는 프레임, 프레임의 제1 관통홀에 배치되며, 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩, 반도체 칩의 적어도 일부를 봉합하는 제1 봉합재, 프레임의 외측벽의 일부 상에 배치되는 제2 봉합재, 및 반도체 칩의 활성면 상에 배치되며, 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하고, 프레임은, 절연층, 절연층의 상하면 상의 배선층, 절연층의 외측벽 상의 제1 금속층, 제1 관통홀의 내측벽 상의 제2 금속층, 및 절연층의 상하면을 관통하는 비아를 포함하는 반도체 패키지 및 이를 포함하는 안테나 모듈에 관한 것이다.

Description

반도체 패키지 및 이를 포함하는 안테나 모듈{SEMICONDUCTOR PACKAGE AND ANTENNA MODULE INCLUDING THE SAME}
본 개시는 반도체 패키지 및 이를 포함하는 안테나 모듈에 관한 것이다.
최근 전자기기의 고성능화의 추세에 따라, 스마트폰과 같은 모바일 디바이스에 실장되는 각종 부품의 경우 사용 주파수가 높아지고 대역폭이 증가하고 있다. 특히, mm-Wave 및 5G용 안테나 모듈의 경우, 소형화와 함께 안테나 모듈 내의 부품 간의 상호 간섭을 최소화할 것이 요구되고 있다. 이에 따라, 안테나 모듈에 실장되는 반도체 패키지에 있어서도 전자파 간섭(EMI)에 대한 차폐 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
본 개시의 여러 목적 중 하나는 고주파수 신호 또는 고속의 데이터가 통과하는 관통 비아와 반도체 칩 사이의 전기적 차폐를 강화하여 상호 간섭이 배제된 반도체 패키지 및 이를 포함하는 안테나 모듈을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지 및 이를 포함하는 안테나 모듈에 있어서, 반도체 패키지 내에 배치되는 프레임의 전체 측면에 금속층을 배치하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 제1 관통홀을 갖는 프레임, 상기 프레임의 제1 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 제1 봉합재, 상기 프레임의 외측벽의 일부 상에 배치되는 제2 봉합재, 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하고, 상기 프레임은, 절연층, 상기 절연층의 상하면 상의 배선층, 상기 절연층의 외측벽 상의 제1 금속층, 상기 제1 관통홀의 내측벽 상의 제2 금속층, 및 상기 절연층의 상하면을 관통하는 비아를 포함한다.
본 개시의 여러 효과 중 일 효과로서 관통 비아와 반도체 칩 사이의 전기적 차폐가 강화된 반도체 패키지 및 이를 포함하는 안테나 모듈을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 안테나 모듈의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 안테나 모듈의 개략적인 Ⅰ-Ⅰ'를 따른 절단 평면도이다.
도 11a 내지 도 15b는 도 9의 안테나 모듈을 형성하는 공정의 일례를 개략적으로 도시하는 평면도들 및 단면도들이다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(1121)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
안테나 모듈
도 9는 안테나 모듈의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 안테나 모듈의 개략적인 Ⅰ-Ⅰ'를 따른 절단 평면도이다.
도면을 참조하면, 일례에 따른 안테나 모듈(500A)은 안테나 기판(100) 및 안테나 기판(100)의 일측 하면 상에 배치되어 안테나 기판(100)과 전기적으로 연결된 반도체 패키지(200A)를 포함한다. 안테나 기판(100)은 mmWave/5G Antenna를 구현할 수 있는 영역으로, 안테나 패턴 및 그라운드 패턴을 포함하는 기판 배선층(112)을 포함한다. 구체적으로, 안테나 기판(100)은 기판 절연층(111), 기판 배선층(112), 접속비아층(113), 및 기판 패시베이션층(122, 124)을 포함한다. 반도체 패키지(200A)는 제1 및 제2 관통홀(210H1, 210H2)을 갖는 프레임(210), 프레임(210)의 제1 관통홀(210H1)에 배치되며, 반도체 칩 및 수동부품 중 적어도 하나를 포함하는 전자부품(221), 프레임(210)의 제2 관통홀(210H2)에 배치되며, 접속패드(222P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 적어도 하나의 반도체 칩(222), 프레임(210) 및 전자부품(221)의 적어도 일부를 봉합하는 제1 봉합재(230a), 프레임(210) 및 반도체 칩(222)의 적어도 일부를 봉합하는 제2 봉합재(230b), 프레임(210), 전자부품(221), 및 반도체 칩(222)의 활성면 상에 배치된 연결부재(240), 연결부재(240) 상에 배치된 패시베이션층(250), 패시베이션층(250)의 개구부 상에 배치된 전기연결구조체(270), 및 프레임(210) 하부에 배치되는 백사이드 배선구조체(290)를 포함한다. 특히, 프레임(210)은 절연층(211), 절연층(211)의 상하면에 배치되는 배선층(212), 및 절연층(211)의 상하면을 관통하는 비아(213)를 포함하며, 절연층(211)의 외측벽 상의 제1 금속층(215S) 및 관통홀(210H1, 210H2)의 내측벽에 배치되는 제2 금속층(215Ha, 215Hb)을 더 포함한다.
최근 전자기기의 고성능화의 추세에 따라, 스마트폰과 같은 모바일 디바이스에 실장되는 각종 부품의 경우 사용 주파수가 높아지고 대역폭이 증가하고 있다. 특히, mm-Wave 및 5G용 안테나 모듈의 경우, 고주파수를 사용하는 반도체 칩과 같은 실장 부품 사이의 전자파 차폐(EMI: Electro-Magnetic Interference) 구조가 요구된다.
한편, 통상의 시스템 인 패키지(SIP: System In Package) 형태의 모듈 방식으로 안테나 모듈을 구현하는 경우, 안테나 기판의 바닥면에 각종 반도체 칩과 수동부품을 직접 표면실장기술(SMT: Surface Mount Technology)로 각각 실장하며, 전자파 차폐를 위하여 이들 부품들을 덮는 쉴드 캔을 부착하거나, 또는 이들 부품들을 EMC(Epoxy Molding Compound)로 덮은 후 EMC 외면에 금속층을 형성한다.
반면, 일례에 따른 안테나 모듈(500A)은 안테나 기판(100)에 각종 전자부품(221) 및 반도체 칩(222)을 하나의 패키지로 패키징한 반도체 패키지(200A)를 실장하되, 반도체 패키지(200A)의 프레임(210)이 외측면을 덮는 제1 금속층(215S) 및 관통홀(210H1, 210H2)을 통해 노출되는 내측면을 덮는 제2 금속층(215Ha, 215Hb)을 포함한다. 프레임(210) 내의 비아(213)는 제1 금속층(215S)과 제2 금속층(215Ha, 215Hb)의 사이에 배치되므로, 제1 금속층(215S) 및 제2 금속층(215Ha, 215Hb)에 의해 전기적으로 쉴딩될 수 있다. 특히, 프레임(210) 내의 비아(213)는 상부의 안테나 기판(100)과 전기적으로 연결되어 고속의 데이터 또는 RF 주파수 신호의 통로가 된다. 따라서, 비아(213)가 제1 금속층(215S)과 제2 금속층(215Ha, 215Hb)의 사이에 위치함으로써, 비아(213)와 외부와의 전기적 차폐가 강화되면서 동시에 전자부품(221) 및 반도체 칩(222)과 비아(213) 사이의 차폐도 강화될 수 있다. 또한, 전자부품(221) 및 반도체 칩(222)은 제2 금속층(215Ha, 215Hb)에 의해 각각 둘러싸이도록 배치되며, 외측에서 제1 금속층(215S)이 한번 더 둘러싸므로, 내부에서 및 외부와의 전기적 차폐가 강화될 수 있으며, 방열 특성도 개선될 수 있다.
또한, 반도체 칩(222)의 비활성면 상에 백사이드 배선구조체(290)의 일부인 백사이드 배선층(292)이 배치되어, 반도체 칩(222)은 측면과 하면을 포함하는 다섯 면 상에 차폐 구조물이 배치되도록 실장될 수 있다. 이 경우, 백사이드 배선층(292)과 연결되는 백사이드 비아(293)는 라인 형상의 라인 비아일 수 있다. 이와 같은 백사이드 배선층(292) 및 라인 형태의 백사이드 비아(293)에 의해, 반도체 칩(222)에 대한 전자파 차폐가 더욱 강화될 수 있다.
이하, 일례에 따른 안테나 모듈(500A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
기판 절연층(111)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, ABF(Ajinomoto Build-up Film)가 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 이 외에도 PID(Photo Image-able Dielectric) 등이 사용될 수도 있다. 기판 절연층(111)의 각각의 층의 재료가 동일한 경우라도, 이들 사이의 경계가 분명할 수 있다.
기판 배선층(112)은 실질적으로 mmWave/5G Antenna 등을 구현하는 안테나 패턴을 포함하며, 그 밖에 그라운드 패턴, 피딩 패턴 등을 더 포함할 수 있다. 안테나 패턴은 안테나 패턴의 배치 및 형상에 따라서 다이폴 안테나(Dipole antenna), 패치 안테나(Patch antenna) 등일 수 있다. 그라운드 패턴은 그라운드 면(Ground plane) 형태일 수 있다. 안테나 패턴의 주위는 동일 레벨에 배치된 그라운드 패턴으로 둘러싸일 수 있으나, 이에 한정되는 것은 아니다. 기판 배선층(112)은 그 외에도 다른 신호 패턴이나 파워 패턴, 또는 저항 패턴 등을 포함할 수 있다. 기판 배선층(112)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다.
접속비아층(113)은 서로 다른 층에 형성된 기판 배선층(112)을 전기적으로 연결시키며, 그 결과 안테나 기판(100) 내에 전기적인 경로를 제공한다. 접속비아층(113)은 안테나 패턴과 전기적으로 및/또는 신호적으로 연결되는 피딩 비아를 포함할 수 있으며, 그 밖에 그라운드용 접속비아 등을 포함할 수 있다. 접속비아층(113)은 그 외에도 다른 신호용 접속비아나 파워용 접속비아 등을 포함할 수 있다. 그라운드용 접속비아 중 일부는 피딩 비아 주위를 둘러쌀 수 있다. 접속비아층(113)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아층(113) 각각의 접속비아는 도전성 물질로 완전히 충전될 수 있으며, 또는 도면에서와 달리 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 원통형상, 모래시계 형상, 테이퍼 형상 등 공지된 모든 수직 단면 형상이 적용될 수 있다.
실시예에 따라, 안테나 기판(100)은 코어층을 포함하고, 상기 코어층을 기준으로 양측으로 기판 절연층(111)이 빌드-업 된 형태일 수도 있다. 이 경우, 상기 코어층의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg)가 사용될 수 있다. 다만, 상기 코어층의 재료가 수지 물질로 한정되는 것은 아니며, 예컨대 상기 코어층의 재료로 유리판(glass plate)이 사용될 수도 있고, 세라믹 판(Ceramic plate)이 사용될 수도 있다.
기판 패시베이션층(122, 124)은 안테나 기판(100)의 상하면 상에 배치되어 안테나 기판(100) 내부의 구성요소를 보호할 수 있다. 기판 패시베이션층(122, 124) 역시 각각 절연물질을 포함할 수 있으며, 예컨대 ABF 등일 수 있으나, 이에 한정되는 것은 아니다.
프레임(210)은 배선층(212)을 포함하므로, 연결부재(240)의 층수를 감소시킬 수 있다. 또한, 프레임(210)은 구체적인 재료에 따라 반도체 패키지(200A)의 강성을 보다 개선시킬 수 있으며, 봉합재(230)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(210)은 제1 및 제2 관통홀(210H1, 210H2)을 가진다. 제1 및 제2 관통홀(210H1, 210H2)은 물리적으로 이격되어 배치될 수 있다. 제1 및 제2 관통홀(210H1, 210H2) 내에는 각각 전자부품(221) 및 반도체 칩(222)이 배치될 수 있다. 도 10에 도시된 것과 같이, 전자부품(221) 및 반도체 칩(222)은 관통홀(210H1, 210H2)의 벽면과 소정거리로 이격되어 배치되며, 관통홀(210H1, 210H2)의 벽면으로 둘러싸일 수 있으나, 이에 한정되지는 않는다. 또한, 실시예들에서 프레임(210)은 세 개 이상의 관통홀을 가질 수 있으며, 관통홀의 개수 및 관통홀 내에 배치되는 전자부품의 종류는 다양하게 변경될 수 있다.
절연층(211)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 절연층(211)의 재료로는 요구되는 자재 특성에 글래스나 세라믹 계열의 절연재를 적용할 수도 있다.
배선층(212)은 반도체 칩(222)의 접속패드(222P)를 재배선하는 역할을 수행할 수 있다. 또한, 반도체 패키지(200A)를 상부 및 하부의 다른 구성요소와 전기적으로 연결할 때 연결패턴으로 사용될 수 있다. 배선층(212)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다.
비아(213)는 절연층(211)의 상하면을 관통하며 안테나 기판(100)과 전자부품(221) 및 반도체 칩(222) 사이에 전기적 경로를 형성한다. 특히, 비아(213)를 통해서 고주파수의 신호가 전송될 수 있다. 비아(213)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(213)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
금속층(215S, 215Ha, 215Hb)은 프레임(210)의 외측면 또는 외측벽에 배치된 제1 금속층(215S) 및 관통홀(210H1, 210H2)의 내측벽에 각각 배치된 제2 금속층(215Ha, 215Hb)을 포함할 수 있다. 프레임(210) 또는 절연층(211)의 전체 측면은 금속층(215S, 215Ha, 215Hb)에 의해 커버될 수 있다.
제1 금속층(215S)은 도 10에 도시된 것과 같이, 프레임(210)을 이루는 절연층(211)의 외측면 전체를 둘러싸도록 배치될 수 있으며, 일부 영역에서 적어도 하나의 단차 또는 절곡부를 이루며 접촉되는 제1 및 제2 측면층(215Sa, 215Sb)을 포함할 수 있다. 제1 금속층(215S)의 제1 및 제2 측면층(215Sa, 215Sb)은 프레임(210)의 외측면에서 각각 제1 및 제2 봉합재(230a, 230b)와 절연층(211)의 사이에 배치될 수 있다. 제1 금속층(215S)의 일부는 반도체 패키지(200A)의 외측면을 통해 노출될 수 있다. 예를 들어, 제2 측면층(215Sb)은 프레임(210)의 둘레에서 제1 및 제2 봉합재(230a, 230b)의 사이로 노출될 수 있다. 제1 및 제2 측면층(215Sa, 215Sb)은 서로 다른 공정 단계에서 형성되어, 평면 상에서 도 10에 도시된 것과 같이, 제1 거리(D1)만큼 중첩되어 배치되면서 단차를 이룰 수 있다. 다만, 실시예들에 따라서, 상기 제1 거리(D1)는 영일 수도 있으며, 이 경우, 제1 및 제2 봉합재(230a, 230b)의 단부가 서로 중첩되지 않고, 제1 및 제2 측면층(215Sa, 215Sb)의 단부가 서로 접촉된 형태를 가질 수 있다.
제2 금속층(215Ha, 215Hb)은 각각 제1 및 제2 관통홀(210H1, 210H2)의 내측벽에서 제1 및 제2 봉합재(230a, 230b)와 절연층(211)의 사이에 배치되는 제1 및 제2 관통홀 금속층(215Ha, 215Hb)을 포함할 수 있다. 제1 관통홀 금속층(215Ha)은 프레임(210)의 절연층(211)의 내측벽 상에 배치되고, 단부가 배선층(212)과 연결된 형태를 가질 수 있다. 제2 관통홀 금속층(215Hb)은 프레임(210)의 절연층(211)의 내측벽 상으로부터 상하로 연장되어, 하부에서 제1 봉합재(230a)의 측면을 덮고 제1 백사이드 배선층(292a)과 연결될 수 있다. 또한, 상부에서는 제1 재배선 절연층(241a)의 측면으로 연장되어 제1 재배선층(242a)과 연결될 수 있다.
금속층(215S, 215Ha, 215Hb)은 적어도 일 영역에서 프레임(210)의 배선층(212) 중 적어도 일부와 연결될 수 있다. 금속층(215S, 215Ha, 215Hb)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 금속층(215S, 215Ha, 215Hb)은 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 금속층(215S, 215Ha, 215Hb)은 그라운드로 이용될 수도 있으며, 이 경우 연결부재(240)의 재배선층(242) 중 그라운드와 전기적으로 연결될 수 있다.
전자부품(221)은 제1 관통홀(210H1) 내에 배치된다. 전자부품(221)은 반도체 칩 및 수동부품 중 적어도 하나를 포함할 수 있다. 실시예들에서, 전자부품(221)은 반도체 칩에 해당하거나, 수동부품에 해당할 수 있으며, 반도체 칩 및 수동부품을 모두 포함할 수도 있다. 상기 수동부품은 커패시터, 인덕터 등일 수 있다. 제한되지 않는 일례로서, 상기 수동부품은 커패시터, 보다 구체적으로는 적층 세라믹 커패시터(MLCC) 일 수 있다. 상기 반도체 칩은 전력관리 집적회로(PMIC) 및/또는 무선 주파수 집적회로(RFIC)일 수 있다. 전자부품(221)은 연결부재(240)를 통하여 반도체 칩(222)의 접속패드(222P)와 전기적으로 연결될 수 있다. 반도체 패키지(200A) 내에 실장되는 전자부품(221)의 개수, 종류, 및 배치 형태는 실시예들에서 다양하게 변경될 수 있다. 다만, 실시예들에 따라, 반도체 패키지(200A)가 전자부품(221)을 포함하지 않는 것도 가능하다. 이 경우, 프레임(210)은 제1 관통홀(210H1)을 갖지 않을 수 있으며, 제1 봉합재(230a)는 프레임(210)의 외측면 상에만 배치될 수 있다.
반도체 칩(222)은 제2 관통홀(210H2) 내에 배치된다. 반도체 칩(222)은 예를 들어, 전력관리 집적회로(PMIC) 및/또는 무선 주파수 집적회로(RFIC)일 수 있다. 반도체 칩(222)은 접속패드(222P)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 반도체 칩(222)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(222P)는 반도체 칩(222)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 반도체 칩(222)은 접속패드(222P) 및 연결부재(240) 등을 통해 안테나 기판(100) 및 전자부품(221)과 전기적으로 연결될 수 있다. 반도체 패키지(200A) 내에 실장되는 반도체 칩(222)의 개수 및 배치 형태는 실시예들에서 다양하게 변경될 수 있다.
제1 봉합재(230a)는 전자부품(221)을 보호하며 절연영역을 제공하기 위한 구성이다. 제1 봉합재(230a)는 제1 관통홀(210H1)의 적어도 일부를 채우며, 전자부품(221)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 전자부품(221)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들어, 제1 봉합재(230a)는 전자부품(221)의 측면과 하면을 덮을 수 있다. 제1 봉합재(230a)의 구체적인 물질은 특별히 한정되는 않으며, ABF 등의 절연물질이 사용될 수 있다. 필요에 따라서는, PIE(Photo Image-able Encapsulant)를 사용할 수 있다. 제1 봉합재(230a)는 프레임(210) 상으로 연장되어 절연층(211)의 하면을 덮을 수 있다.
제2 봉합재(230b)는 제2 관통홀(210Hb)의 적어도 일부를 채우며, 반도체 칩(222)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(222)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2 봉합재(230b)는 프레임(210) 및 반도체 칩(222)의 비활성면의 적어도 일부를 덮을 수 있으며, 제2 관통홀(210Hb)의 벽면 및 반도체 칩(222)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 제2 봉합재(230b)가 제2 관통홀(210Hb)을 채움으로써, 구체적인 물질에 따라 반도체 칩(222)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 제2 봉합재(230b)는 이와 같이 반도체 칩(222)의 하부에 배치되면서, 제1 봉합재(230a)의 하부로 연장되어, 전자부품(221) 및 프레임(210) 상의 제1 봉합재(230a) 상에 배치될 수 있다. 따라서, 전자부품(221) 및 프레임(210) 상에는 제1 및 제2 봉합재(230a, 230b)가 순차적으로 적층되어 배치될 수 있으며, 반도체 칩(222) 상에는 제2 봉합재(230b)만 배치될 수 있다.
제1 및 제2 봉합재(230a, 230b)는 도 10에 도시된 것과 같이, 프레임(210)의 외측면 또는 외측벽을 따라 교대로 배치될 수 있다. 제1 및 제2 봉합재(230a, 230b)는 프레임(210)의 외측면 상에서 서로 다른 폭을 가질 수 있다. 예를 들어, 도 10에 도시된 것과 같이, 프레임(210)의 외측면에서 제1 봉합재(230a)는 각 변의 중심부에 제1 및 제2 길이(L1, L2)를 가지며 위치하고, 제2 봉합재(230b)는 모서리를 포함하는 영역에 위치할 수 있다. 제1 및 제2 길이(L1, L2)는 실시예들에서 다양하게 변경될 수 있으며, 이에 따라 제1 및 제2 봉합재(230a, 230b)의 배치 형태도 변경될 수 있다.
연결부재(240)는 반도체 칩(222)의 접속패드(222P)를 재배선할 수 있다. 연결부재(240)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(222)의 접속패드(222P)가 각각 재배선 될 수 있다. 또한, 연결부재(240)는 반도체 칩(222)의 접속패드(222P)를 전자부품(221)과 전기적으로 연결할 수 있다. 또한, 연결부재(240)는 안테나 기판(100)과의 전기적 연결 경로를 제공한다. 연결부재(240)는 프레임(210) 및 전자부품(221)의 상부에 배치된 제1 재배선 절연층(241a), 제1 재배선 절연층(241a) 상면에 배치된 제1 재배선층(242a), 제1 재배선 절연층(241a)을 관통하며 전자부품(221)과 제1 재배선층(242a)을 전기적으로 연결하는 제1 재배선 비아(243a), 제1 재배선 절연층(241a)의 상면과 반도체 칩(222)의 활성면에 배치되며 제1 재배선층(242a)의 적어도 일부를 덮는 제2 재배선 절연층(241b), 제2 재배선 절연층(241b)의 상면에 배치된 제2 재배선층(242b), 및 제2 재배선 절연층(241b)을 관통하며 제1 및 제2 재배선층(242a, 242b), 그리고 반도체 칩(222)의 접속패드(222P) 및 제2 재배선층(242b)을 전기적으로 연결하는 제2 재배선 비아(243b)를 포함한다. 연결부재(240)는 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
제1 재배선 절연층(241a)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 실리카나 알루미나와 같은 무기필러를 포함하는 비감광성 절연물질, 예컨대 ABF를 사용할 수 있다. 이 경우 언듈레이션 문제 및 크랙 발생에 따른 불량 문제를 보다 효과적으로 해결할 수 있다. 또한, 제1 봉합재(230a) 형성 물질의 블리딩에 의한 전자부품(221)의 전극 오픈 불량의 문제도 효과적으로 해결할 수 있다. 즉, 제1 재배선 절연층(241a)으로 무기필러를 포함하는 비감광성 절연물질을 사용하면 단순히 감광성 절연물질(PID)을 사용하는 경우의 문제를 보다 효과적으로 해결할 수 있다.
제2 재배선 절연층(241b)으로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체 칩(222)의 수십 내지 수백만의 접속패드(222P)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 감광성 절연물질(PID)은 무기필러를 소량 포함하거나 또는 포함하지 않을 수 있다. 즉, 전자부품(221)을 재배선하기 위한 제1 재배선층(242a)과 제1 재배선 비아(243a)가 형성되는 제1 재배선 절연층(241a), 및 반도체 칩(222)의 접속패드(222P)를 재배선하기 위한 제2 재배선층(242b)과 제2 재배선 비아(243b)가 형성되는 제2 재배선 절연층(241b)의 물질을 선택적으로 제어함으로써, 보다 우수한 시너지 효과를 가질 수 있다.
재배선층(242a, 242b)은 실질적으로 전자부품(221) 및 반도체 칩(222)의 접속패드(222P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(242a, 242b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호 패턴(S)은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다. 재배선층(242a, 242b)은 피딩 패턴을 포함할 수도 있다.
재배선 비아(243a, 243b)는 서로 다른 층에 형성된 재배선층(242a, 242b), 접속패드(222P), 전자부품(221) 등을 전기적으로 연결시키며, 그 결과 안테나 기판(100)과 다른 구성들 사이에 전기적 경로를 형성시킨다. 재배선 비아(243a, 243b) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선 비아(243a, 243b)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 백사이드 비아(293)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 재배선 비아(243a, 243b)는 피딩 비아를 포함할 수도 있다.
백사이드 배선구조체(290)는 제1 봉합재(230a) 상에 배치된 제1 백사이드 배선층(292a), 제1 및 제2 봉합재(230a, 230b) 또는 제2 봉합재(230b)를 관통하며 프레임(210)의 배선층(212) 또는 제1 백사이드 배선층(292a)과 연결되는 백사이드 비아(193), 및 제2 봉합재(230b) 상에 배치되며 백사이드 비아(293)와 연결되는 제2 백사이드 배선층(292b)을 포함할 수 있다. 제1 백사이드 배선층(292a)은 적어도 일측에서 제2 관통홀 금속층(215Hb)과 연결될 수 있다. 백사이드 비아(293)는 프레임(210)의 배선층(212)과 연결되는 경우와 제1 백사이드 배선층(292a)과 연결되는 경우 서로 다른 깊이로 형성될 수 있다. 제2 백사이드 배선층(292b)은 전자부품(221) 및 반도체 칩(222)의 하부에 배치되어, EMI 차폐 효과 및 방열 효과를 더욱 향상시킬 수 있다. 백사이드 배선층(292a, 292b) 및 백사이드 비아(293)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 배선층(292a, 292b) 및 백사이드 비아(293) 중 적어도 일부는 그라운드로 이용될 수도 있으며, 이 경우 연결부재(240)의 재배선층(242a, 242b) 중 그라운드와 전기적으로 연결될 수 있다. 백사이드 비아(293)는 전자부품(221) 및 반도체 칩(222)을 따라 도시되지 않은 방향으로 연장되는 트렌치 비아 또는 라인 비아의 형상을 가질 수 있다. 이 경우, 백사이드 비아(293)는 제2 백사이드 배선층(292b)과 함께, 전자부품(221) 및 반도체 칩(222)의 하부를 완전히 차폐하여, EMI 차폐 효과를 더욱 향상시킬 수 있다. 백사이드 비아(293)의 형상은 도시된 단면에서 테이퍼 형상일 수 있으며, 연결부재(240)의 재배선 비아(243a, 243b)와 반대되는 방향의 테이퍼 형상일 수 있다.
연결부재(240)의 상면 상에는 재배선층(242b)의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층(250)이 배치될 수 있다. 패시베이션층(250)은 연결부재(240)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(250)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(250)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID나 솔더 레지스트 등일 수도 있다. 백사이드 배선구조체(290) 상에도 백사이드 패시베이션층(255)이 형성될 수 있다. 백사이드 패시베이션층(255)은 백사이드 배선층(292a, 292b)을 보호할 수 있다. 패시베이션층(250) 및 백사이드 패시베이션층(255)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.
패시베이션층(250)의 개구부 상에는 노출된 제2 재배선층(242b)과 전기적으로 연결된 복수의 전기연결구조체(270)가 배치될 수 있다. 전기연결구조체(270)는 반도체 패키지(200A)를 안테나 기판(100)에 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 전기연결구조체(270)는 저융점 금속, 예컨대 주석(Sn)이나 주석(Sn)을 포함하는 합금, 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(270)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(270)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(270)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
전기연결구조체(270) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(222)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11a 내지 도 15b는 도 9의 안테나 모듈을 형성하는 공정의 일례를 개략적으로 도시하는 평면도들 및 단면도들이다.
도 11a 및 도 11b를 참조하면, 프레임(210)을 이루는 절연층(211)을 준비하고, 프레임(210)의 상하면을 관통하는 제1 관통홀(210H1) 및 제1 외측 관통홀(210H1a)을 형성하고, 제1 관통홀(210H1) 및 제1 외측 관통홀(210H1a)의 내측벽에 제1 관통홀 금속층(215Ha) 및 제1 측면층(215Sa)을 각각 형성하고, 절연층(211)을 관통하는 비아(213) 및 절연층(211)의 상하면의 배선층(212)을 형성한다.
제1 관통홀(210H1) 및 제1 외측 관통홀(210H1a)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연층(211)의 재료에 따라서 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 제1 관통홀(210H1)의 크기, 모양 등은 실장될 전자부품(221)의 크기, 모양, 개수 등에 맞게 설계한다. 제1 외측 관통홀(210H1a)은 후속에서 소잉(sawing) 공정이 수행되는 절단선이되는 패키지 경계선(SL)을 따라 배치될 수 있다. 구체적으로, 제1 외측 관통홀(210H1a)은 패키지 경계선(SL)을 따라 서로 이격되도록 배치될 수 있다. 따라서, 절연층(211)은 제1 외측 관통홀(210H1a)이 형성되지 않은 영역을 통하여 연결된 상태를 유지할 수 있다.
제1 측면층(215Sa) 및 제1 관통홀 금속층(215Ha)은 도금공정으로 형성할 수 있으며, 프레임(210)의 배선층(212)과 함께 형성될 수 있다. 제1 측면층(215Sa) 및 제1 관통홀 금속층(215Ha)은 프레임(210)의 상하면에서 배선층(212)과 연결될 수 있다. 배선층(212)의 일부가 제1 측면층(215Sa) 및 제1 관통홀 금속층(215Ha)을 이루는 것으로 해석될 수도 있으며, 이 경우 제1 측면층(215Sa)은 배선층(212) 중 특히 제1 외측 관통홀(210H1a)의 내측벽에 배치된 영역을 지칭하고, 제1 관통홀 금속층(215Ha)은 배선층(212) 중 특히 제1 관통홀(210H1)의 내측벽에 배치되는 영역을 지칭할 수 있다. 배선층(212), 제1 측면층(215Sa), 및 제1 관통홀 금속층(215Ha)은 실질적으로 서로 동일한 두께를 가질 수 있다. 비아(213)는 포토리소그래피법, 기계적 드릴, 레이저 드릴 등으로 홀을 형성하고 도금 등을 이용하여 도전성 물질을 채우는 방법 등으로 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 절연층(211)의 일측에 점착필름을 부착하고, 제1 관통홀(210H1) 내에 전자부품(221)을 배치하고, 제1 봉합재(230a)를 형성한다. 다음으로, 상기 점착필름을 제거하고 제1 재배선 절연층(241a)을 형성한다.
상기 점착필름은 절연층(211)을 고정할 수 있으면 어느 것이나 사용이 가능하며, 제한되지 않는 일례로서 공지의 테이프 등이 사용될 수 있다. 공지의 테이프의 예로서는 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 들 수 있다. 전자부품(221)은, 예를 들면, 제1 관통홀(210H1) 내의 상기 점착필름 상에 부착하는 방법으로 배치한다. 제1 봉합재(230a)는 절연층(211) 및 전자부품(221)의 적어도 하면을 봉합하며, 제1 관통홀(210H1) 내의 공간을 채운다. 제1 봉합재(230a)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 제1 봉합재(230a)의 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 상기 점착필름 상에 전자부품(221)을 봉합할 수 있도록 제1 봉합재(230a)를 도포한 후 경화하여 형성할 수도 있다. 경화에 의하여 전자부품(221)은 고정되게 된다. 라미네이션 방법으로는, 예를 들면, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법 등이 이용될 수 있다. 도포 방법으로는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등을 이용할 수 있다.
상기 점착필름의 박리 방법은 특별히 제한되지 않으며, 공지의 방법으로 수행이 가능하다. 예를 들면, 상기 점착필름으로 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 사용한 경우에는, 상기 점착필름을 열처리하여 부착력을 약화시킨 이후에 수행하거나, 또는 상기 점착필름에 자외선을 조사하여 부착력을 약화시킨 이후에 수행할 수 있다.
도 13a 및 도 13b를 참조하면, 프레임(210)의 상하면을 관통하는 제2 관통홀(210H2) 및 제2 외측 관통홀(210H2a)을 형성하고, 제2 관통홀(210H2) 및 제2 외측 관통홀(210H2a)의 내측벽에 제2 관통홀 금속층(215Hb) 및 제2 측면층(215Sb)을 각각 형성하고, 제1 재배선 절연층(241a)을 관통하는 제1 재배선 비아(243a), 제1 재배선 절연층(241a) 상의 제1 재배선층(241a), 및 제1 백사이드 배선층(292a)을 형성한다.
제2 관통홀(210H2) 및 제2 외측 관통홀(210H2a)은 프레임(210) 외에, 제1 봉합재(230a) 및 제1 재배선 절연층(241a)을 관통하도록 형성한다. 제2 관통홀(210H2) 및 제2 외측 관통홀(210H2a)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 제2 관통홀(210H2)의 크기, 모양 등은 실장될 반도체 칩(222)의 크기, 모양, 개수 등에 맞게 설계한다. 제2 외측 관통홀(210H2a)은 후속에서 소잉 공정이 수행되는 절단선이되는 패키지 경계선(SL)(도 11b 참조)을 따라 배치될 수 있다. 특히, 제2 외측 관통홀(210H2a)은 제1 외측 관통홀(210H1a)의 사이를 연결하도록 패키지 경계선(SL)을 따라 배치될 수 있다. 따라서, 절연층(211)은 제2 외측 관통홀(210H2a)이 형성되지 않은 영역에서, 제1 외측 관통홀(210H1a)을 매립한 제1 봉합재(230a)를 통해 연결된 상태를 유지할 수 있다. 도 13b의 확대도에 도시된 것과 같이, 제1 및 제2 외측 관통홀(210H1a, 210H2a)은 연결되는 영역에서 공정 오차를 고려하여 소정 거리(D1)로 중첩될 수 있다. 또한, 제1 및 제2 외측 관통홀(210H1a, 210H2a)은 서로 다른 폭(D2, D3)을 가질 수 있으나, 이에 한정되지는 않으며 동일한 폭을 갖는 것도 가능하다.
제2 측면층(215Sb) 및 제2 관통홀 금속층(215Hb)은 도금공정으로 형성할 수 있으며, 제1 재배선층(241a) 및 제1 백사이드 배선층(292a)과 함께 형성될 수 있다. 제2 측면층(215Sb) 및 제2 관통홀 금속층(215Hb)은 적어도 일부가 프레임(210)의 상면에서 제1 재배선층(241a)과 연결되고, 프레임(210)의 하면에서 제1 백사이드 배선층(292a)과 연결될 수 있다. 제2 측면층(215Sb), 제2 관통홀 금속층(215Hb), 제1 재배선층(241a), 및 제1 백사이드 배선층(292a)은 실질적으로 서로 동일한 두께를 가질 수 있다. 제1 재배선 비아(243a)는 물질에 따라서 포토리소그래피법, 기계적 드릴 및/또는 레이저 드릴 등으로 홀을 형성하고 도금 등을 이용하여 도전성 물질을 채우는 방법 등으로 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 절연층(211)의 일측에 점착필름을 부착하고, 제2 관통홀(210H2) 내에 반도체 칩(222)을 배치하고, 제2 봉합재(230b)를 형성한다. 다음으로, 상기 점착필름을 제거하고 제2 재배선 절연층(241b), 제2 재배선 비아(243b), 및 제2 재배선층(242b)을 형성하고, 패시베이션층(250)을 형성한다.
상기 점착필름은 도 12a 및 도 12b를 참조하여 상술한 것과 동일한 것일 수있으며, 동일한 방식으로 제거될 수 있다. 반도체 칩(222)은, 예를 들면, 제2 관통홀(210H2) 내의 상기 점착필름 상에 부착하는 방법으로 배치한다. 제2 봉합재(230b)는 절연층(211) 및 반도체 칩(222)의 적어도 하면을 봉합하며, 제2 관통홀(210H2) 내의 공간을 채운다. 제2 봉합재(230b)는 전자부품(221)의 하부에서 제1 봉합재(230a)의 하면을 덮도록 연장될 수 있다. 제2 봉합재(230b)는 상술한 제1 봉합재(230a)와 동일한 방식으로 형성할 수 있다. 제2 재배선 절연층(241b), 제2 재배선 비아(243b), 및 제2 재배선층(242b)을 형성함으로써 연결부재(240)가 형성될 수 있다. 패시베이션층(250)은 패시베이션층(250)의 전구체를 라미네이션 한 후 경화시키는 방법, 패시베이션층(250)의 형성 물질을 도포한 후 경화시키는 방법 등을 통하여 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 제2 봉합재(230b)의 하면 상에 제2 백사이드 배선층(292b) 및 백사이드 비아(293)를 형성하여 백사이드 배선구조체(290)를 형성하고, 백사이드 배선구조체(290)를 덮는 백사이드 패시베이션층(255)을 형성한다. 다음으로, 패시베이션층(250)에 제2 재배선층(242b) 중 적어도 일부를 노출시키는 개구부를 형성하고, 상기 개구부 상에 전기연결구조체(270)를 형성한다. 다음으로, 소잉 공정을 통하여 개별적인 패키지(200A)로 싱귤레이션한다.
백사이드 비아(293)는 제1 및 제2 봉합재(230a, 230b) 중 적어도 하나를 관통하여 제1 백사이드 배선층(292a) 또는 배선층(212)과 연결된다. 제2 백사이드 배선층(292b) 및 백사이드 비아(293)는 도금공정으로 형성할 수 있다. 백사이드 패시베이션층(255)은 패시베이션층(250)과 동일하게 형성할 수 있으며, 본 단계에서 패시베이션층(250)과 동시에 형성할 수도 있다.
전기연결구조체(270)의 형성방법은 특별히 한정되지 않으며, 그 구조나 형태에 따라 당해 기술분야에 잘 알려진 공지의 방법에 의하여 형성할 수 있다. 전기연결구조체(270)는 리플로우(reflow)에 의하여 고정될 수 있으며, 고정력을 강화시키기 위하여 전기연결구조체(270)의 일부는 패시베이션층(250)에 매몰되고 나머지 부분은 외부로 노출되도록 함으로써 신뢰도를 향상시킬 수 있다. 전기연결구조체(270)의 하부에는 별도의 언더범프금속층이 더 배치될 수도 있다.
소잉 공정은 제1 및 제2 외측 관통홀(210H1a, 210H2a)을 따라 제1 및 제2 봉합재(230a, 230b)를 절단하도록 수행된다. 소잉 공정에 의해, 개별 반도체 패키지(200A)가 최종적으로 제조될 수 있다. 다음으로, 도 9를 함께 참조하면, 반도체 패키지(200A)와 준비된 안테나 기판(100)을 상하로 적층되도록 연결할 수 있다. 안테나 기판(100)은 전기연결구조체(270)를 통해 반도체 패키지(200A)와 연결될 수 있다. 전기연결구조체(270)는 안테나 기판(100)의 기판 패시베이션층(124)의 개구부를 통해 노출된 기판 배선층(112)과 연결될 수 있다. 이에 의해, 최종적으로 도 9와 같은 안테나 모듈(500A)이 제조될 수 있다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(200B)는 백사이드 배선구조체(290)가 백사이드 배선층(292) 및 백사이드 비아(293)를 포함한다. 즉, 반도체 패키지(200B)는 제2 봉합재(230b) 상의 백사이드 배선층(292) 및 제1 및 제2 봉합재(230a, 230b)를 관통하여 백사이드 배선층(292)과 프레임(210)의 배선층(212)을 연결하는 백사이드 비아(193)를 포함한다. 백사이드 비아(193) 중 전자부품(221) 및 반도체 칩(222)의 하면에 인접한 적어도 일부는 전자부품(221) 및 반도체 칩(222)을 따라 도시되지 않는 방향으로 연장되는 라인 비아 또는 트렌치 비아일 수 있다. 또한, 반도체 패키지(200B)에서, 프레임(210)의 절연층(211)의 상하면은 배선층(212)으로 완전히 덮일 수 있다. 따라서, 프레임(210)의 절연층(211)은 배선층(212) 및 금속층(215S, 215Ha, 215Hb)에 의해 완전하게 둘러싸일 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 반도체 패키지(200A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(200C)에서는, 프레임(210)이, 연결부재(240)와 접하는 제1 절연층(211a), 연결부재(240)와 접하며 제1 절연층(211a)에 매립된 제1 배선층(212a), 제1 절연층(211a)의 제1 배선층(212a)이 매립된측의 반대측 상에 배치된 제2 배선층(212b), 제1 절연층(211a) 상에 배치되며 제2 배선층(212b)을 덮는 제2 절연층(211b), 및 제2 절연층(211b) 상에 배치된 제3 배선층(212c)을 포함한다. 프레임(210)이 더 많은 수의 배선층(212a, 212b, 212c)을 포함하므로, 연결부재(240)를 더욱 간소화할 수 있다. 따라서, 연결부재(240) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제3 배선층(212a, 212b, 212c)은 접속패드(222P)와 전기적으로 연결된다. 제1 및 제2 배선층(212a, 212b)과 제2 및 제3 배선층(212b, 212c)은 각각 제1 및 제2 절연층(211a, 211b)을 관통하는 제1 및 제2 비아(213a, 213b)를 통하여 전기적으로 연결된다.
제1 배선층(212a)은 제1 절연층(211a)의 내부로 리세스될 수 있다. 이와 같이, 제1 배선층(212a)이 제1 절연층(211a)의 내부로 리세스되어 제1 절연층(211a)의 하면과 제1 배선층(212a)의 하면이 단차를 가지는 경우, 제1 봉합재(230a) 형성물질이 블리딩되어 제1 배선층(212a)을 오염시키는 것을 방지할 수도 있다. 프레임(210)의 배선층(212a, 212b, 212c)의 두께는 연결부재(240)의 재배선층(242)의 두께보다 두꺼울 수 있다.
제1 비아(213a)를 위한 홀을 형성할 때 제1 배선층(212a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 비아(213a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 비아(213a)는 제2 배선층(212b)의 패드 패턴과 일체화될 수 있다. 또한, 제2 비아(213b)를 위한 홀을 형성할 때 제2 배선층(212b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2 비아(213b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 비아(213b)는 제3 배선층(212c)의 패드 패턴과 일체화될 수 있다. 그 외에 다른 부분은 상술한 일례에 따른 반도체 패키지(200A)에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(200D)에서는, 프레임(210)이, 제1 절연층(211a), 제1 절연층(211a)의 양면에 배치된 제1 배선층(212a) 및 제2 배선층(212b), 제1 절연층(212a) 상에 배치되며 제1 배선층(212a)을 덮는 제2 절연층(211b), 제2 절연층(211b) 상에 배치된 제3 재배선층(212c), 제1 절연층(211a) 상에 배치되어 제2 배선층(212b)을 덮는 제3 절연층(211c), 및 제3 절연층(211c) 상에 배치된 제4 배선층(212d)을 포함한다. 제1 내지 제4 배선층(212a, 212b, 212c, 212d)는 접속패드(222P)와 전기적으로 연결된다. 프레임(210)이 더 많은 수의 배선층(212a, 212b, 212c, 212d)을 포함하는바, 연결부재(240)를 더욱 간소화할 수 있다. 따라서, 연결부재(240) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(212a, 212b, 212c, 212d)은 제1 내지 제3 절연층(211a, 211b, 211c)을 각각 관통하는 제1 내지 제3 비아(213a, 213b, 213c)를 통하여 전기적으로 연결될 수 있다.
제1 절연층(211a)은 제2 절연층(211b) 및 제3 절연층(211c)보다 두께가 두꺼울 수 있다. 제1 절연층(211a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(211b) 및 제3 절연층(211c)은 더 많은 수의 배선층(212c, 212d)을 형성하기 위하여 도입된 것일 수 있다. 제1 절연층(211a)은 제2 절연층(211b) 및 제3 절연층(211c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 절연층(211a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 절연층(211c) 및 제3 절연층(211c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 절연층(211a)을 관통하는 제1 비아(213a)는 제2 및 제3 절연층(211b, 211c)을 관통하는 제2 및 제3 비아(213b, 213c)보다 직경이 클 수 있다. 프레임(210)의 배선층(212a, 212b, 212c, 212d)의 두께는 연결부재(240)의 재배선층(242)의 두께보다 두꺼울 수 있다. 그 외에 다른 부분은 상술한 일례에 따른 반도체 패키지(200A)에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 500A: 안테나 모듈
200A~200D: 반도체 패키지 100: 안테나 기판
111: 기판 절연층 112: 기판 배선층
113: 접속비아층 122, 124: 기판 패시베이션층
210: 프레임 211: 절연층
212: 배선층 213: 비아
215: 금속층 221: 전자부품
222: 반도체 칩 230a, 230b: 봉합재
240: 연결부재 241a, 241b: 재배선 절연층
242a, 242b: 재배선층 243a, 243b: 재배선 비아
250: 패시베이션층 255: 백사이드 패시베이션층
270: 전기연결구조체 290: 백사이드 배선구조체
292: 백사이드 배선층 293: 백사이드 비아

Claims (16)

  1. 제1 관통홀을 갖는 프레임;
    상기 프레임의 제1 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩;
    상기 반도체 칩의 적어도 일부를 봉합하는 제1 봉합재;
    상기 프레임의 외측벽의 일부 상에 배치되는 제2 봉합재; 및
    상기 반도체 칩의 활성면 상에 배치되며, 상기 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하고,
    상기 프레임은, 절연층, 상기 절연층의 상하면 상의 배선층, 상기 절연층의 외측벽 상의 제1 금속층, 상기 제1 관통홀의 내측벽 상의 제2 금속층, 및 상기 절연층의 상하면을 관통하는 비아를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 금속층은 상기 프레임의 둘레에서 적어도 일부가 상기 제1 및 제2 봉합재 사이로 노출되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 금속층은 상기 절연층의 외측벽을 따라 일부 영역에서 중첩되며, 서로 접촉되는 제1 및 제2 측면층을 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 및 제2 봉합재는 상기 프레임의 외측벽 상에 교대로 배치되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 및 제2 봉합재는 상기 프레임의 외측벽 상에서 서로 다른 폭을 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 절연층은 모든 측면이 상기 제1 및 제2 금속층에 의해 커버되는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 프레임은 제2 관통홀을 더 가지며,
    상기 제2 관통홀에 배치되며, 반도체 칩 및 수동부품 중 적어도 하나를 포함하는 전자부품을 더 포함하고,
    상기 제2 봉합재는 상기 전자부품의 적어도 일부를 봉합하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제2 금속층은 상기 제1 및 제2 관통홀의 내측벽에 각각 배치되는 제1 및 제2 관통홀 금속층을 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 관통홀 금속층은 상기 제2 봉합재의 측면으로 연장되는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 연결부재는 상기 반도체 칩의 활성면 상의 재배선 절연층, 상기 재배선 절연층 상의 재배선층, 및 상기 재배선 절연층을 관통하여 상기 반도체 칩의 접속패드와 연결되는 재배선 비아를 포함하고,
    상기 제1 관통홀 금속층은 상기 연결부재의 재배선 절연층의 측면으로 연장되는 반도체 패키지.
  11. 제8 항에 있어서,
    상기 제2 관통홀 금속층은 상기 배선층과 연결되는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 제1 및 제2 봉합재를 관통하여 상기 프레임의 배선층과 연결되는 백사이드 비아; 및
    상기 백사이드 비아 상에 배치되는 백사이드 배선층을 더 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 백사이드 배선층 중 일부는 상기 반도체 칩의 비활성면을 덮도록 배치되는 반도체 패키지.
  14. 안테나 패턴을 포함하는 안테나 기판; 및
    상기 안테나 기판의 하면 상에 배치되어 상기 안테나 기판과 전기적으로 연결되며, 두 개 이상의 전자부품이 내장된 반도체 패키지;를 포함하며,
    상기 반도체 패키지는 상기 전자부품이 실장되는 제1 및 제2 관통홀을 갖는 프레임을 포함하고, 상기 프레임은, 절연층, 상기 절연층의 외측벽 상의 제1 금속층, 상기 제1 및 제2 관통홀의 내측벽 상의 제2 금속층, 및 상기 절연층의 상하면을 관통하는 비아를 포함하는 안테나 모듈.
  15. 제14 항에 있어서,
    상기 프레임의 비아는 상기 제1 및 제2 금속층의 사이에서, 상기 전자부품의 외측에 배치되는 안테나 모듈.
  16. 제14 항에 있어서,
    상기 제1 금속층은 상기 절연층의 외측벽을 따라 일부 영역에서 적어도 하나의 단차를 이루는 안테나 모듈.
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