CN110858570B - 半导体封装件和包括该半导体封装件的天线模块 - Google Patents

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Abstract

本公开提供了一种半导体封装件和包括该半导体封装件的天线模块。所述半导体封装件包括：框架，具有第一通孔；半导体芯片，具有其上设置有连接焊盘的有效表面；第一包封剂，包封所述半导体芯片的至少一部分；第二包封剂，设置在所述框架的外侧表面的至少一部分上；以及连接构件，设置在所述半导体芯片的所述有效表面上并包括电连接到所述半导体芯片的所述连接焊盘的重新分布层。所述框架包括绝缘层、设置在所述绝缘层的上表面和下表面上的布线层、位于所述绝缘层的所述外侧壁上的第一金属层、位于所述第一通孔的内侧壁上的第二金属层以及穿过所述绝缘层的所述上表面和所述下表面的过孔。

Description

半导体封装件和包括该半导体封装件的天线模块
本申请要求于2018年8月22日在韩国知识产权局提交的第10-2018-0097952号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体封装件和包括该半导体封装件的天线模块。
背景技术
近年来，随着电子装置的高性能趋势，安装在诸如智能电话的移动装置上的各种组件已经被以更高的频率使用并且带宽不断增加。特别地，在用于毫米波和5G通信的天线模块的情况下，需要在小型化的同时显著减少天线模块中的组件之间的相互干扰。因此，即使在安装在天线模块上的半导体封装件中，也需要具有各种电磁波屏蔽结构以实现优异的抗电磁干扰(EMI)的屏蔽特性。
发明内容
本公开的一方面可提供一种半导体封装件和包括该半导体封装件的天线模块，在该半导体封装件中，通过增强高频信号或高速数据所经过的通孔和半导体芯片之间的电屏蔽来消除相互干扰。
根据本公开的一方面，在半导体封装件和包括该半导体封装件的天线模块中，金属层设置在设置于半导体封装件中的框架的整个表面上。
例如，根据本公开的一方面，一种半导体封装件包括：框架，具有第一通孔；半导体芯片，设置在所述框架的所述第一通孔中，并且具有其上设置有连接焊盘的有效表面和设置在所述有效表面的相对侧上的无效表面；第一包封剂，包封所述半导体芯片的至少一部分；第二包封剂，设置在所述框架的外侧壁的一部分上；以及连接构件，设置在所述半导体芯片的所述有效表面上并包括电连接到所述半导体芯片的所述连接焊盘的重新分布层。所述框架包括绝缘层、位于所述绝缘层的上表面和下表面上的布线层、位于所述绝缘层的外侧壁上的第一金属层、位于所述第一通孔的内侧壁上的第二金属层以及穿过所述绝缘层的所述上表面和所述下表面的过孔。
根据本公开的一方面，一种天线模块包括：天线基板，包括天线图案；以及半导体封装件，设置在所述天线基板的下表面上以电连接到所述天线基板，并且具有嵌入在其中的两个或更多个电子组件。所述半导体封装件包括具有第一通孔和第二通孔的框架，位于所述第一通孔和所述第二通孔中的所述电子组件设置有相应的有效表面并具有面向所述天线基板的所述下表面的连接焊盘，并且所述框架包括绝缘层、位于所述绝缘层的外侧壁上的第一金属层、位于所述第一通孔和所述第二通孔的内侧壁上的第二金属层以及穿过所述绝缘层的所述上表面和所述下表面的过孔。
根据本公开的另一方面，一种半导体封装件包括框架和半导体芯片。所述框架包括：绝缘层，具有第一表面和第二表面，并形成有第一通孔，布线层，设置在所述第一表面和所述第二表面上，第一金属层，设置在所述绝缘层的外侧壁上，第二金属层，设置在所述第一通孔的内侧壁上，以及过孔，贯穿所述绝缘层至所述绝缘层的所述第一表面和所述第二表面。所述半导体芯片具有连接焊盘并设置在所述第一通孔中，且所述连接焊盘平行于所述绝缘层的所述第一表面设置。
根据本公开的另一方面，一种天线模块包括：天线基板，包括天线图案；以及如上所述的半导体封装件，设置在所述天线基板的下表面上，并通过设置在所述连接构件上的电连接结构电连接到所述天线图案。
附图说明
通过下面结合附图的详细描述，本公开的以上和其他方面、特征和其他优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出天线模块的示例的示意性截面图；
图10是沿图9的天线模块的线I-I'截取的示意性剖视平面图；
图11A至图15B是示出形成图9的天线模块的工艺的示例的示意性平面图和截面图；
图16是示出半导体封装件的另一示例的示意性截面图；
图17是示出半导体封装件的另一示例的示意性截面图；
图18是示出半导体封装件的另一示例的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
这里，下侧、下部、下表面等用于指与附图的截面相关的朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，权利要求不被如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”意为包括物理连接和物理断开的概念。可理解的是，当利用“第一”和“第二”来提及元件时，该元件不由此受限。术语“第一”、“第二”等可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语“示例性实施例”不指同一示例性实施例，而是被提供来突出与另一示例性实施例的特征或特性不同的特定的特征或特性。然而，在此提供的示例性实施例被认为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或相矛盾的描述，否则特定的示例性实施例中描述的一个元件即使在另一示例性实施例中没有被描述，其也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可容纳主板1010。主板1010可包括物理连接和/或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090与以下将描述的其他组件结合。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括实现各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与芯片相关组件1020和/或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或不电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，并且还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板个人电脑(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置中用于各种目的。例如，主板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到主板1110。另外，可物理连接或电连接到母板主板1110或者可不物理连接或不电连接到母板主板1110的其他组件(诸如，相机1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件1121可以是例如芯片相关组件之中的应用处理器，但不限于此。电子装置不必然地限于智能电话1100，并且可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，并且半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片的电路宽度和电子装置的主板的电路宽度之间可能存在差异，因此可能需要半导体封装。具体地，在半导体芯片的情况下，半导体芯片的连接焊盘的尺寸和连接焊盘之间的间距可能非常细小，而在电子装置中使用的主板的情况下，主板的组件安装焊盘的尺寸和组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术可能是必要的。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如光可成像介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后再次通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化膜(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如此，扇出型半导体封装件可具有I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100可包括位于半导体芯片2120上的连接构件2140，连接构件2140能够使连接焊盘2122重新分布直到超出半导体芯片2120的尺寸的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。此外，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
此外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
天线模块
图9是示出天线模块的示例的示意性截面图。
图10是沿图9的天线模块的线I-I'截取的示意性剖视平面图。
参照图9和图10，根据本公开中的示例性实施例的天线模块500A可包括天线基板100和半导体封装件200A，半导体封装件200A设置在天线基板100的下表面的一侧上，以电连接到天线基板100。天线基板100可以是能够实现毫米(mm)波/5G天线的区域，并且包括基板布线层112，基板布线层112包括天线图案和接地图案。具体地，天线基板100可包括基板绝缘层111、基板布线层112、连接过孔层113以及基板钝化层122和124。半导体封装件200A可包括：框架210，具有第一通孔210H1和第二通孔210H2，电子组件221设置在框架210的第一通孔210H1中并包括半导体芯片和无源组件中的至少一个；至少一个半导体芯片222，设置在框架210的第二通孔210H2中，并且具有其上设置有连接焊盘222P的有效表面和设置在有效表面的相对侧的无效表面；第一包封剂230a，包封框架210和电子组件221的至少一部分；第二包封剂230b，包封框架210和半导体芯片222的至少一部分；连接构件240，设置在框架210、电子组件221以及半导体芯片222的有效表面上；钝化层250，设置在连接构件240上；电连接结构270，设置在钝化层250的开口上；以及背侧布线结构290，设置在框架210的下部上。具体地，框架210可包括绝缘层211、设置在绝缘层211的上表面和下表面上的布线层212以及穿过绝缘层211的上表面和下表面的过孔213，并且框架210还可包括第一金属层215S以及第二金属层215Ha和215Hb，第一金属层215S位于绝缘层211的外侧壁上，第二金属层215Ha和215Hb分别设置在通孔210H1和210H2的内侧壁上。
近来，根据电子装置的高性能趋势，安装在诸如智能电话的移动装置上的各种组件已经以更高的频率被使用并且其带宽不断增加。特别地，在毫米(mm)波/5G天线模块的情况下，可能需要使用高频率的诸如半导体芯片的安装组件之间的电磁干扰(EMI)结构。
此外，当天线模块以一般的系统级封装(SIP)型模块方式实现时，各种半导体芯片和无源组件可通过表面贴装技术(SMT)安装在天线基板的底表面上，并且为了防止电磁干扰(EMI)，将覆盖半导体芯片和无源组件的屏蔽件附着到半导体芯片和无源组件，或者利用环氧树脂模塑料(EMC)覆盖半导体芯片和无源组件，然后在EMC的外表面上形成金属层。
另一方面，在根据示例性实施例的天线模块500A中，其中各种电子组件221和半导体芯片222封装在一个封装件中的半导体封装件200A可安装在天线基板100上，并且半导体封装件200A的框架210可包括覆盖框架210的外侧的第一金属层215S以及覆盖通过通孔210H1和210H2暴露的内侧表面的第二金属层215Ha和215Hb。框架210中的过孔213可设置在第一金属层215S与第二金属层215Ha和215Hb之间，使得过孔213可被第一金属层215S以及第二金属层215Ha和215Hb电屏蔽。具体地，框架210中的过孔213可电连接到上面的天线基板100，以提供用于高速数据或RF频率信号的路径。因此，过孔213可位于第一金属层215S与第二金属层215Ha和215Hb之间，使得可增强过孔213和周围环境之间的电屏蔽，同时，可增强电子组件221和半导体芯片222与过孔213之间的屏蔽。另外，电子组件221和半导体芯片222可分别设置为被第二金属层215Ha和215Hb包围，并且电子组件221和半导体芯片222可被第一金属层215S再次从外部包围，使得内部和外部电屏蔽均可增强，并且还可改善散热特性。
另外，背侧布线层292b(背侧布线结构290的一部分)可覆盖半导体芯片222的无效表面，并且半导体芯片222可安装成使得屏蔽结构设置在包括侧表面和下表面的五个表面上。在这种情况下，连接背侧布线层292b的背侧过孔293可以是具有线性形状的线过孔。用于半导体芯片222的电磁波屏蔽还可通过背侧布线层292b和具有线性形状的背侧过孔293来增强。
在下文中，将更详细地描述根据示例性实施例的天线模块500A中包括的每个构造。
可使用绝缘材料作为基板绝缘层111的材料，并且可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、包括诸如无机填料的增强材料以及上述树脂材料的材料(例如，ABF(Ajinomoto Build up Film))作为绝缘材料。然而，本公开不限于此，并且可使用光可成像介电(PID)树脂等。即使当各个层111的材料相同时，基板绝缘层111之间的边界也可以是清楚的。
基板布线层112可包括实现mm波/5G天线的天线图案，并且还可包括接地图案、馈电图案等。根据天线图案的设置和形状，天线图案可以是偶极天线、贴片天线等。接地图案可以是接地平面的形式。天线图案的外围可被设置在相同高度的接地图案包围，但是不限于此。基板布线层112可包括其他信号图案或电源图案、电阻图案等。基板布线层112可利用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料形成，但不限于此。
连接过孔层113可使形成在不同层上的基板布线层112电连接，从而在天线基板100中提供电路径。连接过孔层113可包括电连接和/或信号连接到天线图案的馈电过孔，并且还可包括接地连接过孔等。连接过孔层113可包括其他信号连接过孔、电源连接过孔等。接地连接过孔的一部分可围绕馈电过孔的外围。连接过孔层113可利用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料形成。连接过孔层113中的每个的连接过孔可完全利用导电材料填充，或者与附图中所示的不同，导电材料可沿着通路孔中的每个的壁形成。另外，连接过孔层113中的每个可具有诸如圆柱形、沙漏形、锥形等的所有任何已知的竖直截面形状。
根据示例性实施例，天线基板100可包括芯层，并且天线基板100可具有在基于芯层的两侧构造基板绝缘层111的形式。绝缘材料可用作芯层的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、包括诸如玻璃纤维(或玻璃布或玻璃织物)和/或无机填料的增强材料以及热固性树脂和热塑性树脂的材料(例如半固化片)。然而，芯层的材料不限于树脂，并且可以是例如玻璃板或陶瓷板。
基板钝化层122和124可设置在天线基板100的上表面和下表面上，以保护天线基板的内部组件。基板钝化层122和124也可分别是绝缘层，例如ABF等，但不限于此。
由于框架210包括布线层212，因此可减少连接构件240的层数。另外，框架210还可根据特定材料提高半导体封装件200A的刚性，并且可执行确保包封剂230a和230b的厚度的均匀性等。框架210可具有第一通孔210H1和第二通孔210H2。第一通孔210H1和第二通孔210H2可设置为物理地分开。电子组件221和半导体芯片222可分别设置在第一通孔210H1和第二通孔210H2中。如图10中所示，电子组件221和半导体芯片222可设置为与通孔210H1和210H2的壁表面分开预定距离，并且可被通孔210H1和210H2的壁表面包围，但不限于此。另外，在示例性实施例中，框架210可具有三个或更多个通孔，并且可不同地改变通孔的数量和设置在通孔中的电子组件的种类。
绝缘材料可用作绝缘层211的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者浸渍有诸如无机填料和/或玻璃纤维(或玻璃布或玻璃织物)的芯材料的绝缘材料(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT)等)，但不限于此。例如，可应用玻璃或陶瓷基绝缘材料作为绝缘层211的材料以获得所需的材料性质。
布线层212可执行使半导体芯片222的连接焊盘222P重新分布的功能。此外，当将半导体封装件200A电连接到上面的其他组件和下面的其他组件时，布线层可用作连接图案。布线层212的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。
过孔213可穿过绝缘层211的上表面和下表面，并且形成天线基板100与电子组件221和半导体芯片222之间的电路径。具体地，高频信号可通过过孔213传输。过孔213的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔213可完全利用导电材料填充，或者导电材料可沿着通路孔中的每个的壁形成。另外，过孔可具有诸如圆柱形等的所有任何形状。
金属层215S、215Ha和215Hb可包括设置在框架210的外侧表面或外侧壁上的第一金属层215S以及分别设置在通孔210H1和210H2的内侧壁上的第二金属层215Ha和215Hb。框架210或绝缘层211的整个表面可被金属层215S、215Ha和215Hb覆盖。
如图10中所示，第一金属层215S可设置为包围形成框架210的绝缘层211的整个外侧表面，并且可包括形成至少一个台阶或弯曲部分并且在一些部分中接触的第一侧表面层215Sa和第二侧表面层215Sb。第一金属层215S的第一侧表面层215Sa和第二侧表面层215Sb可在框架210的外侧表面上分别设置在第一包封剂230a与绝缘层211之间以及第二包封剂230b与绝缘层211之间。第一金属层215S的一部分可通过半导体封装件200A的外侧表面暴露。例如，第二侧表面层215Sb可在框架210的外围处在第一包封剂230a和第二包封剂230b之间暴露。第一侧表面层215Sa和第二侧表面层215Sb可在不同的工艺步骤中形成，并且可在于平面上彼此叠置第一距离D1以形成台阶形状的情况下设置在平面上，如图10中所示。然而，根据示例性实施例，第一距离D1可以是零，并且在这种情况下，第一包封剂230a的端部和第二包封剂230b的端部可不彼此叠置，并且第一侧表面层215Sa的端部和第二侧表面层215Sb的端部可彼此接触。
第二金属层215Ha和215Hb可包括第一通孔金属层215Ha和第二通孔金属层215Hb，第一通孔金属层215Ha在第一通孔210H1的内侧壁上设置在第一包封剂230a与绝缘层211之间，第二通孔金属层215Hb在第二通孔210H2的内侧壁上设置在第二包封剂230b与绝缘层211之间。第一通孔金属层215Ha可设置在框架210的绝缘层211的内侧壁上，并且可具有第一通孔金属层215Ha的端部连接到布线层212的形状。第二通孔金属层215Hb可从框架210的绝缘层211的内侧壁向上和向下延伸，在下部覆盖第一包封剂230a的侧表面，并且连接到第一背侧布线层292a。另外，第二通孔金属层215Hb可在上部延伸到第一重新分布绝缘层241a的侧表面，以连接到第一重新分布层242a。
金属层215S、215Ha和215Hb可在至少一个区域中连接到框架210的布线层212的至少一部分。金属层215S、215Ha和215Hb可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。金属层215S、215Ha和215Hb可用作接地件，并且在这种情况下，金属层215S、215Ha和215Hb可电连接到连接构件240的重新分布层242a和242b的地。
电子组件221可设置在第一通孔210H1中。电子组件221可包括半导体芯片和无源组件中的至少一个。在示例性实施例中，电子组件221可对应于半导体芯片或无源组件，并且可包括半导体芯片和无源组件两者。无源组件可以是电容器、电感器等。作为不受限制的示例，无源组件可以是电容器，更具体地，可以是多层陶瓷电容器(MLCC)。半导体芯片可以是电源管理集成电路(PMIC)和/或射频集成电路(RFIC)。电子组件221可通过连接构件240电连接到半导体芯片222的连接焊盘222P。在示例性实施例中，安装在半导体封装件200A中的电子组件221的数量、类型和设置可不同地改变。然而，根据示例性实施例，半导体封装件200A可不包括电子组件221。在这种情况下，框架210可不具有第一通孔210H1，并且第一包封剂230a可仅设置在框架210的外侧表面上。
半导体芯片222可设置在第二通孔210H2中。半导体芯片222可以是例如电源管理集成电路(PMIC)和/或射频集成电路(RFIC)。在半导体芯片222中，其上设置有连接焊盘222P的表面可以是有效表面，并且有效表面的相对表面可以是无效表面。半导体芯片222可基于有效晶圆形成，并且在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作基体材料。连接焊盘222P可用于将半导体芯片222与其他组件电连接。可使用诸如铝(Al)等的导电材料作为连接焊盘222P的材料，而没有任何具体限制。半导体芯片222可通过连接焊盘222P、连接构件240等电连接到天线基板100和电子组件221。在示例性实施例中，安装在半导体封装件200A中的半导体芯片222的数量和设置可不同地改变。
第一包封剂230a可保护电子组件221并提供绝缘区域。第一包封剂230a可填充第一通孔210H1的至少一部分，并且包封电子组件221。第一包封剂230a的包封形式没有特别限制，并且可以是第一包封剂230a包围电子组件221的至少一部分的形式。例如，第一包封剂230a可覆盖电子组件221的侧表面和下表面。第一包封剂230a的具体材料可没有特别限制，并且可使用诸如ABF的绝缘材料。如需要，可使用光可成像包封剂(PIE)。第一包封剂230a可在框架210上延伸以覆盖绝缘层211的下表面。
第二包封剂230b可填充第二通孔210H2的至少一部分，并且包封半导体芯片222。第二包封剂230b的包封形式没有特别限制，并且可以是第二包封剂230b包围半导体芯片222的至少一部分的形式。例如，第二包封剂230b可覆盖框架的至少一部分和半导体芯片222的无效表面，并且可填充第二通孔210Hb的壁表面和半导体芯片222的侧表面之间的空间的至少一部分。此外，第二包封剂230b可填充第二通孔210Hb，从而用作用于固定半导体芯片222的粘合剂，并且根据特定材料减少半导体芯片222的屈曲。第二包封剂230b可设置在半导体芯片222的下部，并且延伸到第一包封剂230a的下部，使得第二包封剂230b可设置在位于电子组件221和框架210上的第一包封剂230a上。因此，第一包封剂230a和第二包封剂230b可顺序地层叠并设置在电子组件221和框架210上，并且仅第二包封剂230b可设置在半导体芯片222上。
第一包封剂230a和第二包封剂230b可沿着框架210的外侧表面或外侧壁交替地设置，如图10中所示。第一包封剂230a和第二包封剂230b可在框架210的外侧表面上具有不同的宽度。例如，如图10中所示，第一包封剂230a可位于框架210的在每条边的中央具有第一长度L1和第二长度L2的外侧表面上，第二包封剂230b可位于包括边缘的区域中。在示例性实施例中，第一长度L1和第二长度L2可不同地改变，第一包封剂230a和第二包封剂230b的设置形式可相应地改变。
连接构件240可使半导体芯片222的连接焊盘222P重新分布。具有各种功能的半导体芯片222的几十至几百个连接焊盘222P可分别通过连接构件240重新分布。另外，连接构件240可将半导体芯片222的连接焊盘222P电连接到电子组件221。另外，连接构件240可为天线基板100提供电连接路径。连接构件240可包括：第一重新分布绝缘层241a，设置在框架210和电子组件221的上部；第一重新分布层242a，设置在第一重新分布绝缘层241a的上表面上；第一重新分布过孔243a，穿过第一重新分布绝缘层241a并且使电子组件221和第一重新分布层242a电连接；第二重新分布绝缘层241b，设置在第一重新分布绝缘层241a的上表面和半导体芯片222的有效表面上并覆盖第一重新分布层242a的至少一部分；第二重新分布层242b，设置在第二重新分布绝缘层241b的上表面上；以及第二重新分布过孔243b，穿过第二重新分布绝缘层241b，并且使第一重新分布层242a和第二重新分布层242b以及半导体芯片222的连接焊盘222P和第二重新分布层242b电连接。连接构件240可包括单层，或者可设计成以比附图中描绘的数量多的数量设置的多个层。
可使用绝缘材料作为第一重新分布绝缘层241a的材料。在这种情况下，绝缘材料可以是包括诸如二氧化硅或氧化铝的无机填料的非感光绝缘材料(例如，ABF)。在这种情况下，可更有效地防止关于起伏的问题和由裂纹引起的缺陷。另外，可有效地解决由于形成第一包封剂230a的材料的渗出导致的电极开路缺陷的问题。也就是说，当包括无机填料的非感光绝缘材料用作第一重新分布绝缘层241a时，可更有效地解决简单地使用感光绝缘材料(例如，PID)的问题。
可使用感光绝缘材料(例如，PID)作为第二重新分布绝缘层241b的材料。在这种情况下，可通过光过孔(photo via)引入精细的节距，使得可如在通常情况下使几十或几百万个连接焊盘222P非常有效地重新分布。感光绝缘材料(例如，PID)可包含或可不包含少量的无机填料。也就是说，通过选择性地控制其上形成有用于使电子组件221重新分布的第一重新分布层242a和第一重新分布过孔243a的第一重新分布绝缘层241a以及其上形成有用于使半导体芯片222的连接焊盘222P重新分布的第二重新分布层242b和第二重新分布过孔243b的第二重新分布绝缘层241b的材料，可获得优异的协同效应。
重新分布层242a和242b可基本上执行使电子组件221和半导体芯片222的连接焊盘222P重新分布，并且重新分布层242a和242b的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层242a和242b可根据层的设计执行各种功能。例如，重新分布层242a和242b可包括例如接地(GND)图案、电源(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电源(PWR)图案等之外的各种信号图案(例如，数据信号图案等)。还可包括过孔图案等。重新分布层242a和242b可包括馈电图案。
重新分布过孔243a和243b可将形成在不同层上的重新分布层242a和242b、连接焊盘222P、电子组件221等彼此电连接，从而在天线基板100和其他构造之间产生电路径。重新分布过孔243a和243b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布过孔243a和243b可分别利用导电材料完全填充，或者导电材料可沿着过孔中的每个的壁形成。另外，重新分布过孔243a和243b的形状可以是与背侧过孔293的锥形形状的方向相反的锥形形状。重新分布过孔243a和243b可包括馈电过孔。
背侧布线结构290可包括：第一背侧布线层292a，设置在第一包封剂230a上；背侧过孔293，穿过第一包封剂230a和第二包封剂230b或者穿过第二包封剂230b，并且连接到框架210的布线层212或者第一背侧布线层292a；以及第二背侧布线层292b，设置在第二包封剂230b上并且连接到背侧过孔293。第一背侧布线层292a可连接到位于至少一侧上的第二通孔金属层215Hb。当背侧过孔293连接到框架210的布线层212时以及当背侧过孔293连接到第一背侧布线层292a时，背侧过孔293可形成为不同的深度。第二背侧布线层292b可设置在电子组件221和半导体芯片222的下部，以进一步改善EMI屏蔽效果和散热效果。背侧布线层292a和292b以及背侧过孔293的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。背侧布线层292a和292b以及背侧过孔293的至少一部分可用作接地件，并且在这种情况下，可电连接到连接构件240的重新分布层242a和242b之中的地。背侧过孔293可具有在与电子组件221和半导体芯片222的安装方向垂直的表面方向上沿着电子组件221和半导体芯片222的外周延伸的沟槽过孔或线过孔的形状。在这种情况下，背侧过孔293可与第二背侧布线层292b一起完全屏蔽电子组件221和半导体芯片222的下部，从而进一步改善EMI屏蔽效果。背侧过孔293可在所示的截面中具有锥形形状，并且可具有与连接构件240的重新分布过孔243a和243b的锥形形状相反的方向上的锥形形状。
具有使重新分布层242b的至少一部分暴露的开口的钝化层250可设置在连接构件240的上表面上。钝化层250可保护连接构件240免受外部物理损坏和化学损坏等的影响。钝化层250可包括绝缘树脂和无机填料，但是可不包括玻璃纤维。例如，钝化层250可以是ABF，但不限于此，并且可以是PID、阻焊剂等。背侧钝化层255也可形成在背侧布线结构290上。背侧钝化层255可保护背侧布线层292a和292b。钝化层250和背侧钝化层255可包括彼此相同的材料，从而通过对称效应来控制热膨胀系数(CTE)。
电连接到暴露的第二重新分布层242b的多个电连接结构270可设置在钝化层250的开口上。电连接结构270可以是用于将半导体封装件200A物理连接和/或电连接到天线基板100的结构。电连接结构270可利用诸如锡(Sn)或包含锡(Sn)的合金的低熔点金属(更具体地，焊料等)形成，但这仅是示例，而其材料不特别限于此。电连接结构270可以是焊盘、球、引脚等。电连接结构270可利用多层或单层形成。在多层结构的情况下，电连接结构270可包括铜柱和焊料，并且在单层的情况下，电连接结构270可包括锡-银焊料或铜，但这也仅是示例，而不限于此。电连接结构270的数量、间隔、布置类型等没有特别限制，并且可由本领域技术人员进行充分修改。
电连接结构270中的至少一个设置在扇出区域中。扇出区域是指设置半导体芯片222的外部的区域。扇出型封装件比扇入型封装件更可靠，能够实现多个I/O端子，并且有利于3D互连。此外，与球栅阵列(BGA)封装件和栅格阵列(LGA)封装件相比，扇出型封装件可制造更薄厚度的封装件，并且价格竞争力方面是优异的。
图11A至图15B是示出形成图9的天线模块的工艺的示例的示意性平面图和截面图。
参照图11A和图11B，可制备构成框架210的绝缘层211，形成穿过框架210的上表面和下表面的第一通孔210H1和第一外部通孔210H1a，分别在第一通孔210H1和第一外部通孔210H1a的内侧壁上形成第一通孔金属层215Ha和第一侧表面层215Sa，形成穿过绝缘层211的过孔213以及位于绝缘层211的上表面和下表面上的布线层212。
可通过机械钻孔和/或激光钻孔形成第一通孔210H1和第一外部通孔210H1a。然而，其不限于此，可根据绝缘层211的材料通过使用研磨颗粒的喷砂方法或使用等离子体的干蚀刻方法来执行上述步骤。可根据将要安装的电子组件221的尺寸、形状和数量等来设计第一通孔210H1的尺寸、形状等。第一外部通孔210H1a可沿着作为切割线的封装件边界线SL设置，随后在该切割线处执行锯切工艺。具体地，第一外部通孔210H1a可设置为沿着封装件边界线SL彼此分开。因此，绝缘层211可通过未形成第一外部通孔210H1a的区域保持在连接状态。
可通过镀覆工艺形成第一侧表面层215Sa和第一通孔金属层215Ha，并且可与框架210的布线层212一起形成第一侧表面层215Sa和第一通孔金属层215Ha。第一侧表面层215Sa和第一通孔金属层215Ha可连接到位于框架210的上表面和下表面上的布线层212。布线层212的一部分可被解释为构成第一侧表面层215Sa和第一通孔金属层215Ha。在这种情况下，第一侧表面层215Sa可指布线层212中的具体设置在第一外部通孔210Ha的内侧壁上的区域，并且第一通孔金属层215Ha可指布线层212中的具体设置在第一通孔210H1的内侧壁上的区域。布线层212、第一侧表面层215Sa和第一通孔金属层215Ha可具有基本相同的厚度。过孔213可通过以下方法形成：通过光刻法、机械钻孔、激光钻孔等形成孔，然后使用镀覆等填充导电材料。
参照图12A和图12B，可将粘合膜附着到绝缘层211的一侧，可将电子组件221设置在第一通孔210H1中，并且形成第一包封剂230a。接下来，可去除粘合膜以形成第一重新分布绝缘层241a。
可使用任何粘合膜，只要粘合膜能够固定绝缘层211即可，并且可使用任何已知的带等作为示例，其不受限制。作为已知的带的示例，可使用可通过热处理减弱其粘合强度的热处理可固化粘合带以及可通过紫外线辐射减弱其粘合强度的紫外线可固化粘合带等。例如，可通过将电子组件221附着到第一通孔210H1中的粘合膜来设置电子组件221。第一包封剂230a可包封绝缘层211和电子组件221的至少下表面，可填充第一通孔210H1和第一外部通孔210H1a中的空间。第一包封剂230a可通过已知方法形成。例如，第一包封剂230a可通过层压和固化第一包封剂230a的前体来形成。可选地，第一包封剂230a可通过利用第一包封剂230a涂覆粘合膜以包封电子组件221并固化来形成。通过固化，可固定电子组件221。例如，可使用以下方法作为层压方法：执行在高温下对对象施加压力持续一定时间段并且减小压力的热压工艺，将对象在冷压机中冷却，并且分离工作工具等。例如，可使用利用刮刀涂敷墨水的丝网印刷方法、使墨水雾化并喷涂雾化的墨水的喷涂印刷方法等作为涂覆方法。
剥离粘合膜的方法可没有特别限制，但可通过已知方法实施。例如，在使用通过热处理减弱其粘合强度的热处理可固化粘合带、通过紫外线辐射减弱其粘合强度的紫外线可固化粘合带等的情况下，可在通过粘合膜的热处理减弱其粘合强度之后形成粘合膜的剥离。
参照图13A和图13B，形成穿过框架210的上表面和下表面的第二通孔210H2和第二外部通孔210H2a，分别在第二通孔210H2和第二外部通孔210H2a的内侧壁上形成第二通孔金属层215Hb和第二侧表面层215Sb，形成穿过第一重新分布绝缘层241a的第一重新分布过孔243a、位于第一重新分布绝缘层241a上的第一重新分布层242a以及第一背侧布线层292a。
除了框架210之外，第二通孔210H2和第二外部通孔210H2a可形成为还穿过第一包封剂230a和第一重新分布绝缘层241a。第二通孔210H2和第二外部通孔210H2a可通过机械钻孔和/或激光钻孔形成。可根据将要安装的半导体芯片222的尺寸、形状和数量来设计第二通孔210H2的尺寸、形状等。第二外部通孔210H2a可沿着封装件边界线SL(用作随后执行锯切工艺的切割线，参照图11B)设置。具体地，第二外部通孔210H2a可沿着封装件边界线SL设置，以连接在第一外部通孔210H1a之间。因此，绝缘层211可通过填充在第一外部通孔210H1a中的第一包封剂230a来保持未形成第二外部通孔210H2a的区域中的连接状态。如图13B的放大图中所示，考虑到连接区域中的工艺误差，第一外部通孔210H1a和第二外部通孔210H2a可以以预定距离D1彼此叠置。另外，第一外部通孔210H1a和第二外部通孔210H2a可具有不同的宽度D2和D3，但不限于此，并且可具有相同的宽度。
可通过镀覆工艺形成第二侧表面层215Sb和第二通孔金属层215Hb，并且可与第一重新分布层242a和第一背侧布线层292a一起形成第二侧表面层215Sb和第二通孔金属层215Hb。侧表面层215Sb和第二通孔金属层215Hb的至少一部分可连接到位于框架210的上表面上的第一重新分布层242a，并且可连接到位于框架210的下表面上的第一背侧布线层292a。第二侧表面层215Sb、第二通孔金属层215Hb、第一重新分布层242a和第一背侧布线层292a可具有基本相同的厚度。第一重新分布过孔243a可通过以下方法形成：根据材料通过光刻法、机械钻孔和/或激光钻孔等形成孔，并且使用镀覆等填充导电材料。
参照图14A和图14B，可将粘合膜附着到绝缘层211的一侧，可在第二通孔210H2中设置半导体芯片222，并且可形成第二包封剂230b。接下来，可去除粘合膜，可形成第二重新分布绝缘层241b、第二重新分布过孔243b和第二重新分布层242b，并且可形成钝化层250。
粘合膜可与上面参照图12A和图12B描述的粘合膜相同，并且可以以相同的方式去除。例如，可以按使半导体芯片222附着到第二通孔210H2中的粘合膜的这样的方式设置半导体芯片222。第二包封剂230b可至少包封半导体芯片222的下表面并填充第二通孔210H2和第二外部通孔210H2a中的空间。第二包封剂230b可延伸以在电子组件221的下部覆盖第一包封剂230a的下表面。第二包封剂230b可按照与上述第一包封剂230a的方式相同的方式形成。可通过形成第二重新分布绝缘层241b、第二重新分布过孔243b和第二重新分布层242b来形成连接构件240。可通过层压钝化层250的前体然后固化的方法或者通过涂敷钝化层250的形成材料然后固化的方法形成钝化层250。
参照图15A和图15B，可在第二包封剂230b的下表面上形成第二背侧布线层292b和背侧过孔293以形成背侧布线结构290，并且可形成覆盖背侧布线结构290的背侧钝化层255。接下来，可在钝化层250中形成使第二重新分布层242b的至少一部分暴露的开口，并且可在开口上形成电连接结构270。接下来，可执行分离工艺，以通过锯切工艺分离成单独的半导体封装件200A。
背侧过孔293可穿过第一包封剂230a和第二包封剂230b中的至少一个以连接到第一背侧布线层292a或布线层212。可通过镀覆工艺形成第二背侧布线层292b和背侧过孔293。背侧钝化层255可按照与钝化层250的方式相同的方式形成，并且可在该步骤中与钝化层250同时形成。
形成电连接结构270的方法可没有特别限制，但是可根据结构和形状使用本领域公知的方法形成。电连接结构270可通过回流焊固定，并且为了增强固定强度，电连接结构270的一部分可嵌入在钝化层250中，并且剩余部分可暴露到外部，从而提高可靠性。还可在电连接结构270的下部设置单独的凸块下金属层。
可执行锯切工艺以沿着第一外部通孔210H1a和第二外部通孔210H2a切割第一包封剂230a和第二包封剂230b。通过锯切工艺，可最终制造单独的半导体封装件200A。接下来，参照图9，半导体封装件200A和制备的天线基板100可连接成上下堆叠。天线基板100可通过电连接结构270连接到半导体封装件200A。电连接结构270可连接到暴露于天线基板100的开口的基板布线层112。因此，最终，可制造如图9中所示的天线模块500A。
图16是示出半导体封装件的另一示例的示意性截面图。
参照图16，在根据另一示例的半导体封装件200B中，背侧布线结构290可包括背侧布线层292和背侧过孔293。也就是说，半导体封装件200B可包括位于第二包封剂230b上的背侧布线层292以及穿过第一包封剂230a和第二包封剂230b以使背侧布线层292和框架210的布线层212连接的背侧过孔293。背侧过孔293的与电子组件221和半导体芯片222的下表面相邻的至少一部分可以是在与电子组件221和半导体芯片222的安装方向垂直的表面方向上沿着电子组件221和半导体芯片222的边缘延伸的线过孔或沟槽过孔。另外，在半导体封装件200B中，绝缘层211的上表面和下表面可利用布线层212完全覆盖。因此，框架210的绝缘层211可被布线层212以及金属层215S、215Ha和215Hb完全包围。其他构造或制造方法的描述与根据上述示例的半导体封装件200A的描述基本相同。
图17是示出半导体封装件的另一示例的示意性截面图。
参照图17，在根据另一示例的半导体封装件200C中，框架210可包括：第一绝缘层211a，接触连接构件240；第一布线层212a，与连接构件240接触并且嵌入在第一绝缘层211a中；第二布线层212b，设置在第一绝缘层211a的嵌入有第一布线层212a的区域的相对侧上；第二绝缘层211b，设置在第一绝缘层211a上并覆盖第二布线层212b；以及第三布线层212c，设置在第二绝缘层211b上。由于框架210包括更多数量的布线层212a、212b和212c，所以可进一步简化连接构件240。因此，可解决由在形成连接构件240的工艺中发生的缺陷引起的良率劣化。此外，第一布线层212a、第二布线层212b和第三布线层212c可电连接到连接焊盘222P。第一布线层212a和第二布线层212b可通过穿过第一绝缘层211a的第一过孔213a电连接，第二布线层212b和第三布线层212c可通过穿过第二绝缘层211b的第二过孔213b电连接。
第一布线层212a可从第一绝缘层211a向内凹陷。在如上所述的第一布线层212a从第一绝缘层211a向内凹陷，使得第一绝缘层211a的上表面和第一布线层212a的上表面具有台阶部分的情况下，可防止由第一包封剂230a的材料渗出引起的第一布线层212a的污染。框架210的布线层212a、212b和212c的厚度可大于连接构件240的重新分布层242的厚度。
当形成用于第一过孔213a的孔时，第一布线层212a的焊盘中的一些可用作阻挡件。因此，就工艺而言可有利于将第一过孔213a构造成具有第一过孔213a的上表面的宽度小于下表面的宽度的锥形形状。在这种情况下，第一过孔213a可与第二布线层212b的焊盘图案成为一体。此外，当形成用于第二过孔213b的孔时，第二布线层212b的焊盘中的一些可用作阻挡件，因此，就工艺而言也可有利于将第二过孔213b构造成具有第二过孔213b的上表面的宽度小于下表面的宽度的锥形形状。在这种情况下，第二过孔213b可与第三布线层212c的焊盘图案成为一体。其他组件的描述可与如上所述的半导体封装件200A的描述基本相同。因此，将省略其详细描述。
图18是示出半导体封装件的另一示例的示意性截面图。
参照图18，在根据另一示例的半导体封装件200D中，框架210可包括：第一绝缘层211a；第一布线层212a和第二布线层212b，设置在第一绝缘层211a的两个表面上；第二绝缘层211b，设置在第一绝缘层211a上并覆盖第一布线层212a；第三布线层212c，设置在第二绝缘层211b上；第三绝缘层211c，设置在第一绝缘层211a上并覆盖第二布线层212b；以及第四布线层212d，设置在第三绝缘层211c上。由于框架210包括更多数量的布线层212a、212b、212c和212d，所以可进一步简化连接构件240。因此，可解决由在形成连接构件240的工艺中发生的缺陷引起的良率劣化。此外，第一布线层212a、第二布线层212b、第三布线层212c和第四布线层212d可通过穿过第一绝缘层211a的第一过孔213a、穿过第二绝缘层211b的第二过孔213b和穿过第三绝缘层211c的第三过孔213c电连接。
第一绝缘层211a的厚度可大于第二绝缘层211b和第三绝缘层211c的厚度。基本上，第一绝缘层211a可具有相对大的厚度以保持刚度，并且可引入第二绝缘层211b和第三绝缘层211c以形成更多数量的布线层212c和212d。第一绝缘层211a可包括与第二绝缘层211b和第三绝缘层211c的绝缘材料不同的绝缘材料。例如，第一绝缘层211a可以是例如包括芯、填料和绝缘树脂的半固化片，第二绝缘层211b和第三绝缘层211c可以是包括填料和绝缘树脂的ABF膜或PID膜，但不限于此。类似地，穿过第一绝缘层211a的第一过孔213a的平均直径可大于穿过第二绝缘层211b的第二过孔213b的平均直径和穿过第三绝缘层211c的第三过孔213c的平均直径。框架210的布线层212a、212b、212c和212d的厚度可大于连接构件240的重新分布层242的厚度。其他组件的详细描述与上述的半导体封装件200A的描述基本相同。因此，将省略其详细描述。
如上面所阐述的，根据本公开中的示例性实施例，可提供一种在通孔和半导体芯片之间具有改善的电屏蔽的半导体封装件和包括该半导体封装件的天线模块。
尽管上面已经示出和描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本发明的由所附权利要求限定的范围的情况下进行修改和变型。

Claims (21)

1.一种半导体封装件，包括：
框架，具有第一通孔；
半导体芯片，具有有效表面和无效表面，连接焊盘设置在所述有效表面上，所述无效表面设置在所述有效表面的相对侧上，并且所述半导体芯片设置在所述框架的所述第一通孔中，且所述有效表面朝上；
第一包封剂，包封所述半导体芯片的至少一部分；
第二包封剂，设置在所述框架的外侧壁的一部分上；以及
连接构件，设置在所述半导体芯片的所述有效表面上并包括电连接到所述半导体芯片的所述连接焊盘的重新分布层，
其中，所述框架包括：绝缘层，具有上表面、下表面以及将所述上表面和所述下表面连接的内侧壁和外侧壁，所述绝缘层的所述外侧壁包围所述绝缘层的内侧壁，所述绝缘层的所述内侧壁通过所述第一通孔暴露；布线层，位于所述绝缘层的所述上表面和所述下表面上；第一金属层，位于所述绝缘层的整个外侧壁上；第二金属层，位于所述第一通孔的整个内侧壁上；以及过孔，穿过所述绝缘层的所述上表面和所述下表面。
2.根据权利要求1所述的半导体封装件，其中，所述第一金属层的至少一部分在所述框架的外围处暴露在所述第一包封剂和所述第二包封剂之间。
3.根据权利要求1所述的半导体封装件，其中，所述第一金属层包括第一侧表面层和第二侧表面层，所述第一侧表面层和所述第二侧表面层设置成在沿着所述绝缘层的所述外侧壁的一些部分中叠置并且彼此接触。
4.根据权利要求1所述的半导体封装件，其中，所述第一包封剂和所述第二包封剂交替地设置在所述框架的所述外侧壁上。
5.根据权利要求1所述的半导体封装件，其中，所述第一包封剂和所述第二包封剂在所述框架的所述外侧壁上具有不同的宽度。
6.根据权利要求1所述的半导体封装件，其中，所述绝缘层在所有内侧壁和外侧壁上被所述第一金属层和所述第二金属层覆盖。
7.根据权利要求1所述的半导体封装件，其中，所述框架还具有第二通孔，
所述半导体封装件还包括设置在所述第二通孔中并包括半导体芯片和无源组件中的至少一个的电子组件，
其中，所述第二包封剂包封所述电子组件的至少一部分。
8.根据权利要求7所述的半导体封装件，其中，所述第二金属层包括第一通孔金属层和第二通孔金属层，所述第一通孔金属层和所述第二通孔金属层分别设置在所述第一通孔的整个内侧壁和所述第二通孔的整个内侧壁上。
9.根据权利要求8所述的半导体封装件，其中，所述第一通孔金属层延伸到所述第二包封剂的侧表面。
10.根据权利要求8所述的半导体封装件，其中，所述连接构件包括位于所述半导体芯片的所述有效表面上的重新分布绝缘层、位于所述重新分布绝缘层上的重新分布层以及穿过所述重新分布绝缘层以连接到所述半导体芯片的所述连接焊盘的重新分布过孔，并且
所述第一通孔金属层延伸到所述连接构件的所述重新分布绝缘层的侧表面。
11.根据权利要求8所述的半导体封装件，其中，所述第二通孔金属层连接到所述框架的所述布线层。
12.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
背侧过孔，所述背侧过孔穿过所述第一包封剂和所述第二包封剂，以连接到所述框架的所述布线层；以及
背侧布线层，设置在所述背侧过孔上。
13.根据权利要求12所述的半导体封装件，其中，所述背侧布线层的一部分被设置为覆盖所述半导体芯片的所述无效表面。
14.一种天线模块，包括：
天线基板，包括天线图案；以及
半导体封装件，设置在所述天线基板的下表面上以电连接到所述天线基板，并且具有嵌入在其中的两个或更多个电子组件，
其中，所述半导体封装件包括具有第一通孔和第二通孔的框架，位于所述第一通孔和所述第二通孔中的所述电子组件设置有相应的有效表面并具有面向所述天线基板的所述下表面的连接焊盘，并且
其中，所述框架包括：绝缘层，具有上表面、下表面以及将所述上表面和所述下表面连接的内侧壁和外侧壁，所述绝缘层的所述外侧壁包围所述绝缘层的内侧壁，所述绝缘层的所述内侧壁通过所述第一通孔和所述第二通孔暴露；第一金属层，位于所述绝缘层的整个外侧壁上；第二金属层，位于所述第一通孔和所述第二通孔中的每个的整个内侧壁上；以及过孔，穿过所述绝缘层的所述上表面和所述下表面。
15.根据权利要求14所述的天线模块，其中，所述框架的所述过孔设置在所述电子组件的外侧且位于所述第一金属层和所述第二金属层之间。
16.根据权利要求14所述的天线模块，其中，所述第一金属层在一些部分中沿着所述绝缘层的所述外侧壁形成至少一个台阶。
17.一种半导体封装件，包括：
框架，包括：
绝缘层，具有第一表面、第二表面以及将所述第一表面和所述第二表面连接的内侧壁和外侧壁，并且形成有第一通孔，所述绝缘层的所述外侧壁包围所述绝缘层的内侧壁，所述绝缘层的所述内侧壁通过所述第一通孔暴露，
布线层，设置在所述第一表面和所述第二表面上，
第一金属层，设置在所述绝缘层的整个外侧壁上，
第二金属层，设置在所述第一通孔的整个内侧壁上，以及
过孔，贯穿所述绝缘层至所述绝缘层的所述第一表面和所述第二表面；以及
半导体芯片，具有连接焊盘并设置在所述第一通孔中，且所述连接焊盘平行于所述绝缘层的所述第一表面设置。
18.根据权利要求17所述的半导体封装件，其中，所述框架还包括形成在所述绝缘层中的第二通孔，并且
所述半导体封装件还包括设置在所述第二通孔中的电子组件。
19.根据权利要求18所述的半导体封装件，所述半导体封装件还包括：
第一包封剂，包封所述半导体芯片的至少一部分；以及
第二包封剂，包封所述框架的外侧壁的至少一部分和所述电子组件的至少一部分。
20.根据权利要求19所述的半导体封装件，所述半导体封装件还包括：
背侧过孔，穿过所述第一包封剂和所述第二包封剂以连接到所述框架的所述布线层；以及
背侧布线层，设置在所述背侧过孔上。
21.一种天线模块，包括：
天线基板，包括天线图案；以及
如权利要求1-13以及权利要求17-20中任一项所述的半导体封装件，设置在所述天线基板的下表面上，并通过设置在所述半导体封装件的连接构件上的电连接结构电连接到所述天线图案。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102426215B1 (ko) * 2018-12-04 2022-07-28 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 모듈
KR20210119656A (ko) * 2020-03-25 2021-10-06 삼성전기주식회사 안테나 모듈
US20230036650A1 (en) * 2021-07-27 2023-02-02 Qualcomm Incorporated Sense lines for high-speed application packages

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079756A (ja) * 2002-08-16 2004-03-11 Fujitsu Ltd 薄膜多層配線基板、電子部品パッケージ、及び、電子部品パッケージの製造方法
JP2018093162A (ja) * 2016-12-06 2018-06-14 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ
CN108389855A (zh) * 2017-02-03 2018-08-10 三星电机株式会社 半导体封装件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100723491B1 (ko) * 2005-07-14 2007-05-30 삼성전자주식회사 범용 인쇄 회로 기판 및 이를 사용한 스마트 카드
US7923850B2 (en) * 2008-08-26 2011-04-12 Advanced Micro Devices, Inc. Semiconductor chip with solder joint protection ring
KR101335378B1 (ko) 2012-04-12 2013-12-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR20170067947A (ko) 2015-12-08 2017-06-19 에스케이하이닉스 주식회사 측면 차폐부를 가지는 반도체 패키지 및 제조 방법
US10546835B2 (en) * 2015-12-22 2020-01-28 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR101983188B1 (ko) * 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR102561987B1 (ko) * 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
KR101872644B1 (ko) 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079756A (ja) * 2002-08-16 2004-03-11 Fujitsu Ltd 薄膜多層配線基板、電子部品パッケージ、及び、電子部品パッケージの製造方法
JP2018093162A (ja) * 2016-12-06 2018-06-14 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ
CN108389855A (zh) * 2017-02-03 2018-08-10 三星电机株式会社 半导体封装件及其制造方法

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