CN111223823B - 半导体芯片和半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体芯片和半导体封装件，所述半导体封装件包括连接结构、半导体芯片和包封剂。所述连接结构包括：绝缘层；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且连接到所述重新分布层。所述半导体芯片具有设置有连接焊盘的有效表面和与所述有效表面背对的无效表面，并且所述有效表面设置在所述连接结构上以面对所述连接结构。所述包封剂覆盖所述半导体芯片的至少一部分。所述半导体芯片包括形成在所述有效表面中的槽和围绕所述有效表面中的所述槽设置的坝结构。

Description

半导体芯片和半导体封装件
本申请要求于2018年11月23日在韩国知识产权局提交的第10-2018-0146216号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体领域，更具体地，涉及一种其有效表面中设置有槽的半导体芯片和一种电连接结构可延伸到设置有半导体芯片的区域的外部的扇出型半导体封装件。
背景技术
近来，在与半导体芯片相关的技术开发中的显著趋势已经是减小半导体芯片的尺寸。因此，在封装技术的领域中，根据对小尺寸半导体芯片等的需求的快速增长，已经需要实现一种在包括多个引脚的同时具有紧凑尺寸的半导体封装件。
为满足如上所述的技术需求而提出的半导体封装技术的类型之一是扇出型半导体封装件。这样的扇出型封装件具有紧凑的尺寸，并且可允许通过使电连接结构重新分布到设置有半导体芯片的区域的外部来实现多个引脚。
然而，在制造扇出型封装件的工艺中，包封半导体芯片的包封剂渗出到连接焊盘等的缺陷经常发生。
发明内容
本公开的一方面提供了一种可抑制由于包封剂而引起的渗出缺陷并且可改善过孔的可靠性的半导体封装件。
根据本公开的一方面，一种半导体封装件可包括连接结构、半导体芯片和包封剂。所述连接结构包括：绝缘层；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且连接到所述重新分布层。所述半导体芯片具有设置有连接焊盘的有效表面和与所述有效表面背对的无效表面，并且所述有效表面设置在所述连接结构上以面对所述连接结构。所述包封剂覆盖所述半导体芯片的至少一部分，并且所述半导体芯片包括形成在所述有效表面中的槽和围绕所述有效表面中的所述槽设置的坝结构。
所述槽可设置在所述半导体芯片的边缘和所述连接焊盘之间。
所述槽可沿着所述半导体芯片的所述有效表面的外周连续形成。
所述半导体芯片可包括多个槽，所述多个槽包括分别沿着所述半导体芯片的所述有效表面的相应边缘连续形成并且彼此断开的槽。
所述半导体芯片可包括钝化层，所述钝化层沿着所述有效表面的角部区域延伸且位于所述多个槽的相邻槽之间。
所述槽可具有相对于所述有效表面按照不同角度倾斜的多个倾斜表面。
所述槽可以是凹陷到所述有效表面中的激光加工的槽。
所述坝结构可以是通过激光加工所述半导体芯片而形成的毛刺并且从所述有效表面向外部延伸。
所述半导体封装件可包括框架，所述框架设置在所述连接结构上并且具有通孔，所述半导体芯片设置在所述通孔中。
所述包封剂可填充所述通孔，并且覆盖所述半导体芯片的所述无效表面和侧表面。
所述包封剂可延伸到所述半导体芯片的所述有效表面的一部分。
所述包封剂可填充在所述槽的至少一部分中。
根据本公开的另一方面，一种半导体芯片包括：主体，具有平面表面；多个连接焊盘，沿着所述平面表面设置并且电连接到所述主体中的电子电路；槽，沿着所述平面表面的外周凹陷到所述平面表面中；以及坝，沿着所述槽的外周从所述平面表面延伸。所述槽和所述坝设置在所述多个连接焊盘和所述主体的所述平面表面的边缘之间。
根据本公开的另一方面，一种半导体封装件包括：如上所述的半导体芯片；连接结构，包括：绝缘层、设置在所述绝缘层上的重新分布层以及贯穿所述绝缘层并且连接到所述重新分布层和所述半导体芯片的连接焊盘的连接过孔；以及包封剂，覆盖所述半导体芯片的至少一部分，并且部分地延伸到所述半导体芯片的所述槽中。
附图说明
通过以下结合附图的详细描述，本公开的以上和其他方面、特征和其他优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出在被封装之前和被封装之后的扇入型半导体封装件的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出安装在印刷电路板上并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图6是示出嵌在印刷电路板中并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图；
图9是示出根据本公开的原理的半导体封装件的示例的示意性截面图；
图10是示出可在图9的半导体封装件中使用的半导体芯片的槽的截面图；
图11是沿着图9的半导体封装件的I-I′线截取的示意性平面图；
图12是沿着图9的半导体封装件的I-I′线截取的另一示意性平面图；以及
图13和图14示出了根据变型示例的半导体封装件。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，组件的形状、尺寸等可被夸大或缩小。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板电脑(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如主板等的印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。此外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必然限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，半导体封装用于补偿半导体芯片和电子装置的主板之间的电路宽度的差异。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是，例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并且包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222非常小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250、可形成开口2251并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性并且按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距也可能不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301重新分布，并且在扇入型半导体封装件2200安装在印刷电路板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌在印刷电路板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。这里，钝化层2150还可形成在连接结构2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；布线层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和布线层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当减小半导体芯片的尺寸时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸之外的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装件指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且扇出型半导体封装件是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述可抑制由于包封剂而引起的渗出缺陷并且可改善过孔的可靠性的半导体封装件。
图9是示出半导体封装件的示例的示意性截面图。图10是示出可在图9的半导体封装件中使用的半导体芯片的槽的截面图。图11是沿着图9的半导体封装件的I-I′线截取的示意性平面图。图12是沿着图9的半导体封装件的I-I′线截取的另一示意性平面图。
参照图9，根据示例性实施例的半导体封装件100A可包括作为主要组件的连接结构140、半导体芯片120、包封剂130等。槽124和围绕槽124的坝结构126可形成在半导体芯片120的有效表面中。除了上述的组件之外，半导体封装件100A还可包括框架110、钝化层150、凸块下金属160、电连接金属170等。
框架110可根据特定材料进一步改善半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。当如将在下面描述的示例性实施例中那样在框架110中形成贯通布线等时，半导体封装件100A可用作叠层封装(POP)型封装件。根据本示例性实施例，框架110可具有通孔110H，并且半导体芯片120可设置在通孔110H中。在这种情况下，半导体芯片120的侧表面可被框架110围绕。然而，这样的形式仅是示例并且可进行各种修改以具有其他的形式，并且框架110可根据这样的形式执行另外的功能。框架110可省略，但当半导体封装件100A包括框架110时，在确保板级可靠性方面可更有利。
框架110可包括绝缘层111。绝缘材料可用作绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。这样的框架110可用作支撑构件。
半导体芯片120可设置在连接结构140上并且可以是按照在单个芯片中集成数量为数百至数百万个或更多个的元件而提供的集成电路(IC)。在这种情况下，例如，IC可以是诸如中央处理器(例如CPU)、图形处理器(例如GPU)、数字信号处理器、密码处理器、微处理器、微控制器等的应用处理器芯片，但不限于此。例如，IC还可以是诸如电源管理IC(PMIC)、易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存等的存储器芯片，或者诸如模拟数字转换器、专用IC(ASIC)等的逻辑芯片。
半导体芯片120可以是没有形成单独的凸块或布线层的处于裸态的集成电路。然而，半导体芯片120不限于此，而还可以是封装型IC。集成电路可在有效晶圆的基础上形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可使半导体芯片120电连接至其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)等的金属材料而没有特别限制。此外，半导体芯片120的设置有连接焊盘122的表面可以是有效表面，并且半导体芯片120的与有效表面背对的表面可以是无效表面。
包封剂130可覆盖半导体芯片120的至少一部分，并且可包封所示出的框架110和半导体芯片120。此外，包封剂130可填充通孔110H的至少一部分、覆盖半导体芯片120的无效表面和侧表面并且覆盖半导体芯片120的有效表面(例如，具有连接焊盘122的表面)的一部分。包封剂130可包括绝缘材料，并且绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、具有浸在热固性树脂和热塑性树脂中的诸如无机填料的增强材料的树脂(诸如，ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT)树脂等)。此外，可使用诸如环氧塑封料(EMC)的模制材料，并且还可使用感光介电材料(即，感光包封剂(PIE))。可选地或除此之外，诸如热固性树脂或热塑性树脂的绝缘树脂浸在无机填料和/或诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的材料还可用作绝缘材料。
在本示例性实施例中，如图9中所示，半导体芯片120可包括形成在其有效表面中的槽124，并且坝结构126可围绕有效表面中的槽124设置。例如，坝结构126可设置在槽124的一侧或两侧上。通常，在半导体封装件中，可通过用包封剂130覆盖半导体芯片的无效表面和侧表面来保护半导体芯片120。在这种情况下，包封剂的材料在固化之前可在包封工艺中无意地渗出到半导体芯片的有效表面上。因此，形成在有效表面上的连接焊盘可被包封剂污染，包封剂可侵占连接焊盘122并且阻碍连接焊盘122和重新分布层142a之间的电接触的建立。在这种情况下，当在随后的工艺中形成连接到连接焊盘的重新分布层时，过孔的开口缺陷、过孔的连通性降低、电短路等发生，使得可能降低过孔的可靠性。
另一方面，在根据示例性实施例的半导体芯片100A中，槽124可形成在半导体芯片120的边缘和半导体芯片120的形成有连接焊盘122的有效表面上的连接焊盘122之间。槽124可沿着半导体芯片120的边缘连续形成，从而可沿着有效表面的整个外周延伸。也就是说，多个连接焊盘122可被连续形成为围绕连接焊盘122的一个槽124围绕。因此，即使在利用包封剂130包封半导体芯片120时，包封剂130的材料在固化前渗透到半导体芯片120的形成有连接焊盘122的有效表面上，仍可通过槽124而防止或减少包封剂130的材料渗出到连接焊盘122的现象。结果，可防止如上所述的诸如过孔的可靠性降低等的问题。在这种情况下，如图10中所示，包封剂130可填充在槽124的至少一部分中或延伸到槽124的至少一部分中。此外，如在本示例性实施例中那样，当围绕槽124形成坝结构126时，可提前抑制包封剂130的材料的渗透，因此可更有效地减少渗出。
如图11中所示，这样的坝结构126可形成在槽124周围并围绕槽124，并且当从上面观察时，这样的坝结构126可形成为与槽124类似的形式。换句话说，当从上面观察时，坝结构126的形状可与槽124的形状相同，但尺寸不同。坝结构126可形成在槽124的一侧或两侧上，并可沿着有效表面的整个外周连续延伸并围绕连接焊盘122。
此外，如图11中所示，在沿着半导体芯片120的边缘连续形成槽124的情况下，可完全阻塞包封剂130的材料可渗入的空间，使得阻塞效应可特别优异。槽124可从半导体芯片120的有效表面向半导体芯片120的无效表面凹陷预定深度，并且槽124可以是激光加工的槽。在这种情况下，如图9中所示，槽124可具有以不同角度(例如，相对于有效表面的不同角度)倾斜的多个倾斜表面。此外，当槽124通过激光加工实现时，坝结构126可以是通过激光加工半导体芯片120而形成的毛刺。如此，坝结构126可通过单独的工艺围绕槽124形成，或在激光加工期间在形成槽124的工艺中围绕槽124自然形成。因此，可改善工艺效率。当坝结构126是通过激光加工形成的毛刺时，坝结构126的表面可能不均匀，这是因为它是激光加工副产品的沉积物。
可选地，槽124可不具有围绕有效表面的整个外周延伸的集成结构，而可替代地呈现为多个分开的区域。也就是说，如图12中所示，槽124可包括分别沿着半导体芯片120的多个边缘120S1、120S2、120S3和120S4连续形成并且彼此断开或彼此间隔开的多个槽124。更具体地，多个槽124可包括均呈连续形成的区段的形式、分别沿着半导体芯片120的第一边缘120S1、第二边缘120S2、第三边缘120S3和第四边缘120S4并且在角部部分处彼此断开的多个槽124。此外，对应于多个槽124或区段的坝结构126可围绕多个槽124或区段设置以提前抑制渗出。如上所述，同样在多个槽124或区段分别沿着半导体芯片120的边缘120S1、120S2、120S3和120S4连续形成的情况下，可保护至少多个连接焊盘122免受包封剂130的材料的渗出的影响。如图12中所示，当多个槽124或区段和坝结构126局部地形成时，半导体芯片120可包括覆盖有效表面的角部区域的钝化层123，并且半导体芯片120可通过钝化层123阻塞从角部区域渗透的包封剂130的材料。钝化层123可以是氧化物膜、氮化物膜等，或者是氧化物膜和氮化物膜的双层。除了半导体芯片120的角部区域之外，钝化层123还可形成在其他区域中以保护半导体芯片120，并且还可覆盖连接焊盘122的一部分。通常，钝化层123可设置在槽124的相邻区段之间并且可延伸至基本上填充槽124的相邻区段之间的空间。
此外，将参照图9描述半导体封装件100A的其他组件。连接结构140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十至数百个连接焊盘122可通过连接结构140重新分布，并且可根据功能通过电连接金属170物理连接和/或电连接到外部。为此，连接结构140可包括导电重新分布层142a、142b和142c。作为示例，连接结构140可包括：第一绝缘层141a，设置在框架110和半导体芯片120的有效表面上和/或与框架110和半导体芯片120的有效表面接触；第一重新分布层142a，设置在第一绝缘层141a上；第一连接过孔143a，穿过第一绝缘层141a使第一重新分布层142a和半导体芯片120的连接焊盘122彼此连接；第二绝缘层141b，设置在第一绝缘层141a上；第二重新分布层142b，设置在第二绝缘层141b上；第二连接过孔143b，贯穿第二绝缘层141b并且使第一重新分布层142a和第二重新分布层142b彼此连接；第三绝缘层141c，设置在第二绝缘层141b上；第三重新分布层142c，设置在第三绝缘层141c上；以及第三连接过孔143c，贯穿第三绝缘层141c并且使第二重新分布层142b和第三重新分布层142c彼此连接。第一重新分布层142a、第二重新分布层142b和第三重新分布层142c可电连接到半导体芯片120的连接焊盘122。然而，如果需要，重新分布层142a、142b、142c、绝缘层141a、141b、141c以及连接过孔143a、143b、143c的数量可改变。
包括在绝缘层141a、141b和141c中的绝缘材料还可以是例如感光介电材料。当绝缘层141a、141b和141c具有感光介电性能时，绝缘层141a、141b和141c可形成为具有较小的厚度，并且可更容易地实现连接过孔143a、143b和143c的精细的节距。绝缘层141a、141b和141c中的每个可以是包括绝缘树脂和无机填料的感光介电绝缘层。当绝缘层141a、141b和141c为多层时，绝缘层141a、141b和141c的材料可彼此相同，并且可选地，绝缘层141a、141b和141c的材料可彼此不同。当绝缘层141a、141b和141c为多层时，绝缘层141a、141b和141c可根据工艺彼此一体化，使得它们之间的边界还可不明显。可形成比附图中示出的绝缘层的数量更多的绝缘层。
重新分布层142a、142b和142c可用于使连接焊盘122大体上重新分布。重新分布层142a、142b和142c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142a、142b和142c可根据它们的相应层的设计执行各种功能。例如，重新分布层142a、142b和142c可包括接地图案、电力图案、信号图案等。这里，信号图案可包括除了接地图案、电力图案等之外的各种信号图案，诸如数据信号图案等。另外，重新分布层142a、142b和142c可包括过孔焊盘图案、连接端子焊盘图案等。
连接过孔143a、143b和143c可使形成在不同层上的重新分布层142a、142b、142c和连接焊盘122等彼此电连接，结果在半导体封装件100A中形成电路径。连接过孔143a、143b和143c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔143a、143b和143c中的每个可完全填充有导电材料，或者导电材料还可沿着通路孔中的每个的壁形成。另外，连接过孔143a、143b和143c中的每个可具有现有技术中已知的所有的形状，诸如锥形形状、圆柱形形状等。
钝化层150可保护连接结构140免受外部物理损坏或外部化学损坏的影响。钝化层150可具有使连接结构140的重新分布层142a、142b和/或142c的至少部分暴露的开口151。形成在钝化层150中的开口151的数量可以是数十至数千。钝化层150的材料没有特别限制。例如，绝缘材料可用作钝化层150的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。可选地，还可使用阻焊剂。
凸块下金属160可改善电连接金属170的连接可靠性，以改善半导体封装件100A的板级可靠性。凸块下金属160可连接到连接结构140的通过钝化层150的开口151暴露的重新分布层142a、142b和142c。凸块下金属160可通过已知的金属化方法使用已经的导电材料(诸如金属)形成在钝化层150的开口151中，但不限于此。
电连接金属170可使半导体封装件100A物理连接和/或电连接到外部。例如，半导体封装件100A可通过电连接金属170安装在电子装置的主板上。电连接金属170中的每个可利用导电材料形成，例如焊料等。然而，这仅是示例，并且电连接金属170中的每个的材料不特别限于此。电连接金属170中的每个可以是焊盘、焊球、引脚等。电连接金属170可形成为多层或单层结构。当电连接金属170形成为多层结构时，电连接金属170可包括铜(Cu)柱和焊料。当电连接金属170形成为单层结构时，电连接金属170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接金属170不限于此。
电连接金属170的数量、间隔、布置形式等没有特别限制，而是可根据设计细节修改。例如，根据连接焊盘122的数量，电连接金属170可按照数十至数千的数量设置，或者还可按照数十至数千或更多的数量或者数十至数千或更少的数量设置。当电连接金属170是焊球时，电连接金属170可覆盖凸块下金属160的延伸到钝化层150的一个表面上的侧表面，并且可改善连接可靠性。
电连接金属170中的至少一个可设置在扇出区域中。扇出区域是除了设置有半导体芯片120的区域之外或者位于设置有半导体芯片120的区域的外部的区域(例如，与半导体芯片在半导体芯片在连接结构140上的堆叠方向上重叠的区域的外部的区域)。扇出型封装件可具有比扇入型封装件的可靠性高的可靠性、可实现多个I/O端子并且可容易地执行3D互连。此外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，该封装件可制造为具有小的厚度，并且可具有价格竞争力。
将参照图13和图14描述根据本公开中的其他示例性实施例的半导体封装件，并且将省略与上述示例性实施例的描述相同的部分的描述。在根据图13的示例性实施例的半导体封装件100B中，用于执行层间电连接的多个导电过孔可安装在框架110中。详细地，框架110可包括：第一绝缘层111a，与连接结构140接触；第一布线层112a，与连接结构140接触并且嵌在第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线层112a的一个表面背对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a上并且覆盖第二布线层112b；以及第三布线层112c，设置在第二绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c可通过连接结构140电连接到连接焊盘122。第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一连接过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过贯穿第二绝缘层111b的第二连接过孔113b彼此电连接。
当第一布线层112a嵌在第一绝缘层111a中时，由于第一布线层112a的厚度而产生的台阶可显著减小，因此连接结构140的绝缘距离可变得恒定。也就是说，从连接结构140的第一重新分布层142a到第一绝缘层111a的下表面的距离与从连接结构140的第一重新分布层142a到半导体芯片120的连接焊盘122的距离之间的差可小于第一布线层112a的厚度。因此，可实现连接结构140的高密度的布线设计。
如所示出的，框架110的第一布线层112a的下表面可设置在半导体芯片120的连接焊盘122的下表面上方的高度上。此外，连接结构140的第一重新分布层142a和框架110的第一布线层112a之间的距离可大于连接结构140的第一重新分布层142a和半导体芯片120的连接焊盘122之间的距离。原因在于：第一布线层112a可凹入绝缘层111a中。如上所述，当第一布线层112a凹入第一绝缘层111a中使得第一绝缘层111a的下表面和第一布线层112a的下表面之间具有台阶时，可防止包封剂130的材料渗出以污染第一布线层112a的现象。
框架110的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间。框架110可按照与半导体芯片120的厚度相对应的厚度形成。因此，形成在框架110中的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。
框架110的布线层112a、112b和112c的厚度可大于连接结构140的重新分布层142a、142b和142c的厚度。由于框架110的厚度可等于或大于半导体芯片120的厚度，因此布线层112a、112b和112c可根据框架110的规格按照更大的尺寸(例如，更大的厚度和/或更大的导电图案宽度)形成。另一方面，为了纤薄化，连接结构140的重新分布层142a、142b和142c可按照比布线层112a、112b和112c的尺寸相对小的尺寸形成。
绝缘层111a和111b中的每个的材料没有特别限制。例如，绝缘材料可用作绝缘层111a和111b的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。可选地，PID树脂还可用作绝缘材料。
布线层112a、112b和112c可用于使半导体芯片120的连接焊盘122重新分布。布线层112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b和112c可根据它们的相应层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地图案、电力图案、信号图案等。这里，信号图案可包括除了接地图案、电力图案等之外的各种信号图案，诸如数据信号图案等。另外，布线层112a、112b和112c可包括过孔焊盘、线焊盘、连接端子焊盘等。
过孔113a和113b可使形成在不同层上的布线层112a、112b和112c彼此电连接，结果在框架110中形成电路径。过孔113a和113b中的每个的材料可以是导电材料。过孔113a和113b中的每个可完全填充有导电材料，或者导电材料还可沿着通路孔中的每个的壁形成。此外，过孔113a和113b中的每个可具有不同的形状，诸如锥形形状、圆柱形形状等。当形成用于第一连接过孔113a的孔时，第一布线层112a的焊盘中的一些可用作阻挡件，因此在第一连接过孔113a中的每个具有锥形形状(该锥形形状的上表面的宽度大于下表面的宽度)的工艺中可以是有利的。在这种情况下，第一连接过孔113a可与第二布线层112b的焊盘图案一体化。此外，当形成用于第二连接过孔113b的孔时，第二布线层112b的焊盘中的一些可用作阻挡件，因此在第二连接过孔113b中的每个具有锥形形状(该锥形形状的上表面的宽度大于下表面的宽度)的工艺中可以是有利的。在这种情况下，第二连接过孔113b可与第三布线层112c的焊盘图案一体化。
接下来，将描述根据图14的示例性实施例的半导体封装件100C。在半导体封装件100C中，框架110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的相对的表面上；第二绝缘层111b，设置在第一绝缘层111a上并且覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第一绝缘层111a上并且覆盖第二布线层112b；以及第四布线层112d，设置在第三绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。由于框架110可包括更多数量的布线层112a、112b、112c和112d，因此还可简化连接结构140。因此，可抑制根据在形成连接结构140的工艺中发生的缺陷的良率的降低。另外，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过第一连接过孔113a、第二连接过孔113b和第三连接过孔113c彼此电连接，第一连接过孔113a、第二连接过孔113b和第三连接过孔113c分别贯穿第一绝缘层111a、第二绝缘层111b和第三绝缘层111c中的相应一者。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是，例如，包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以是包括填料和绝缘树脂的ABF或PID膜。然而，第一绝缘层111a、第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，贯穿第一绝缘层111a的第一连接过孔113a的平均直径可分别大于贯穿第二绝缘层111b的第二连接过孔113b的平均直径和贯穿第三绝缘层111c的第三连接过孔113c的平均直径。
框架110的第三布线层112c的下表面可设置在半导体芯片120的连接焊盘122的下表面下方的高度上。此外，连接结构140的第一重新分布层142a和框架110的第三布线层112c之间的距离可小于连接结构140的第一重新分布层142a和半导体芯片120的连接焊盘122之间的距离。原因在于：第三布线层112c可按照突出的形式设置在第二绝缘层111b上，结果与连接结构140接触。
框架110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间。框架110可按照与半导体芯片120的厚度对应的厚度形成。因此，形成在框架110中的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。
框架110的布线层112a、112b、112c和112d的厚度可大于连接结构140的重新分布层142a、142b和142c的厚度。由于框架110的厚度可等于或大于半导体芯片120的厚度，因此布线层112a、112b、112c和112d还可形成为更大的尺寸。另一方面，为了纤薄化，连接结构140的重新分布层142a、142b和142c可按照相对小的尺寸形成。
在本公开中，术语“下侧”、“下部”、“下表面”等已用于指示相对于附图的截面的向下方向，术语“上侧”、“上部”、“上表面”等已用于指示与由术语“下侧”、“下部”、“下表面”等指示的方向背对的方向。然而，这些方向是为了便于解释而定义的，并且权利要求不受如上所述定义的方向的具体限制，并且上部和下部的概念可随时改变。
在说明书中，组件“连接”到另一组件的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开的概念。可理解的是，当元件用“第一”和“第二”表示时，该元件不由此受限。术语仅可用于将一个元件与另一元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被命名为第二组件，第二组件也可被类似地命名为第一组件。
这里使用的术语“示例性实施例”不指示相同的示例性实施例，而是被提供为强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过整体或部分地彼此组合来实现。例如，除非其中提供相反或矛盾的描述，否则即使特定示例性实施例中描述的一个元件没有在另一示例性实施例中描述，其也可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例而不是限制本公开。在这种情况下，除非在上下文中另有说明，否则单数形式包括复数形式。
如上所述，根据本公开中的示例性实施例，可实现一种可抑制由于包封剂而引起的渗出缺陷并且可改善过孔的可靠性的半导体封装件。
虽然以上已经示出和描述了示例性实施例，但是对于本领域技术人员来说将显而易见的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变型。

Claims (17)

1.一种半导体封装件，包括：
连接结构，包括：绝缘层；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且连接到所述重新分布层；
半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面背对的无效表面，并且所述有效表面被设置在所述连接结构上以面对所述连接结构；以及
包封剂，覆盖所述半导体芯片的至少一部分，
其中，所述半导体芯片包括设置在所述有效表面中的槽和围绕所述有效表面中的所述槽设置的坝结构，
其中，所述槽是凹陷到所述有效表面中的激光加工的槽，并且
其中，所述坝结构是通过激光加工所述半导体芯片而形成的毛刺并且从所述有效表面向外延伸。
2.如权利要求1所述的半导体封装件，其中，所述槽设置在所述半导体芯片的边缘和所述连接焊盘之间。
3.如权利要求1所述的半导体封装件，其中，所述槽沿所述半导体芯片的所述有效表面的外周连续设置。
4.如权利要求1所述的半导体封装件，其中，所述半导体芯片包括多个槽，所述多个槽包括分别沿着所述半导体芯片的所述有效表面的相应边缘连续形成并且彼此断开的槽。
5.如权利要求4所述的半导体封装件，其中，所述半导体芯片包括钝化层，所述钝化层沿着所述有效表面的角部区域延伸且位于所述多个槽的相邻槽之间。
6.如权利要求1所述的半导体封装件，其中，所述槽具有相对于所述有效表面按照不同角度倾斜的多个倾斜表面。
7.如权利要求1所述的半导体封装件，所述半导体封装件还包括：
框架，设置在所述连接结构上并且具有通孔，所述半导体芯片设置在所述通孔中。
8.如权利要求7所述的半导体封装件，其中，所述包封剂填充所述通孔，并且覆盖所述半导体芯片的所述无效表面和侧表面。
9.如权利要求8所述的半导体封装件，其中，所述包封剂延伸到所述半导体芯片的所述有效表面的一部分。
10.如权利要求1所述的半导体封装件，其中，所述包封剂填充在所述槽的至少一部分中。
11.一种半导体芯片，包括：
主体，具有平面表面；
多个连接焊盘，沿着所述平面表面设置并且电连接到所述主体中的电子电路；
槽，沿着所述平面表面的外周凹陷到所述平面表面中；以及
坝，沿着所述槽的外周从所述平面表面延伸，
其中，所述槽和所述坝设置在所述多个连接焊盘和所述主体的所述平面表面的边缘之间，
其中，所述槽是激光加工的槽，并且
其中，所述坝是通过激光加工所述半导体芯片而形成的毛刺并且从所述平面表面向外延伸。
12.如权利要求11所述的半导体芯片，其中，所述槽沿着所述主体的所述平面表面的整个外周一体地延伸，以围绕设置在所述平面表面上的所有的连接焊盘。
13.如权利要求12所述的半导体芯片，其中，所述坝包括：第一坝，沿着所述主体的所述平面表面的整个外周一体地延伸且位于所述槽和所述平面表面的外周之间；以及第二坝，沿着所述主体的所述平面表面的整个外周一体地延伸且位于所述槽和所述多个连接焊盘之间。
14.如权利要求11所述的半导体芯片，其中，所述槽包括多个槽区段，所述多个槽区段均沿着所述半导体芯片的所述平面表面的相应边缘设置并且彼此间隔开。
15.如权利要求14所述的半导体芯片，所述半导体芯片还包括多个钝化层区段，所述多个钝化层区段均沿着所述平面表面的角部区域延伸并且位于所述多个槽区段的相邻槽区段之间。
16.如权利要求14所述的半导体芯片，其中，所述坝包括多个坝区段，所述多个坝区段均沿着相应槽区段的边缘延伸。
17.一种半导体封装件，包括：
如权利要求11-16中的任意一项所述的半导体芯片；
连接结构，包括：绝缘层；重新分布层，设置在所述绝缘层上；以及连接过孔，贯穿所述绝缘层并且连接到所述重新分布层和所述半导体芯片的连接焊盘；以及
包封剂，覆盖所述半导体芯片的至少一部分，并且部分地延伸到所述半导体芯片的所述槽中。
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