CN111180413A - 扇出型半导体封装件 - Google Patents

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CN111180413A CN201911093547.XA CN201911093547A CN111180413A CN 111180413 A CN111180413 A CN 111180413A CN 201911093547 A CN201911093547 A CN 201911093547A CN 111180413 A CN111180413 A CN 111180413A
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CN
China
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layer
fan
disposed
frame
semiconductor package
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李政昊
赵浩延
徐祥熏
高永宽
李相奎
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：框架，具有凹入部；以及半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面，所述半导体芯片设置在所述凹入部中。一个或更多个贯通槽设置在所述凹入部的周围并且各自贯穿所述框架的至少一部分以各自沿着所述半导体芯片的相应的侧表面在相应的方向上延伸。金属层设置在所述一个或更多个贯通槽的侧壁上，并且包封剂覆盖所述框架以及所述半导体芯片中的每个的至少一部分并填充所述凹入部的至少一部分。连接结构设置在所述框架以及所述半导体芯片的所述有效表面上，并包括电连接到所述连接垫的重新分布层。

Description

扇出型半导体封装件
本申请要求于2018年11月13日在韩国知识产权局提交的第10-2018-0139168号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容出于所有目的通过引用被包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可延伸到设置有半导体芯片的区域之外的扇出型半导体封装件。
背景技术
与半导体芯片相关的技术的发展中的主要趋势是减小组件的尺寸。因此，在封装件领域中，通常实现大量的引脚并且小型化以响应对小型化的半导体芯片等的激增的需求。为满足该需求而提出的半导体封装件技术是扇出型半导体封装件。在扇出型半导体封装件的情况下，电连接结构可在设置有半导体芯片的区域之外的区域中重新分布，从而在实现小型化的同时实现大量的引脚。
另一方面，随着半导体封装件被制造得更小和更薄，出于用户的舒适性和设计考虑，用户要求薄的装置提供高端性能。然而，由这些组件产生的电磁波在封闭的封装件内相互干扰，因此故障问题可能开始恶化。为了防止这样的问题的发生，进行了更积极地使用电磁干扰(EMI)屏蔽技术的尝试。
发明内容
提供本发明内容以按照简化的形式对所选择的构思进行介绍，并在以下的具体实施方式中进一步描述所述构思。本发明内容既不意在限定所要求保护的主题的关键特征或者必要特征，也不意在用于帮助确定所要求保护的主题的范围。
本公开的一方面在于提供一种具有优异的散热效果同时具有优异的电磁波屏蔽效果的扇出型半导体封装件。
根据本公开的一方面，在框架的设置有半导体芯片的凹入部周围形成呈沟槽形式的贯通槽，并且在所述贯通槽的侧壁上形成金属层，从而屏蔽电磁波。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，具有凹入部；半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面，所述半导体芯片设置在所述凹入部中；一个或更多个贯通槽，设置在所述凹入部的周围并且各自贯穿所述框架的至少一部分以各自沿着所述半导体芯片的相应的侧表面在相应的方向上延伸。金属层设置在所述一个或更多个贯通槽的侧壁上，包封剂覆盖所述框架以及所述半导体芯片中的每个的至少一部分并填充所述凹入部的至少一部分，并且连接结构设置在所述框架以及所述半导体芯片的所述有效表面上，并包括电连接到所述连接垫的重新分布层。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，具有凹入部，所述框架包括设置在不同高度上的第一布线层和第二布线层、将所述第一布线层和所述第二布线层彼此电连接的一个或更多个布线过孔以及设置在所述凹入部的周围并且各自沿着所述凹入部的外周在相应的方向上延伸的一个或更多个屏蔽构件。半导体芯片具有连接垫并设置在所述凹入部中，包封剂覆盖所述框架和所述半导体芯片中的每个的至少一部分，并填充所述凹入部的至少一部分，并且连接结构设置在所述框架和所述半导体芯片上，并包括电连接到所述第一布线层和所述第二布线层以及所述连接垫的重新分布层。所述一个或更多个布线过孔各自具有这样的形式：用金属材料填充贯穿所述框架的至少一部分的各个通孔。所述一个或更多个屏蔽构件中的每个具有这样的形式：金属材料共形地设置在以沟槽的形式贯穿所述框架的至少一部分的各个贯通槽中。
根据本公开的另一方面，一种扇出型半导体封装件包括：框架，具有凹入部；半导体芯片，设置在所述凹入部中；以及多个贯通槽，各自贯穿所述框架的至少一部分，并设置在所述凹入部的周围，使得所述贯通槽沿着所述凹入部的每个相应的侧表面延伸，并且所述多个贯通槽各自具有比所述相应的侧表面的长度长的长度。多个金属层各自设置在所述多个贯通槽的各个贯通槽的侧壁上，并且包封剂覆盖所述框架和所述半导体芯片中的每个的至少一部分并填充所述凹入部的至少一部分。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4表示示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的示意性截面图；
图6是示出扇入型半导体封装件嵌在印刷电路板中并且最终安装在电子装置的主板上的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；
图9是示意性示出扇出型半导体封装件的示例的截面图；
图10是沿着图9的I-I'线截取的扇出型半导体封装件的示意性截面图；并且
图11A、图11B、图12A、图12B、图13A、图13B、图14A和图14B是示出制造图9的扇出型半导体封装件的框架的工艺的示意图。
具体实施方式
在下文中，将参照附图描述本公开的示例。为了清楚起见，可夸大或缩小附图中的构成元件的形状和尺寸。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020和/或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而是可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必局限于智能电话1100，而是可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
在这种情况下，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此使用半导体封装。详细地，半导体芯片的连接垫(pad，或称为“焊盘”)的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且使用用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，可根据半导体芯片2220的尺寸，在半导体芯片2220上形成连接构件(或连接结构)2240以使连接垫2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成使连接垫2222敞开的通路孔2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。例如，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于，即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板(PCB)上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在印刷电路板(PCB)中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(例如，I/O端子)可通过印刷电路板(PCB)2301而重新分布，并且扇入型半导体封装件2200可在扇入型半导体封装件2200安装在PCB2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的PCB 2302中，在扇入型半导体封装件2200嵌在PCB 2302中的状态下，半导体芯片2220的连接垫2222(例如，I/O端子)可通过PCB 2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的PCB上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在PCB中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接构件(或连接结构)2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，使得可能无法在扇入型半导体封装件中使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可如下所述地在不使用单独的PCB的情况下安装在电子装置的主板上。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。例如，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上且能够使连接垫2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的PCB等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可实现为厚度比使用印刷电路板的扇入型半导体封装件的厚度小。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式来实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装件指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述具有优异的电磁波屏蔽效果以及优异的散热效果的扇出型半导体封装件。
图9是示意性示出扇出型半导体封装件的示例的截面图。
图10是沿着图9的I-I'线截取的扇出型半导体封装件的示意性截面图。
参照附图，根据示例的扇出型半导体封装件100包括：框架110，具有凹入部110H；半导体芯片120，具有连接垫120P并设置在凹入部110H中；多个贯通槽111ah1、111ah2、111ah3和111ah4，设置在凹入部110H的周围，分别贯穿框架110的至少一部分以沿着半导体芯片120的相应的侧表面在一个方向上延伸，并且彼此间隔开预定距离；多个金属层115-1、115-2、115-3和115-4，分别设置在多个贯通槽111ah1、111ah2、111ah3和111ah4的侧壁上；包封剂130，覆盖框架110和半导体芯片120中的每个的至少一部分并且填充凹入部110H的至少一部分；以及连接结构140，设置在框架110和半导体芯片120上并且包括电连接到连接垫120P的重新分布层142。多个贯通槽111ah1、111ah2、111ah3和111ah4以及分别设置在多个贯通槽111ah1、111ah2、111ah3和111ah4的侧壁上的多个金属层115-1、115-2、115-3和115-4，可作为屏蔽构件设置在框架110中。
如上所述，在根据示例的扇出型半导体封装件100的情况下，具有例如沟槽形状的多个贯通槽111ah1、111ah2、111ah3和111ah4设置在其中设置有半导体芯片120的凹入部110H的周围，以各自沿着半导体芯片120的相应的侧表面在一个方向上延伸以围绕框架110中的凹入部。在这种情况下，多个金属层115-1、115-2、115-3和115-4分别设置在多个贯通槽111ah1、111ah2、111ah3和111ah4的侧壁上。通过用金属材料围绕半导体芯片120的外周，可获得优异的电磁波屏蔽效果。在这种情况下，在一个方向上延伸不仅形成为孔的形状，而且也可形成为以沿着特定方向延伸的长度显著长于沿着与该特定方向垂直的方向延伸的长度的形状(如通过示例的形式在图10中示出的从平面观察的沟槽形状)。
多个金属层115-1、115-2、115-3和115-4形成为共形型层(conformal-typelayers)，以沿着多个贯通槽111ah1、111ah2、111ah3和111ah4的侧壁具有预定厚度。在这种情况下，基于半导体芯片120，两个金属层115a和115b设置在贯通槽111ah1、111ah2、111ah3和111ah4中的每个中，从而进一步改善了电磁波屏蔽效果。设置在贯通槽111ah1、111ah2、111ah3和111ah4的每个的相对侧壁上的两个金属层115a和115b之间的间隙可填充有绝缘材料111b或111c。
框架110可包括通过多个布线过孔层113a、113b和113c彼此电连接的多个布线层112a、112b、112c和112d。阻挡层112aM可设置在凹入部110H的底表面上，阻挡层112aM设置在与多个布线层112a、112b、112c和112d中的一个布线层112a相同的高度上并与布线层112a平行，并且包括金属材料。半导体芯片120可以以其无效表面面对阻挡层112aM这样的方式设置在凹入部110H中。如上所述，当盲孔型的凹入部110H通过阻挡层112aM引入到框架110中并且半导体芯片120设置在其中时，半导体芯片120的无效表面侧也被金属材料覆盖，从而表现出更优异的电磁波屏蔽效果和散热效果。由于阻挡层112aM可与框架110上的布线层112a一起形成，因此可简化工艺。
另一方面，框架110的多个布线过孔层113a、113b和113c中的一个布线过孔层113a的布线过孔可设置在与多个贯通槽111ah1、111ah2、111ah3和111ah4相同的高度上。在这种情况下，一个布线过孔层113a的布线过孔可通过分别用金属材料以填充型填充通孔113ah而形成为填充型过孔，通孔113ah以孔形状贯穿框架110的至少一部分。在这种情况下，连接到布线过孔层113a的布线过孔的其他布线和过孔可通过堆叠型等设计为具有更高密度，从而获得更优异的信号传输可靠性。例如，被提供作为电连接路径的布线过孔可以以这样的形式形成：用金属材料填充以孔的形式贯穿框架110的至少一部分的通孔113ah。贯通槽111ah1、111ah2、111ah3和111ah4中的每个和相应的通孔113ah可在框架110的同一组相对表面之间延伸，即，贯通槽111ah1、111ah2、111ah3和111ah4中的每个和通孔113ah贯穿框架110的芯绝缘层111a(稍后将描述)。按照与布线过孔不同的方式，屏蔽构件形成为具有这样的形式：金属材料分别共形地设置在以沟槽的形式贯穿框架110的至少一部分的贯通槽111ah1、111ah2、111ah3和111ah4中，使得可根据每个构件或每个过孔的功能适当地进行设计。
在下文中，将更详细地描述包括在根据示例的扇出型半导体封装件100中的每个构造。
框架110还可根据绝缘层111a、111b和111c的具体材料改善扇出型半导体封装件100的刚性，并且可用于确保包封剂130的厚度均匀性。另外，框架110包括布线层112a、112b、112c和112d以及布线过孔层113a、113b和113c，因此，可用作用于竖直电连接的电连接结构，并且可减少由于在形成连接结构140的工艺中可能发生的缺陷而引起的与半导体芯片120的良率相关的问题。由于框架110包括设置为比半导体芯片120的无效表面低的第三布线层112c，因此可提供用于半导体芯片120的背侧布线层而不需要单独的背侧布线工艺。
框架110可具有通过使用阻挡层112aM作为阻挡件形成的盲孔型的凹入部110H，并且半导体芯片120可以以这样的方式附着到阻挡层112aM：通过诸如芯片附着膜(DAF)等的粘合构件125将无效表面附着到阻挡层112aM。凹入部110H可通过喷砂工艺等形成，并且在这种情况下，其截面形状可以是锥形形状。例如，凹入部110H的侧壁可基于阻挡层112aM具有预定斜率，例如倾斜度。在这种情况下，由于可进一步促进半导体芯片120的对准工艺，因此可提高良率。
框架110包括：芯绝缘层111a；第一布线层112a和第二布线层112b，分别设置在芯绝缘层111a的相对的表面上；第一积聚绝缘层111b和第二积聚绝缘层111c，设置在芯绝缘层111a的相对的表面上以分别覆盖第一布线层112a和第二布线层112b；第三布线层112c，设置在第一积聚绝缘层111b上；以及第四布线层112d，设置在第二积聚绝缘层111c上。此外，框架110包括：第一布线过孔层113a，贯穿芯绝缘层111a并将第一布线层112a和第二布线层112b电连接；第二布线过孔层113b，贯穿第二积聚绝缘层111b并将第一布线层112a和第三布线层112c电连接；以及第三布线过孔层113c，贯穿第二积聚绝缘层111c并将第二布线层112b和第四布线层112d电连接。
框架110的第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d彼此电连接并分别电连接到半导体芯片120的连接垫120P。凹入部110H可贯穿芯绝缘层111a和第二积聚绝缘层111c，但是可不贯穿第一积聚绝缘层111b。阻挡层112aM可设置在芯绝缘层111a的下表面上并且用第一积聚绝缘层111b覆盖。形成在芯绝缘层111a上的第一积聚绝缘层111b和第二积聚绝缘层111c、布线层112c和112d以及布线过孔层113b和113c可以以相对更大的数量来构造。第一积聚绝缘层111b和第二积聚绝缘层111c、布线层112c和112d以及布线过孔层113b和113c设置为相对于芯绝缘层111a基本对称。
阻挡层112aM可以是包括诸如铜(Cu)的金属材料的金属层，并且可选地，可包括具有比金属的喷砂蚀刻速率小的喷砂蚀刻速率的绝缘材料(例如，干膜光刻胶)。例如，在阻挡层112aM是包括金属材料的金属层的情况下，金属层可在形成框架110的第一布线层112a时一起形成，这在简化制造工艺方面可以是有利的，并且因此，半导体芯片120的无效表面可用金属材料覆盖，这也有利于改善电磁波屏蔽和散热。在阻挡层112aM是包括金属材料的金属层的情况下，阻挡层112aM可用作接地，并且在这种情况下，可电连接到布线层112a、112b、112c和112d中的至少一个的接地图案。
阻挡层112aM的下表面用第一积聚绝缘层111b覆盖，并且其上表面的至少一部分可通过凹入部110H暴露。在阻挡层112aM的情况下，阻挡层112aM的通过凹入部110H从芯绝缘层111a暴露的区域的厚度小于阻挡层112aM的未通过凹入部110H从芯绝缘层111a暴露的边缘区域的厚度，这是因为阻挡层112aM的暴露区域还可在喷砂工艺中被部分地去除。
作为绝缘层111a、111b和111c的材料，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料的混合物、或者热固性树脂或热塑性树脂与诸如玻璃纤维、玻璃布、玻璃织物等的芯材料以及无机填料一起浸渍的树脂(例如，半固化片树脂、ABF(Ajinomoto Build up Film)树脂、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)。在使用诸如包括玻璃纤维等的半固化片的刚性材料的情况下，框架110可用作用于控制扇出型半导体封装件100的翘曲的支撑构件。
芯绝缘层111a的厚度可大于第一积聚绝缘层111b和第二积聚绝缘层111c中的每个的厚度。芯绝缘层111a可具有相对大的厚度以保持刚性，并且第一积聚绝缘层111b和第二积聚绝缘层111c可用于形成相对大量的布线层112c和112d。芯绝缘层111a可通过相对厚的覆铜层压板(CCL)引入，并且第一积聚绝缘层111b和第二积聚绝缘层111c可通过相对薄的半固化片或ABF引入，但其示例不限于此。类似地，贯穿芯绝缘层111a的第一布线过孔层113a的平均直径可大于穿透第一积聚绝缘层111b的第二布线过孔层113b的平均直径和穿透第二积聚绝缘层111c的第三布线过孔层113c的平均直径。
布线层112a、112b、112c和112d可与重新分布层142一起使半导体芯片120的连接垫120P重新分布，并且另外，布线层112a、112b、112c和112d可提供扇出型半导体封装件100的竖直电连接路径。作为用于形成各个布线层112a、112b、112c和112d的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线层112a、112b、112c和112d可根据相关层的设计执行各种功能。例如，布线层112a、112b、112c和112d可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。接地(GND)图案和电力(PWR)图案可以以相同的图案形成，但其示例不限于此。信号(S)图案包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如，可包括数据信号图案等，另外，可包括各种垫图案。
布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的重新分布层142中的每个的厚度。框架110的厚度可等于或大于半导体芯片120的厚度。因此，布线层112a、112b、112c和112d也可以以相对更大的尺寸形成。另一方面，连接结构140的重新分布层142可以以相对小的尺寸形成以用于精细设计和纤薄化。
布线过孔层113a、113b和113c将形成在不同层中的布线层112a、112b、112c和112d电连接，从而在框架110中形成电路径。布线过孔层113a、113b和113c也可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。布线过孔层113a、113b和113c可以是完全填充有金属材料的填充型层。第一布线过孔层113a可具有圆柱形截面形状或沙漏形形状，并且第二布线过孔层113b和第三布线过孔层113c可具有锥形形状。在这种情况下，基于芯绝缘层111a，第二布线过孔层113b和第三布线过孔层113c的布线过孔可沿相反方向相对于彼此渐缩。
尽管附图中未示出，但是第二布线过孔层113b中的至少一个布线过孔可连接到阻挡层112aM，并且可连接到第三布线层112c的电力图案和/或接地图案。例如，阻挡层112aM的电力图案和/或接地图案与第三布线层112c可连接。在这种情况下，阻挡层112aM可以是包括金属材料的金属层，因此可用作电力图案和/或接地图案。因此，通过半导体芯片120的无效表面发散的热可容易地排放到扇出型半导体封装件100的下部。
贯通槽111ah1、111ah2、111ah3和111ah4分别设置在设置有半导体芯片120的凹入部110H的周围。贯通槽111ah1、111ah2、111ah3和111ah4分别设置在凹入部110H的周围，以各自沿着半导体芯片120的相应的侧表面在一个相应的方向上延伸，并且贯穿框架110的至少一部分，例如，贯穿芯绝缘层111a以具有沟槽的形式。此外，贯通槽111ah1、111ah2、111ah3和111ah4各自具有比半导体芯片120的相应的侧表面的长度长的长度。金属层115-1、115-2、115-3和115-4分别设置在贯通槽111ah1、111ah2、111ah3和111ah4的侧壁上，并且金属层115-1、115-2、115-3和115-4共形地设置。在这种情况下，两个金属层115a和115b设置在贯通槽111ah1、111ah2、111ah3和111ah4中的每个中，从而进一步改善电磁波屏蔽效果。贯通槽111ah1、111ah2、111ah3和111ah4的两个金属层115a和115b之间的间隙可填充有第二积聚绝缘层111b的绝缘材料和/或第三积聚绝缘层111c的绝缘材料。
贯通槽(111ah1、111ah2、111ah3和111ah4)可包括第一贯通槽111ah1、第二贯通槽111ah2、第三贯通槽111ah3和第四贯通槽111ah4，各自分别沿着半导体芯片120的四个侧表面中的不同的相应的一个以沟槽的形式形成。在这种情况下，第一贯通槽111ah1、第二贯通槽111ah2、第三贯通槽111ah3和第四贯通槽111ah4彼此间隔开预定距离，以在与半导体芯片120的四个角部对应的区域中具有四个间隙g1、g2、g3和g4。即，框架110在与凹入部110H的角部相邻的位置处在相邻贯通槽(111ah1、111ah2、111ah3和111ah4)之间延伸。间隙g1、g2、g3和g4的存在可防止芯绝缘层111a断开，从而防止在制造工艺中出现诸如断开部分的未对准的问题。贯通槽111ah1、111ah2、111ah3和111ah4的形状可进行各种修改，只要它们围绕半导体芯片120即可。在这种情况下，可设置间隙g1、g2、g3和g4中的至少一个以防止芯绝缘层111a断开。可选地，可以以这样的方式采用一个贯通槽：贯通槽的一端和另一端彼此间隔开预定距离的间隙(例如，g1)，同时连续地形成以围绕半导体芯片120。
金属层115-1、115-2、115-3和115-4可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。在这种情况下，金属层115-1、115-2、115-3和115-4分别与多个布线层112a、112b、112c和112d的信号图案电绝缘，但是可电连接到接地图案和/或电力图案。
半导体芯片120可以是在单个芯片中集成数百至数百万或更多数量的器件的集成电路(IC)。半导体芯片120可以是处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA))、数字信号处理器(DSP)、密码处理器、微处理器、微控制器等，具体地，可以是应用处理器(AP)，但其示例不限于此。另外，半导体芯片120可以是存储器，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；或者可以是逻辑芯片，诸如模数转换器(ADC)、专用集成电路(ASIC)等。
半导体芯片120可基于有效晶圆形成。作为形成其主体的基体材料，可使用硅(Si)、锗(Ge)、砷化镓(GaAs)等。主体可包括形成在其中的各种电路。设置在主体的有效表面上的连接垫120P被设置为将半导体芯片120电连接到其他组件。连接垫120P可使用诸如铝(Al)、铜(Cu)等的金属材料形成而没有特别限制。使连接垫120P暴露的诸如氧化物膜或氮化物膜的钝化膜(未示出)可形成在主体的有效表面上，并且钝化膜(未示出)可以是氧化物膜和氮化物膜的双层。钝化膜(未示出)可具有使连接垫120P的至少一部分暴露的开口(未示出)。绝缘膜(未示出)等可进一步设置在适当的位置。半导体芯片120可以是裸片，或者也可以是绝缘层(未示出)、重新分布层(未示出)、凸块(未示出)等形成在有效表面上的封装芯片。
可引入第一连接构件120B以将半导体芯片120的连接垫120P电连接到连接结构140的重新分布层142。第一连接构件120B可以是金属杆或金属柱，诸如铜杆或铜柱，但其示例不限于此。通过引入第一连接构件120B，连接垫120P可容易地电连接到连接结构140的重新分布层142，而不管半导体芯片120的厚度如何。第一连接构件120B可具有基本上竖直的侧表面。第一连接构件120B的数量没有特别限制，并且可根据连接垫120P的数量而以进行各种修改。第一连接构件120B通过连接结构140的连接过孔143的第一连接过孔电连接到重新分布层142，并且可物理地接触第一连接过孔。
可引入第二连接构件112B以将框架110的最上面的布线层112d电连接到连接结构140的重新分布层142。第二连接构件112B也可以是金属杆，诸如铜杆，但其示例不限于此。通过引入第二连接构件112B，可减少在研磨工艺中处理第四布线层112d(最上面的布线层)的表面时可能发生的诸如铜毛刺的问题。第二连接构件112B也可具有基本上竖直的侧表面。第二连接构件112B的数量没有特别限制，并且可根据最上面的布线层112d的图案的设计进行各种修改。第二连接构件112B通过连接结构140的连接过孔143的第二连接过孔电连接到重新分布层142，并且可物理地接触第二连接过孔。
包封剂130覆盖框架110、半导体芯片120以及第一连接构件120B和第二连接构件112B中的每个的至少一部分，并填充凹入部110H的至少一部分。包封剂130的材料没有特别限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或者热固性树脂或热塑性树脂与无机填料的混合物、或者热固性树脂或热塑性树脂与诸如玻璃纤维等的芯材料以及无机填料一起浸渍的树脂(例如，半固化片树脂、ABF(Ajinomoto Build up Film)树脂、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)。可使用感光介电材料，例如，感光包封剂(PIE)。
包封剂130被设置为其中第一连接构件120B和第二连接构件112B以这样的方式嵌入：第一连接构件120B和第二连接构件112B中的每个的与连接结构140接触的上表面从包封剂130的与连接结构140接触的上表面暴露。在这种情况下，由于第一连接构件120B和第二连接构件112B以及包封剂130同时进行研磨处理，因此第一连接构件120B和第二连接构件112B中的每个的上表面可基本上设置在与包封剂130的上表面相同的平面上以彼此共面。在这种情况下，共面的概念不仅包括存在于完全相同的平面上，而且还存在于大致相同的平面上。在这种情况下，在连接结构140的制造工艺中提供平坦表面，使得连接结构140的微设计可相对更容易。
连接结构140可将半导体芯片120的连接垫120P重新分布，并且可将框架110的布线层112a、112b、112c和112d电连接到半导体芯片120的连接垫120P。具有各种功能的数十至数百万个连接垫122P可通过连接结构140重新分布，并且可根据其功能通过电连接结构170物理连接和/或电连接到外部。
连接结构140包括：绝缘层141，设置在上述共面的表面上；重新分布层142，设置在绝缘层141上；以及连接过孔143，包括在贯穿绝缘层141的情况下将重新分布层142电连接到第一连接构件120B和第二连接构件112B的第一连接过孔和第二连接过孔。如附图中所示的绝缘层141、重新分布层142和连接过孔143可包括相对更大数量的层或者可包括相对更小数量的层。
作为绝缘层141的材料，可使用绝缘材料。除了如上所述的绝缘材料之外，诸如感光介电(PID)树脂的感光介电材料可用作绝缘材料。例如，绝缘层141可以是感光介电层。在绝缘层141具有感光性能的情况下，绝缘层141可形成为具有进一步减小的厚度，并且可更容易获得连接过孔143的精细节距。绝缘层141可以是包含绝缘树脂和无机填料的感光介电层。当绝缘层141利用多层形成时，其材料可彼此相同，并且如果需要可彼此不同。当绝缘层141利用多层形成时，多层可根据工艺一体化，并且它们之间的边界可能不清楚。
重新分布层142可用于将连接垫120P重新分布。作为重新分布层142的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层142可根据相关层的设计执行各种功能。例如，重新分布层142可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。接地(GND)图案和电力(PWR)图案可以以相同的图案形成，但其示例不限于此。信号(S)图案包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如，可包括数据信号图案等，另外，可包括各种垫图案。
连接过孔143将形成在不同层上的重新分布层142、第一连接构件120B和第二连接构件112B等电连接，从而在扇出型半导体封装件100中形成电路径。连接过孔143可用作信号过孔、接地过孔、电力过孔等。连接过孔143可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。连接过孔143可以是填充有金属材料的填充型过孔，或者可以是形成为金属材料沿着通路孔的壁形成的共形型过孔，并且还可具有锥形截面形状等。
第一钝化层150可以是附加构造以保护连接结构140免受外部物理化学损坏等。第一钝化层150可具有使连接结构140的最上面的重新分布层142的至少一部分暴露的开口。开口可在第一钝化层150中以数十至数万个形成。第一钝化层150的材料没有特别限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或者热固性树脂或热塑性树脂与无机填料的混合物、或者热固性树脂或热塑性树脂与诸如玻璃纤维等的芯材料以及无机填料一起浸渍的树脂(例如，半固化片树脂、ABF(Ajinomoto Build up Film)树脂、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)。也可使用阻焊剂。
凸块下金属层160可以是附加构造以改善电连接结构170的连接可靠性，从而改善扇出型半导体封装件100的板级可靠性。凸块下金属层160连接到连接结构140的通过第一钝化层150的开口暴露的最上面的重新分布层142。凸块下金属层160可通过使用金属化方法(诸如镀覆工艺)在第一钝化层150的开口中形成金属材料(例如，金属)来形成。
电连接结构170也是附加构造以将根据示例的扇出型半导体封装件100物理连接和/或电连接到外部。例如，根据示例的扇出型半导体封装件100可通过电连接结构170安装在电子装置的主板上。电连接结构170可利用低熔点金属(例如，包括锡(Sn)的材料，更具体地，焊料等)形成，这仅是示例。电连接结构170的材料没有特别限制。电连接结构170可以是焊盘、焊球、引脚等。电连接结构170可利用多层或单层形成。在电连接结构170利用多层形成的情况下，可在其中包括铜柱和焊料。在单层的情况下，作为示例，电连接结构170中可包括锡-银焊料或铜，并且其材料不限于此。
电连接结构170的数量、间隔、布置类型等没有特别限制，并且本领域技术人员可根据设计规范进行充分修改。例如，根据连接垫120P的数量，电连接结构170的数量可在数十至数万的范围内，并且连接垫120P的数量可更多或更少。例如，当电连接结构170是焊球时，电连接结构170可覆盖凸块下金属层160的在第一钝化层150的一个表面上延伸的部分的侧表面，并且在这种情况下，连接可靠性可相对更优异。
电连接结构170中的至少一个设置在扇出区域中。扇出区域指的是其中设置有半导体芯片120的区域之外的区域。在扇出型封装件的情况下，与扇入型封装件相比，可靠性相对优异，可实现大量的I/O端子，并且可促进3D互连。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，在扇出型封装件的情况下，可减小封装件厚度并且可提供优异的价格竞争力。
第二钝化层180可以是附加构造以保护框架110免受外部物理化学损坏等。第二钝化层180可具有使第三布线层112c(框架110的最下面的布线层)的至少一部分暴露的开口。开口可在第二钝化层180中以数十至数万个形成。第二钝化层180的材料没有特别限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或者热固性树脂或热塑性树脂与无机填料的混合物、或者热固性树脂或热塑性树脂与诸如玻璃纤维等的芯材料以及无机填料一起浸渍的树脂(例如，半固化片树脂、ABF(Ajinomoto Build up Film)树脂、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)。也可使用阻焊剂。
另一方面，尽管附图中未示出，但还可在凹入部110H的侧壁上形成金属薄膜以用于散热和/或用于屏蔽电磁波。此外，执行相同或不同功能的多个半导体芯片120也可设置在凹入部110H中。另外，诸如电感器、电容器等的单独的无源组件可设置在凹入部110H中。另外，无源组件(例如包括电感器、电容器等的表面安装(SMT)组件)也可设置在第一钝化层150和第二钝化层180的表面上。
图11A、图11B、图12A、图12B、图13A、图13B、图14A和图14B是示出制造图9的扇出型半导体封装件的框架的工艺的示意图。
参照图11A和图11B，首先使用覆铜层压板(CCL)等制备芯绝缘层111a，并且使用镀覆工艺(诸如，加成工艺(AP)、半加成工艺(SAP)、改进的半加成工艺(MSAP)、封孔工艺(tenting process)等)形成第一布线层112a和第二布线层112b、阻挡层112aM和第一布线过孔层113a。可使用机械钻孔和/或激光钻孔形成用于第一布线过孔层113a的通孔113ah。此外，可使用机械钻孔和/或激光钻孔形成一个或更多个贯通槽111ah1、111ah2、111ah3和111ah4以分别贯穿芯绝缘层111a。贯通槽111ah1、111ah2、111ah3和111ah4形成为沟槽形状以沿着半导体芯片120的侧表面在一个方向上延伸，以围绕形成有阻挡层112aM的区域的外周，并且在贯通槽111ah1、111ah2、111ah3和111ah4之间具有一个或更多个间隙g1、g2、g3和g4。
接下来，参照图12A和图12B，使用诸如AP、SAP、MSAP、封孔等镀覆工艺分别在贯通槽111ah1、111ah2、111ah3和111ah4上形成金属层115-1、115-2、115-3和115-4。金属层115-1、115-2、115-3和115-4中的每个可共形地形成以具有两个金属层115a、115b。
随后，参照图13A和图13B，在芯绝缘层111a的下方和上方分别形成第一积聚绝缘层111b和第二积聚绝缘层111c。可通过层压并固化半固化片、ABF等的方法形成第一积聚绝缘层111b和第二积聚绝缘层111c。在该工艺中，各个贯通槽111ah1、111ah2、111ah3和111ah4可填充有第一积聚绝缘层111b和/或第二积聚绝缘层111c的绝缘材料，即，第一积聚绝缘层111b和第二积聚绝缘层111c中的至少一个延伸进入并填充各个贯通槽111ah1、111ah2、111ah3和111ah4的至少一部分。接下来，使用诸如AP、SAP、MSAP、封孔等的镀覆工艺形成第三布线层112c和第四布线层112d以及第二布线过孔层113b和第三布线过孔层113c。用于第二布线过孔层113b和第三布线过孔层113c的通路孔也可使用机械钻孔和/或激光钻孔形成。
接下来，参照图14A和图14B，在将干膜(未示出)附着在框架110的上侧上之后，使用喷砂等形成凹入部110H以贯穿芯绝缘层111a和第二积聚绝缘层111c，然后，去除干膜(未示出)。在这种情况下，凹入部110H可不贯穿第一积聚绝缘层111b。当形成凹入部110H时，阻挡层112aM用作阻挡件。通过一系列工艺，可制造上述框架110。
如上所述，根据示例，扇出型半导体封装件可具有优异的电磁波屏蔽效果，此外，可具有优异的散热效果。
本公开中的表述“共面”或“在相同的高度上”意味着不仅包括位于完全相同的高度上的概念，也包括由于研磨工艺等而位于大致相同的高度上的概念。
在本公开中，为了方便起见，下侧、下部、下表面等指相对于附图的截面的向下方向，并且上侧、上部和上表面使用在相反方向上。然而，应注意，这是为了便于解释而进行方向的定义，并且权利要求的权利范围不受这样的方向的描述的特别限制。
在本公开中，连接的含义不仅包括直接连接，也包括通过粘合剂等的间接连接。另外，术语“电连接”意思是包括物理连接和物理断开两者的概念。此外，表述“第一”和“第二”用于将一个组件与另一组件区分开，并且不限制组件的顺序和/或重要性等。在一些情况下，在不脱离权利的范围的情况下，第一组件可被称为第二组件，并且类似地，第二组件也可被称为第一组件。
在本公开中使用的表述“示例”并不意味着相同的实施例，而是提供用于强调和解释不同的独特特征。然而，上述示例不排除与其他示例的特征进行组合来实现。例如，除非有另外描述或者与其他示例相矛盾，否则即使特定示例中的特征未在另一示例中描述，但是该特征仍可理解为与另一示例相关。
本公开中使用的术语仅用于说明示例并且不意在限制本公开，并且除非上下文另有清楚地规定，否则单数表述包括复数表述。

Claims (20)

1.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
框架，具有凹入部；
半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面，所述半导体芯片设置在所述凹入部中；
一个或更多个贯通槽，设置在所述凹入部的周围并且各自贯穿所述框架的至少一部分以各自沿着所述半导体芯片的相应的侧表面在相应的方向上延伸；
金属层，设置在所述一个或更多个贯通槽的侧壁上；
包封剂，覆盖所述框架以及所述半导体芯片中的每个的至少一部分并填充所述凹入部的至少一部分；以及
连接结构，设置在所述框架以及所述半导体芯片的所述有效表面上，并包括电连接到所述连接垫的重新分布层。
2.如权利要求1所述的扇出型半导体封装件，其中，所述金属层共形地设置以沿着所述一个或更多个贯通槽的所述侧壁具有预定厚度，并且
设置在所述一个或更多个贯通槽中的一个贯通槽的相对侧壁上的所述金属层之间的间隙填充有绝缘材料。
3.如权利要求2所述的扇出型半导体封装件，其中，所述框架包括设置在不同高度上的第一布线层和第二布线层以及将所述第一布线层和所述第二布线层彼此电连接的一个或更多个布线过孔，并且
其中，所述一个或更多个布线过孔各自以这样的方式设置：用金属材料填充按照孔的形式贯穿所述框架的至少一部分的各个通孔。
4.如权利要求3所述的扇出型半导体封装件，其中，所述一个或更多个贯通槽和所述通孔在所述框架的同一组相对的表面之间延伸。
5.如权利要求1所述的扇出型半导体封装件，其中，所述一个或更多个贯通槽包括多个贯通槽，并且
其中，所述多个贯通槽设置在所述凹入部的周围，分别贯穿所述框架的至少一部分，各自沿着所述半导体芯片的相应的侧表面延伸，并且彼此间隔开预定距离。
6.如权利要求5所述的扇出型半导体封装件，其中，所述多个贯通槽包括第一贯通槽、第二贯通槽、第三贯通槽和第四贯通槽，所述第一贯通槽、所述第二贯通槽、所述第三贯通槽和所述第四贯通槽沿着所述半导体芯片的四个相应的侧表面以沟槽形状设置，并且
其中，所述第一贯通槽、所述第二贯通槽、所述第三贯通槽和所述第四贯通槽在与所述半导体芯片的四个角部相邻的区域中彼此间隔开预定距离。
7.如权利要求1所述的扇出型半导体封装件，其中，所述框架包括彼此电连接的多个布线层，
所述凹入部设置有阻挡层，所述阻挡层设置在所述凹入部的底表面上并位于与所述多个布线层中的一个布线层相同的高度上，并且所述阻挡层包括金属材料，并且
所述半导体芯片被设置为所述无效表面面对所述阻挡层。
8.如权利要求7所述的扇出型半导体封装件，其中，所述多个布线层中的至少一个包括信号图案，并且
所述金属层与所述信号图案电绝缘。
9.如权利要求8所述的扇出型半导体封装件，其中，所述多个布线层中的至少一个包括接地图案，并且
所述金属层电连接到所述接地图案。
10.如权利要求7所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
第一连接构件，将所述连接垫电连接到所述重新分布层；以及
第二连接构件，将所述框架的所述多个布线层电连接到所述重新分布层，
其中，所述包封剂覆盖所述第一连接构件和所述第二连接构件中的每个的相应的侧表面。
11.如权利要求10所述的扇出型半导体封装件，其中，所述第一连接构件和所述第二连接构件中的每个的与所述连接结构接触的表面以及所述包封剂的与所述连接结构接触的表面彼此共面。
12.如权利要求11所述的扇出型半导体封装件，其中，所述连接结构包括：
绝缘层，设置在与所述第一连接构件、所述第二连接构件以及所述包封剂的所述共面表面共面的表面上，
第一连接过孔和第二连接过孔，分别贯穿所述绝缘层并分别与所述第一连接构件和所述第二连接构件接触，并且
所述重新分布层设置在所述绝缘层上并通过所述第一连接过孔和所述第二连接过孔分别电连接到所述第一连接构件和所述第二连接构件。
13.如权利要求1所述的扇出型半导体封装件，其中，所述框架包括：芯绝缘层；第一布线层和第二布线层，分别设置在所述芯绝缘层的相对的表面上；第一布线过孔层，贯穿所述芯绝缘层并将所述第一布线层和所述第二布线层彼此电连接；第一积聚绝缘层和第二积聚绝缘层，分别设置在所述芯绝缘层的所述相对的表面上并分别覆盖所述第一布线层和所述第二布线层；第三布线层，设置在所述第一积聚绝缘层上；第二布线过孔层，贯穿所述第一积聚绝缘层并将所述第一布线层和所述第三布线层电连接；第四布线层，设置在所述第二积聚绝缘层上；以及第三布线过孔层，贯穿所述第二积聚绝缘层，并将所述第二布线层和所述第四布线层彼此电连接，
其中，所述一个或更多个贯通槽各自贯穿所述芯绝缘层，并且
其中，所述第一积聚绝缘层和所述第二积聚绝缘层中的至少一个延伸到并填充所述一个或更多个贯通槽中的每个的至少一部分。
14.如权利要求13所述的扇出型半导体封装件，其中，所述凹入部具有底表面，在所述底表面上设置有包括金属材料的阻挡层，
其中，所述阻挡层设置在所述芯绝缘层的表面上以与所述第一布线层平行，
其中，所述半导体芯片以所述无效表面面对所述阻挡层的这样的方式设置，并且
其中，所述第三布线层设置在与所述阻挡层不同的高度上。
15.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
框架，具有凹入部，所述框架包括：第一布线层和第二布线层，设置在不同高度上；一个或更多个布线过孔，将所述第一布线层和所述第二布线层彼此电连接；以及一个或更多个屏蔽构件，设置在所述凹入部的周围并且各自沿着所述凹入部的外周在相应的方向上延伸；
半导体芯片，具有连接垫并设置在所述凹入部中；
包封剂，覆盖所述框架和所述半导体芯片中的每个的至少一部分，并填充所述凹入部的至少一部分；以及
连接结构，设置在所述框架和所述半导体芯片上，并包括电连接到所述第一布线层和所述第二布线层以及所述连接垫的重新分布层，
其中，所述一个或更多个布线过孔各自具有这样的形式：用金属材料填充贯穿所述框架的至少一部分的各个通孔，并且
所述一个或更多个屏蔽构件中的每个具有这样的形式：金属材料共形地设置在以沟槽的形式贯穿所述框架的至少一部分的各个贯通槽中。
16.如权利要求15所述的扇出型半导体封装件，其中，所述凹入部的底表面设置有包括金属材料的阻挡层。
17.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
框架，具有凹入部；
半导体芯片，设置在所述凹入部中；
多个贯通槽，各自贯穿所述框架的至少一部分，并设置在所述凹入部的周围，使得所述贯通槽沿着所述凹入部中的每个相应的侧表面延伸，并且所述多个贯通槽各自具有比所述相应的侧表面的长度长的长度；
多个金属层，各自设置在所述多个贯通槽的各个贯通槽的侧壁上；以及
包封剂，覆盖所述框架和所述半导体芯片中的每个的至少一部分并填充所述凹入部的至少一部分。
18.如权利要求17所述的扇出型半导体封装件，其中，每个金属层设置在所述各个贯通槽的相对的侧壁上，并且设置在所述相对的侧壁上的所述金属层之间的空间填充有绝缘材料。
19.如权利要求17所述的扇出型半导体封装件，其中，所述多个贯通槽在与所述凹入部的角部相邻的位置处彼此间隔开，并且所述框架在与所述凹入部的所述角部相邻的位置处在相邻的贯通槽之间延伸。
20.如权利要求17所述的扇出型半导体封装件，其中，所述框架包括第一布线层和第二布线层，所述第一布线层和所述第二布线层设置在芯绝缘层的相对的表面上并通过一个或更多个连接过孔彼此连接，
所述多个贯通槽中的每个贯通槽从所述芯绝缘层的所述相对的表面中的一个表面到另一个表面延伸穿过所述芯绝缘层，并且
所述凹入部延伸穿过所述芯绝缘层至阻挡层，所述阻挡层设置为与所述第一布线层共面。
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