CN110556364B - 半导体封装件 - Google Patents

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Abstract

本公开提供了一种半导体封装件。半导体封装件包括：支撑构件，包括树脂主体和至少一个无源组件，树脂主体具有彼此背对的第一表面和第二表面并且具有腔，所述至少一个无源组件嵌入树脂主体中并且具有从第一表面暴露的连接端子；第一连接构件，设置在树脂主体的第一表面上，并且具有设置在树脂主体的第一表面上的第一绝缘层以及位于第一绝缘层上并连接到连接端子的第一重新分布层；第二连接构件，设置在第一连接构件上并覆盖腔，并且具有设置在第一连接构件上并覆盖腔的表面的第二绝缘层以及位于第二绝缘层上并连接到第一重新分布层的第二重新分布层；以及半导体芯片，在腔中设置在第二连接构件上。

Description

半导体封装件
本申请要求于2018年6月04日在韩国知识产权局提交的第10-2018-0064362号韩国专利申请的优先权的权益，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体封装件。
背景技术
随着移动显示器的尺寸增大，需要增大的电池容量。因为由于电池容量的增大可能使电池占据的面积增大，所以需要减小印刷电路板(PCB)的尺寸。结果，由于组件的安装面积的减小而对模块化持续关注。
另一方面，作为根据现有技术的用于安装多个组件的技术，示例了板上芯片(COB)技术。COB是一种使用表面安装技术(SMT)将单个无源组件和半导体封装件安装在印刷电路板上的方法。这样的方法是成本有效的。然而，可能存在以下问题：需要大的安装面积；基于组件之间的最小间隔，组件之间的电磁干扰(EMI)高；以及由于半导体芯片和无源组件之间的长距离而导致电噪声增大。
发明内容
本公开的一方面提供了一种半导体封装件，所述半导体封装件在允许容易实现EMI屏蔽结构的同时具有能够优化其中安装半导体芯片和无源组件的空间的结构。
根据本公开的一方面，一种半导体封装件包括：支撑构件，包括树脂主体和至少一个无源组件，所述树脂主体具有彼此背对的第一表面和第二表面，并且具有穿过所述第一表面和所述第二表面的腔，所述至少一个无源组件嵌入在所述树脂主体中并且具有从所述第一表面暴露的连接端子；第一连接构件，具有设置在所述树脂主体的所述第一表面上的第一绝缘层以及设置在所述第一绝缘层上并连接到所述连接端子的第一重新分布层；第二连接构件，具有设置在所述第一连接构件上并覆盖所述腔的一个表面的第二绝缘层以及设置在所述第二绝缘层上并连接到所述第一重新分布层的第二重新分布层；半导体芯片，在所述腔中设置在所述第二连接构件上并且具有连接到所述第二重新分布层的连接焊盘；以及包封剂，覆盖所述树脂主体的所述第二表面，同时包封位于所述腔中的所述半导体芯片。
根据本公开的一方面，一种半导体封装件包括：支撑构件，包括树脂主体和多个无源组件，所述树脂主体具有彼此背对的第一表面和第二表面，并且具有穿过所述第一表面和所述第二表面的至少一个腔，所述多个无源组件嵌入在所述树脂主体中并且具有从所述第一表面暴露的连接端子；第一连接构件，具有设置在所述树脂主体的所述第一表面上的第一绝缘层以及设置在所述第一绝缘层上并连接到所述连接端子的第一重新分布层；第二连接构件，具有设置在所述第一连接构件的下表面上并覆盖所述至少一个腔的一个表面的第二绝缘层以及在所述第二绝缘层中设置在不同高度的多个第二重新分布层，所述多个第二重新分布层连接到所述第一重新分布层并且所述多个第二重新分布层中的相邻两个第二重新分布层彼此连接；半导体芯片，在所述至少一个腔中设置在所述第二连接构件上，并且具有连接到所述第二重新分布层的连接焊盘；第一屏蔽层，设置在所述树脂主体的所述第二表面和所述至少一个腔的内侧壁上，并连接到所述第一重新分布层；包封剂，覆盖所述树脂主体的所述第二表面，同时包封位于所述至少一个腔中的所述半导体芯片；以及第二屏蔽层，设置在所述包封剂的上表面上，并连接到所述第一屏蔽层。
根据本公开的一方面，一种半导体封装件包括：树脂主体及无源组件，所述无源组件部分地嵌入在所述树脂主体中并且具有从所述树脂主体暴露的连接端子；第一连接构件，包括第一绝缘层和第一重新分布层，所述第一绝缘层设置在所述树脂主体上，所述第一重新分布层设置在所述第一绝缘层上并包括穿过所述第一绝缘层并连接到所述无源组件的所述连接端子的第一重新分布过孔；半导体芯片，设置在所述树脂主体的腔中并且具有连接焊盘；第二连接构件，具有第二绝缘层和第二重新分布层，所述第二绝缘层设置在所述第一连接构件和所述半导体芯片上，所述第二重新分布层设置在所述第二绝缘层上并连接到所述第一重新分布层和所述半导体芯片的所述连接焊盘；以及包封剂，覆盖所述树脂主体和所述半导体芯片，并包括设置在所述半导体芯片和所述第一连接构件的所述第一绝缘层之间的部分。
根据本公开的一方面，一种半导体封装件包括：树脂主体及无源组件，所述无源组件部分地嵌入在所述树脂主体中并且具有从所述树脂主体暴露的连接端子；半导体芯片，设置在所述树脂主体的腔中并具有连接焊盘；连接构件，具有绝缘层和重新分布层，所述绝缘层设置在所述树脂主体和所述半导体芯片上，所述重新分布层设置在所述绝缘层上并连接到所述无源组件的所述连接端子和所述半导体芯片的所述连接焊盘；包封剂，覆盖所述树脂主体和所述半导体芯片，并包括设置在所述半导体芯片和所述树脂主体之间的部分；以及第一屏蔽层，包括设置在所述树脂主体的上表面上的第一部分和从所述第一部分延伸并覆盖所述腔的内侧壁的第二部分。覆盖所述腔的所述内侧壁的所述第二部分与所述树脂主体的在所述无源组件和所述半导体芯片之间的部分物理接触。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件安装在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是根据本公开的示例实施例的半导体封装件的示意性截面图；
图10是沿着线I-I'截取的图9的半导体封装件的平面图；
图11是示出图9的半导体封装件的部分A的放大截面图；
图12是示出用于制造图9的半导体封装件的面板的示例的示意性截面图；
图13A至图13E是示出在用于制造根据本公开的示例实施例的半导体封装件的方法过程中的形成支撑构件的工艺的主要操作的截面图；
图14至图16分别是图13B、图13C和图13E的结果的平面图；
图17A至图17E是示出在用于制造根据本公开的示例实施例的半导体封装件的方法过程中的形成连接构件的工艺的主要操作的截面图；
图18和图19分别是图17D和图17E的结果的平面图；
图20和图21中的每个是根据本公开的各种示例实施例的半导体封装件的示意性截面图；
图22是根据本公开的示例实施例的半导体封装件的示意性截面图；以及
图23是沿着线II-II'截取的图22的半导体封装件的平面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
然而，本公开可以以许多不同的形式举例说明，并且不应该被解释为局限于这里阐述的特定实施例。确切地说，提供这些实施例使得本公开将是彻底的和完整的，并且将要把本公开的范围充分地传达给本领域技术人员。
在整个说明书中，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“在”另一元件“上”、“连接到”或“结合到”另一元件时，该元件可直接“在”另一元件“上”、直接“连接到”或直接“结合到”该另一元件，或者可存在介于其间的其他元件。相比之下，当元件被称为“直接在”另一元件“上”、“直接连接到”或“直接结合到”另一元件时，可能不存在介于其间的其他元件或其他层。同样的标号始终表示同样的元件。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任意和所有组合。
将明显的是，尽管这里可使用术语“第一”、“第二”、“第三”等来描述各种构件、组件、区域、层和/或部分，但是任何这样的构件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，下面讨论的第一构件、组件、区域、层或部分可被称为第二构件、组件、区域、层或部分。
为了容易描述，这里可使用空间相对术语(诸如“上方”、“上面”、“下方”和“下面”等)来描述如附图中所示的一个元件相对于另一元件的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语意在还包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为相对于其他元件或特征在“上方”或“上面”的元件将随后被定位为相对于其他元件或特征在“下方”或“下面”。因此，术语“上方”可根据附图的特定方向包括上方和下方两种方位。装置可另外定位(旋转90度或处于其他方位)，并且可相应地解释这里使用的空间相对描述符。
这里使用的术语仅描述特定实施例，并且本公开不限于此。除非上下文清楚地另有指示，否则如这里所使用的，单数形式意在也包括复数形式。还将理解的是，当在本说明书中使用术语“包括”和/或“包含”时，指定存在所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组，但是不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组。
在下文中，将参照示出本公开的实施例的示意图来描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可预计示出的形状的改变。因此，本公开的实施例不应被解释为局限于这里示出的区域的特定形状，例如，不限于包括由于制造导致的形状的改变。下面的实施例也可单独构成、组合构成或部分组合构成。
下面描述的本公开的内容可具有各种构造，并且这里仅提出所需的构造，但不限于此。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是能够处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，半导体封装件100可以是例如芯片相关组件之中的应用处理器，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图，图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如光可成像介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222暴露的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。这里，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图，图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，低熔点金属或合金球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用包封剂2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。低熔点金属或合金球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，将连接焊盘2122和重新分布层2142彼此电连接。
在上述制造工艺中，在包封剂2130形成在半导体芯片2120的外部之后，可设置连接构件2140。在这种情况下，由于在密封半导体芯片2120之后执行形成连接构件2140，因此连接到重新分布层的过孔2143可形成为具有朝向半导体芯片2120变小的宽度。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过低熔点金属或合金球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和薄型化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
同时，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
图9是根据本公开的示例实施例的半导体封装件的示意性截面图，图10是沿着线I-I'截取的图9的半导体封装件的平面图。
参照图9和图10，根据示例实施例的半导体封装件100可包括支撑构件130、第一连接构件140A、第二连接构件140B、半导体芯片120和包封剂150。
支撑构件130可包括具有彼此背对的第一表面131A和第二表面131B的树脂主体131以及嵌入在树脂主体131中的多个无源组件135。树脂主体131可具有将第一表面131A连接到第二表面131B的腔130H。支撑构件130可替代根据现有技术的芯构件，并且可设置为半导体封装件100的支撑件。
树脂主体131可在将多个无源组件135嵌入的同时被设置为具有腔130H的半导体封装件100的支撑件。多个无源组件135可包括具有不同的尺寸和容量的第一无源组件135A、第二无源组件135B和第三无源组件135C。在示例实施例中采用的树脂主体131可包括绝缘材料，例如，诸如环氧树脂的热固性树脂或诸如聚酰亚胺的热塑性树脂。树脂主体131可包括与包封剂150的材料相同或相似的材料。在具体示例中，树脂主体131可包括包含诸如无机填料的增强材料的树脂(例如，ABF(Ajinomoto Build up Film)、FR-4树脂、双马来酰亚胺三嗪(BT)树脂、环氧塑封料(EMC)等)，以具有刚性。可理解的是，树脂主体131与根据现有技术的芯构件的不同之处在于，树脂主体被构造为在除了无源组件之外的几乎所有区域中大体均匀地具有包括单一成分的树脂。
在示例实施例中采用的连接构件可包括：第一连接构件140A，用于使嵌入在树脂主体131中的多个无源组件135的连接端子135T重新分布；以及第二连接构件140B，用于使第一连接构件140A重新分布到半导体芯片120。第一连接构件140A可具有与支撑构件130的区域对应的区域，同时第二连接构件140B可被设置为具有与半导体封装件100的区域对应的区域。
在下文中，参照图11，将详细描述在示例实施例中采用的与第一连接构件140A和第二连接构件140B相关的构造的特征。图11是示出图9的半导体封装件的部分A的放大截面图。
参照图11以及图9，第一连接构件140A可包括：第一绝缘层141a，设置在树脂主体131的第一表面131A上；以及第一重新分布层145a，连接到多个无源组件135的连接端子135T。第二连接构件140B可包括：第二绝缘层141b，设置在第一连接构件140A上以覆盖腔130H的一个表面；以及第二重新分布层145b，设置在第二绝缘层141b中并连接到第一重新分布层145a。设置在腔130H中的半导体芯片120可设置在第二连接构件140B上，并且半导体芯片120的连接焊盘120P可连接到第二重新分布层145b。
第一重新分布层145a可包括第一重新分布图案142a和连接到第一重新分布图案142a的第一重新分布过孔143a，第二重新分布层145b可包括第二重新分布图案142b和连接到第二重新分布图案142b的第二重新分布过孔143b。在示例实施例中，以示例的方式，第一重新分布层145a可被构造为处于单个高度，并且第二重新分布层145b可被构造为处于两个高度，但是示例实施例不限于此。例如，第二重新分布层145b可被构造为处于单个高度，或者可被构造为处于三个或更多个高度。
如图11中所示，树脂主体131的第一表面131A可位于比半导体芯片120的有效表面(即，其上设置有连接焊盘120P的表面)的高度高的高度。例如，树脂主体131的第一表面131A可位于与第一连接构件140A的上表面近似一样高的高度。同时，第一连接构件140A和半导体芯片120的有效表面可设置在同一工作表面上(参照图17B)，如此第一连接构件140A的下表面可定位成具有与半导体芯片120的有效表面的高度大体上相同的高度。换句话说，在根据示例实施例的半导体封装件100中，第一连接构件140A的下表面可与半导体芯片120的有效表面大体上共面。
第一绝缘层141a和第二绝缘层141b可利用各种绝缘材料形成。例如，第一绝缘层141a和第二绝缘层141b可包括诸如环氧树脂的热固性树脂和诸如聚酰亚胺树脂的热塑性树脂。在具体示例中，第一绝缘层141a和第二绝缘层141b可包括半固化片、ABF(AjinomotoBuild up Film)、FR-4树脂、双马来酰亚胺三嗪(BT)树脂、光可成像介电(PID)材料等。
在示例实施例中，用于第一连接构件140A的第一绝缘层141a可利用与用于第二连接构件140B的第二绝缘层141b的绝缘材料不同的绝缘材料形成。
当光可成像介电(PID)材料用作用于连接构件的绝缘层时，通常由于无源组件135的连接端子135T引起的突出而可能发生不期望的起伏(例如，15μm或更大)。因此，在使用具有大厚度的PID膜时，可能存在不便，并且可能存在由于具有这样大的厚度而容易发生裂化的问题。
在一个示例中，可使用除PID之外的包括诸如无机填料的增强材料的非光可成像介电材料作为第一连接构件140A的第一绝缘层141a。另一方面，可使用PID作为第二连接构件140B的第二绝缘层141b。在第二绝缘层141b利用PID形成的情况下，可使用光刻工艺以精细的节距设置精细的过孔，如此可有效地使半导体芯片120的数十至数百万个连接焊盘120P重新分布。
根据示例实施例的半导体封装件100可引入用于电磁干扰(EMI)屏蔽效果的各种类型的屏蔽装置。这样的屏蔽装置也可用作散热装置。
在示例实施例中采用的屏蔽装置可包括设置在树脂主体131的表面上的第一屏蔽层147。如图9中所示，第一屏蔽层147可包括设置在树脂主体131的第二表面131B上的第一部分147a以及设置在腔130H的内侧壁130S上的第二部分147b。
如图11中所示，第一屏蔽层147可沿着腔130H的内侧壁130S延伸，以连接到第一重新分布层145a(参照“C1”)。通过上述连接，第一屏蔽层147可接地到第一重新分布层145a。
可使用镀覆工艺设置第一屏蔽层147，并且这样的镀覆工艺可与用于第一重新分布层145a的镀覆工艺一起执行。设置在至少树脂主体131的第二表面131B上的第一部分147a可被镀覆至与第一重新分布图案142a的厚度大体上相等的厚度。例如，第一屏蔽层147可包括诸如铜的金属层。
根据示例实施例的半导体封装件100可包括包封剂150，包封剂150包封位于腔130H中的半导体芯片120并且覆盖树脂主体131的第二表面131B。包封剂150可填充腔130H的内侧壁130S和半导体芯片120之间的空间，以稳定地支撑半导体芯片120。
例如，包封剂150可包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂等。在具体示例中，可使用半固化片、ABF、FR-4树脂、BT树脂、PID材料等作为包封剂150。
根据示例实施例的半导体封装件100还可包括设置在包封剂150的上表面上的第二屏蔽层149。第二屏蔽层149可连接到第一屏蔽层147(参照“C2”)。在示例实施例中，如图9中所示，第二屏蔽层149可沿着树脂主体131的侧表面延伸，以在树脂主体131的侧表面上连接到第一屏蔽层147。
第二连接构件140B还可包括沿着第二绝缘层141b的边缘设置的用于屏蔽的沟槽层叠体TS。沟槽层叠体TS可包括以类似于第二重新分布过孔143b的方式位于第二绝缘层141b的每个高度的沟槽，并且可具有在位于各个高度(示例实施例中的两个高度)的沟槽叠置的位置连接的层叠结构。当在平面上观察时，沟槽层叠体TS可具有围绕第二绝缘层141b的边缘的形状。可在形成第二重新分布层145b的工艺中设置沟槽层叠体TS。
如图9中所示，第二屏蔽层149可沿着树脂主体131的侧表面延伸，以连接到第一屏蔽层147和沟槽层叠体TS。通过上述连接，第二屏蔽层149可接地到第二重新分布层145b。除了镀覆工艺之外，可使用诸如溅射的沉积工艺来设置第二屏蔽层149。例如，第二屏蔽层149可以是铜或者诸如不锈钢(SUS)的合金。
根据示例实施例的半导体封装件100可包括设置在第二连接构件140B的下表面上的钝化层160。钝化层160可具有使第二重新分布层145b的一部分暴露的多个开口。凸块下金属(UBM)层170可设置在钝化层160的开口中并且可连接到第二重新分布层145b，并且UBM层170可包括设置在钝化层160上的UBM焊盘172以及将UBM焊盘连接到第二重新分布层145b的一部分的UBM过孔173(参照图11)。UBM层170设置有形成在其上的电连接结构180，因此可连接到诸如母板等的外部电路。
在下文中，将更详细地描述根据示例实施例的半导体封装件100的主要构造。
半导体芯片120可在有效晶圆的基础上形成。半导体芯片120的主体可包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。连接焊盘120P可将半导体芯片120电连接到其他组件，并且可包括诸如铝(Al)的金属。使连接焊盘120P暴露的钝化层(未示出)可形成在主体上，并且可以是氧化物层、氮化物层等，或者氧化物层和氮化物层的双层。
半导体芯片120可以是以数百至数百万或更多数量的元件集成在单个芯片中而设置的集成电路(IC)。例如，半导体芯片120可以是诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器(详细地，应用处理器(AP))。然而，本公开不限于此，而半导体芯片可以是诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片，或者诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片。此外，这些芯片相关组件也可组合。
多个无源组件135可以是诸如多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)、功率电感器、磁珠等的分立组件。如之前所述，多个无源组件135A、135B和135C可具有不同的厚度，并且可具有与半导体芯片120的厚度不同的厚度。无源组件135的类型及其数量没有具体限制。另外，无源组件135可具有各种布置，并且可比图10中示出的布置更密集地或更不密集地布置。
在第一连接构件140A和第二连接构件140B中采用的第一重新分布图案142a和第二重新分布图案142b可根据它们的相应层的设计而执行各种功能。例如，第一重新分布图案142a和第二重新分布图案142b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，S图案可包括除GND图案、PWR图案等之外的各种信号图案(例如，数据信号图案等)。另外，S图案可包括用于过孔的焊盘图案、用于电连接结构的焊盘图案等。例如，第一重新分布图案142a和第二重新分布图案142b可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。例如，第一重新分布图案142a和第二重新分布图案142b中的每个的厚度可以是例如约0.5μm至约15μm。
第一重新分布过孔143a和第二重新分布过孔143b可用作用于连接在竖直方向上位于不同高度的元件(例如，导电迹线和重新分布图案或其他绝缘层的重新分布图案)的元件(层间连接元件)。例如，第一重新分布过孔143a和第二重新分布过孔143b可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。
第一重新分布过孔143a和第二重新分布过孔143b中的每个可利用导电材料完全填充，或者导电材料也可沿着过孔中的每个的壁形成。此外，第一重新分布过孔143a和第二重新分布过孔143b可具有诸如锥形形状或圆柱形形状的各种其他形状。
UBM层170可改善电连接结构180的连接可靠性，以改善半导体封装件100的板级可靠性。如之前所述，UBM层170设置在钝化层160中并且可连接到第二连接构件140B的第二重新分布图案142b。电连接结构180将半导体封装件100物理连接或电连接到外部电源。例如，半导体封装件100可通过电连接结构180安装在电子装置的主板上。
电连接结构180可利用导电材料(例如，诸如锡(Sn)-铝(Al)-铜(Cu)合金的低熔点合金)形成，但是示例实施例不限于此。此外，电连接结构180可以是焊盘、焊球、引脚等，或者可形成为多层结构或单层结构。
这里，参照附图(图12至图19)，将描述用于制造根据本公开的示例实施例的半导体封装件的方法。
在上述制造方法的描述过程中，将具体理解根据示例实施例的半导体封装件的各种特征和优点。用于制造根据示例实施例的半导体封装件的方法可主要分为形成支撑构件的工艺(参见图13A至图13E)和形成连接构件的工艺(参见图17A至图17E)。
图13A至图13E是示出在用于制造根据本公开的示例实施例的半导体封装件的方法过程中的形成支撑构件的工艺的主要操作的截面图，而图14至图16分别是沿着图13B的线I1-I1'、图13C的线I2-I2'和图13E的线I3-I3'的平面图。
参照图13A，可设置具有彼此背对的第一表面110A和第二表面110B的芯构件110。
芯构件110的第一表面110A和第二表面110B可分别是具有设置在其中的金属层112a和112b的覆铜层压板(CCL)。图13A中所示的芯构件110对应于图12中所示的大面板的单元。换句话说，图12中所示的面板500的每个单元可被理解为图13中所示的与单独封装件相关的芯构件110。如上所述，通过使用具有大面积的面板500，可通过单个工艺制造大量的半导体封装件，并且最终可通过图18中所示的切割工艺获得单个封装件。
然后，参照图13B，在芯构件110中形成用于封装件的腔110H之后，将芯构件110附着到第一载体膜210。
可使用激光钻孔方法、机械钻孔方法、喷砂方法等来执行形成用于封装件的腔110H的方法。如图14中所示的用于封装件的腔110H可以是限定将被制造的半导体封装件的腔，并且在实践中可考虑切割余量而形成为大于将要被制造的半导体封装件的尺寸。然后，将芯构件110的第一表面110A附着到具有粘合性的第一载体膜210。例如，第一载体膜210可以是包含环氧树脂的粘合带。
然后，参照图13C，将多个无源组件135布置在用于封装件的腔110H中，并且可通过涂覆树脂主体131来包封已经布置的无源组件135。
在除了将要设置腔130H的区域之外的区域中，多个无源组件135可以以最终布置形式(参见图10)布置在树脂主体131中。详细地，如图15中所示，多个无源组件135可布置在腔130H的边缘区域中(也就是说，可布置在将要设置支撑构件(或树脂主体)的区域中)，并且在随后的工艺中，可设置沿着第一切割线CL1限定的腔130H。可使用层压处于未固化状态的膜然后使膜固化的方法或者涂覆液体树脂然后使液体树脂固化的方法来形成在上述操作中设置的树脂主体131。在示例实施例中，树脂主体131可设置为覆盖芯构件110的第二表面110B。在另一示例实施例中，树脂主体131可形成为具有与芯构件110的厚度对应或者比芯构件110的厚度低的高度。
然后，参照图13D，去除第一载体膜210，并且在去除第一载体膜210的表面上形成第一绝缘层141a。然后，可设置沿着第一切割线CL1限定的腔130H。
可使用已知的机械方法来执行第一载体膜210的去除。可使用层压工艺等在从其去除了第一载体膜210的表面上设置第一绝缘层141a。例如，诸如ABF或树脂涂覆膜(RCF，resin coated film)的增强树脂膜可用于层压工艺。此外，可使用激光钻孔方法、机械钻孔方法、喷砂方法等以与之前描述的形成用于封装件的腔110H的方法类似的方式执行腔130H的形成。结果，如图16中所示，具有设置在其中的腔130H的树脂主体131可具有嵌入其中的多个无源组件135，并且树脂主体的轮廓可具有由芯构件围绕的形状。
然后，参照图13E，可设置连接到无源组件135的嵌入在第一绝缘层141a中的连接端子135T的第一重新分布层145a。
在第一重新分布层145a的形成期间，在第一绝缘层141a中设置通路孔以使每个无源组件135的连接端子135T暴露，并且可使用镀覆工艺来设置第一重新分布图案142a和第一重新分布过孔143a。使用上述操作，可设置用于嵌入在树脂主体131中的无源组件135的第一重新分布层145a。可使用激光或光刻工艺来执行通路孔的形成。如果需要，可在形成通路孔之后施加去污工艺。
此外，在上述镀覆工艺中，可向树脂主体131的第二表面和腔130H的内侧壁130S施加镀覆工艺，如此可同时设置第一屏蔽层147。设置在至少树脂主体131的第二表面131B上的第一部分147a可被镀覆至与第一重新分布图案142a的厚度大体上相等的厚度。例如，第一重新分布层145a和第一屏蔽层147可包括诸如铜的金属。第一屏蔽层147的第二部分147b可沿着腔130H的内侧壁130S延伸，以接地连接到第一重新分布层145a。在上述镀覆工艺中，在树脂主体131的由芯构件110围绕的部分上设置种子层，而不在将被从最终的封装件去除的芯构件110的表面上设置种子层。因此，如图13E中所描述的，可在树脂主体131的由芯构件110围绕的该部分上形成镀层，而可不在芯构件110上设置镀层。
图17A至图17E是示出在用于制造根据本公开的示例实施例的半导体封装件的方法过程中的形成连接构件的工艺的主要操作的截面图，而图18和图19分别是沿着图17D的线I4-I4'和图17E的线I5-I5'的平面图。在上述操作中设置的连接构件对应于第一连接构件。
参照图17A，将图13E中所示的最终物附着到第二载体膜220。
在上述附着操作中，设置在树脂主体131的第一表面131A上的第一连接构件140A与第二载体膜220相对，以附着到第二载体膜220。第二载体膜220可以是具有与第一载体膜210的粘合性类似的粘合性的树脂膜。例如，第二载体膜220可以是包含环氧树脂的粘合带。
然后，参照图17B，将半导体芯片120设置在腔130H中，并且可设置包封剂150以包封半导体芯片120。
将半导体芯片120以面朝下的形式附着到位于腔130H中的第二载体膜220。可将半导体芯片120的有效表面(也就是说，其上具有连接焊盘120P的表面)附着到第二载体膜220。然后，可设置包封剂150，以包封设置在腔130H中的半导体芯片120。在上述操作中设置的包封剂150可覆盖树脂主体131的第二表面131B和芯构件110的第二表面110B。可使用层压处于未固化状态的膜然后使膜固化的方法或者涂覆液体树脂然后使液体树脂固化的方法来形成包封剂150。
然后，参照图17C，去除第二载体膜220并且可设置第二连接构件140B。
通过去除了第二载体膜220的表面，可使第一连接构件140A和半导体芯片120的有效表面暴露。在暴露的表面上形成第二连接构件140B，从而设置使第一连接构件140A的第一重新分布层145a和半导体芯片120的连接焊盘120P重新分布的第二重新分布层145b。在上述操作中，将光可成像介电(PID)材料涂覆到暴露的表面，从而设置第二绝缘层141b。然后，使用光刻工艺，可设置使第一连接构件140A的第一重新分布层145a和半导体芯片120的连接焊盘120P暴露的通路孔。然后，使用电解镀覆或无电镀覆，可设置包括第二重新分布图案142b和第二重新分布过孔143b的第二重新分布层145b。在示例实施例中，另外执行上述操作，从而设置具有位于两个高度的第二重新分布层145b。这里，可在去除第二载体膜220并且将附加的载体膜(未示出)附着到具有设置在其上的包封剂150的表面的同时，执行上述的第二连接构件140B的形成操作。
然后，参照图17D，在第二连接构件140B的下表面上形成钝化层160，并且可在钝化层160上设置连接到第二重新分布层145b的UBM层170以及电连接结构180。
使用上述层压或涂覆方法，在第二连接构件140B上设置钝化层160。在钝化层160中形成使第二重新分布层145b的一部分(详细地，第二重新分布图案142b)暴露的开口，在钝化层160的开口上形成凸块下金属层170以连接到第二重新分布层145b的暴露区域，并且可在凸块下金属层170上设置电连接结构180。
然后，如图17D和图18中所示，去除沿着第二切割线CL2切割的芯构件110，如此可获得图17E和图19中所示的半导体封装件。
第二切割线CL2可位于树脂主体131的与芯构件110相邻的区域中。在用于形成第一屏蔽层147的操作中(参照图13E)，可不在第二切割线CL2所位于的区域以及芯构件110的表面上执行镀覆(换句话说，不设置种子层)。结果，沿着包括树脂主体131和连接构件140A的第一绝缘层141a而不包括金属层的部分执行上述切割操作，上述切割操作可因此容易地执行。
在上述个体化操作之后，在包封剂150的表面上另外设置第二屏蔽层149，如此可制造图9和图10中所示的半导体封装件。可使用诸如溅射的沉积工艺来执行第二屏蔽层149的形成操作。
可以以各种形式实现根据本公开的示例实施例。例如，包括第二屏蔽层149的屏蔽结构可被设计为不同，并且示例实施例可通过引入附加的散热装置来实现。
在下文中，将参照图20至图23描述各种示例实施例。
图20和图21中的每个是根据本公开的各种示例实施例的半导体封装件的示意性截面图。
参照图20，除了第二屏蔽层的结构不同之外，根据示例实施例的半导体封装件100A可被理解为类似于图9和图10中所示的结构。除非另外明确地说明，否则本公开的组件的描述可参照图9和图10中所示的半导体封装件100的相同或相似组件的描述。
根据示例实施例的半导体封装件100A可包括：第二屏蔽层149'，形成在包封剂150的上表面上；以及金属沟槽148，穿过包封剂150以将第一屏蔽层147连接到第二屏蔽层149'。为了足够的屏蔽效果，当在平面上观察半导体封装件100A时，金属沟槽148可具有围绕腔130H的形状。
在示例实施例中，在个体化操作之前(参照图17E)，可在包封剂的上表面上以面板级形成金属沟槽148和第二屏蔽层149'，并且可在设置第二屏蔽层149'之后执行个体化操作。结果，可通过树脂主体131的侧表面131S提供根据示例实施例的半导体封装件100A的侧表面。同时，如果需要，可在个体化工艺之后，在树脂主体131的侧表面131S上形成另一附加的保护层(未示出)。
参照图21，除了包括散热器195并且UBM层的结构不同之外，根据示例实施例的半导体封装件100B可被理解为类似于图9和图10中所示的结构。除非另外明确地说明，否则本公开的组件的描述可参照图9和图10中所示的半导体封装件100的相同或相似组件的描述。
根据示例实施例的半导体封装件100B还可包括设置在半导体芯片120的上表面上的散热器195。在示例实施例中，散热器195可通过穿过包封剂150的金属过孔198连接到第二屏蔽层149。通过上述连接，可改善散热器195的散热性能。此外，散热器195和金属过孔198可用作用于第二屏蔽层149的接地件。
例如，散热器195和金属过孔198可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。此外，在示例实施例中采用的单个UBM层170'可包括多个UBM过孔(例如，两个UBM过孔)。
图22是根据本公开的示例实施例的半导体封装件的示意性截面图，并且图23是沿着线II-II'截取的图22的半导体封装件的平面图。
参照图22和图23，除了包括多个腔之外，根据示例实施例的半导体封装件100C可被理解为类似于图9和图10中所示的结构。除非另外明确地说明，否则本公开的组件的描述可参照图9和图10中所示的半导体封装件100的相同或相似组件的描述。
根据示例实施例的半导体封装件100C可包括具有第一腔130HA和第二腔130HB的树脂主体131'。第一腔130HA和第二腔130HB可分别包括第一半导体芯片120A和第二半导体芯片120B。第一屏蔽层147可以以与之前示例实施例类似的方式设置在树脂主体131'的第二表面131B以及第一腔130HA和第二腔130HB的内侧壁上。此外，第一屏蔽层147可在第一腔130HA和第二腔130HB的内侧壁的下端处连接到第一重新分布层145a。
在示例实施例中，通过示例的方式示出了两个腔130HA和130HB包括在单个树脂主体131'中的形状，但是如果需要，可在其中包括三个或更多个腔。此外，通过示例的方式示出了附加的半导体芯片设置在附加的腔中的形状，但是可设置其他无源组件(例如，具有相对大尺寸的无源组件)。
如上面所阐述的，根据示例性实施例，根据现有技术的芯构件可利用其中嵌入无源组件的结构代替，从而提供在容易实现EMI屏蔽结构的同时具有能够优化嵌入半导体芯片和无源组件的空间的新颖结构的半导体封装件。
此外，在缩短了半导体芯片和无源组件之间的电连接路径的同时，可减少诸如起伏、裂化等的工艺缺陷。
虽然以上已经示出并且描述了示例性实施例，但是对本领域技术人员将显而易见的是，在不脱离由所附的权利要求限定的本发明的范围的情况下，可做出修改和变形。

Claims (25)

1.一种半导体封装件，所述半导体封装件包括：
支撑构件，包括树脂主体和至少一个无源组件，所述树脂主体具有彼此背对的第一表面和第二表面，并且具有穿过所述第一表面和所述第二表面的腔，所述至少一个无源组件嵌入在所述树脂主体中并且具有从所述第一表面暴露的连接端子；
第一连接构件，具有设置在所述树脂主体的所述第一表面上的第一绝缘层以及设置在所述第一绝缘层上并连接到所述连接端子的第一重新分布层；
第二连接构件，具有设置在所述第一连接构件上并覆盖所述腔的表面的第二绝缘层以及设置在所述第二绝缘层上并连接到所述第一重新分布层的第二重新分布层；
半导体芯片，在所述腔中设置在所述第二连接构件上并且具有连接到所述第二重新分布层的连接焊盘；以及
包封剂，覆盖所述树脂主体的所述第二表面，同时包封位于所述腔中的所述半导体芯片，
其中，所述第一重新分布层的下表面、所述包封剂的下表面、所述半导体芯片的下表面和所述连接焊盘的下表面位于同一水平处。
2.根据权利要求1所述的半导体封装件，所述半导体封装件还包括第一屏蔽层，所述第一屏蔽层设置在所述树脂主体的所述第二表面和所述腔的内侧壁上，并连接到所述第一重新分布层。
3.根据权利要求2所述的半导体封装件，所述半导体封装件还包括第二屏蔽层，所述第二屏蔽层设置在所述包封剂的上表面上，并且连接到所述第一屏蔽层。
4.根据权利要求3所述的半导体封装件，其中，所述第二屏蔽层沿着所述树脂主体的侧表面延伸，并且在所述树脂主体的所述侧表面上连接到所述第一屏蔽层。
5.根据权利要求3所述的半导体封装件，其中，所述第二屏蔽层通过穿过所述包封剂的金属沟槽连接到所述第一屏蔽层。
6.根据权利要求3所述的半导体封装件，所述半导体封装件还包括散热器，所述散热器设置在所述半导体芯片的上表面上，
其中，所述散热器通过穿过所述包封剂的金属过孔连接到所述第二屏蔽层。
7.根据权利要求1所述的半导体封装件，其中，所述树脂主体的所述第一表面位于比所述半导体芯片的设置有所述连接焊盘的所述下表面的高度高的高度。
8.根据权利要求1所述的半导体封装件，其中，所述第一绝缘层和所述第二绝缘层包括不同的绝缘材料。
9.根据权利要求8所述的半导体封装件，其中，所述第一绝缘层包括非光可成像介电材料，并且所述第二绝缘层包括光可成像介电材料。
10.根据权利要求1所述的半导体封装件，其中，所述第二连接构件包括第三重新分布层，所述第三重新分布层设置在与所述第二绝缘层中的所述第二重新分布层的高度不同的高度并且连接到所述第二重新分布层。
11.根据权利要求10所述的半导体封装件，其中，所述第二连接构件还包括沟槽层叠体，所述沟槽层叠体沿着所述第二连接构件的边缘设置。
12.根据权利要求11所述的半导体封装件，所述半导体封装件还包括：
第一屏蔽层，设置在所述树脂主体的所述第二表面和所述腔的内侧壁上，并且连接到所述第一重新分布层；以及
第二屏蔽层，设置在所述包封剂的上表面上，并沿着所述树脂主体的侧表面延伸，并连接到所述第一屏蔽层和所述沟槽层叠体。
13.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
钝化层，设置在所述第二连接构件的下表面上，并且具有使所述第二重新分布层的一部分暴露的多个开口；以及
电连接结构，设置在所述钝化层的所述多个开口中，并连接到所述第二重新分布层的暴露的部分。
14.一种半导体封装件，所述半导体封装件包括：
支撑构件，包括树脂主体和多个无源组件，所述树脂主体具有彼此背对的第一表面和第二表面，并且具有穿过所述第一表面和所述第二表面的至少一个腔，所述多个无源组件嵌入在所述树脂主体中并且具有从所述第一表面暴露的连接端子；
第一连接构件，具有设置在所述树脂主体的所述第一表面上的第一绝缘层以及设置在所述第一绝缘层上并连接到所述连接端子的第一重新分布层；
第二连接构件，具有设置在所述第一连接构件的下表面上并覆盖所述至少一个腔的表面的第二绝缘层以及在所述第二绝缘层中设置在不同高度的多个第二重新分布层，所述多个第二重新分布层连接到所述第一重新分布层并且所述多个第二重新分布层中的相邻两个第二重新分布层彼此连接；
第一半导体芯片，在所述至少一个腔中设置在所述第二连接构件上，并且具有连接到所述第二重新分布层的连接焊盘；
第一屏蔽层，设置在所述树脂主体的所述第二表面和所述至少一个腔的内侧壁上，并连接到所述第一重新分布层；
包封剂，覆盖所述树脂主体的所述第二表面，同时包封位于所述至少一个腔中的所述第一半导体芯片；以及
第二屏蔽层，设置在所述包封剂的上表面上，并连接到所述第一屏蔽层，
其中，所述第一重新分布层的下表面、所述包封剂的下表面、所述半导体芯片的下表面和所述连接焊盘的下表面位于同一水平处。
15.根据权利要求14所述的半导体封装件，其中，所述至少一个腔包括多个腔，所述第一半导体芯片和第二半导体芯片分别设置在所述多个腔中，并且所述第一屏蔽层沿着所述多个腔中的每个的内侧壁延伸。
16.一种半导体封装件，所述半导体封装件包括：
树脂主体及无源组件，所述无源组件部分地嵌入在所述树脂主体中并且具有从所述树脂主体暴露的连接端子；
第一连接构件，包括第一绝缘层和第一重新分布层，所述第一绝缘层设置在所述树脂主体上，所述第一重新分布层设置在所述第一绝缘层上并包括穿过所述第一绝缘层并连接到所述无源组件的所述连接端子的第一重新分布过孔；
半导体芯片，设置在所述树脂主体的腔中并且具有连接焊盘；
第二连接构件，具有第二绝缘层和第二重新分布层，所述第二绝缘层设置在所述第一连接构件和所述半导体芯片上，所述第二重新分布层设置在所述第二绝缘层上并连接到所述第一重新分布层和所述半导体芯片的所述连接焊盘；以及
包封剂，覆盖所述树脂主体和所述半导体芯片，并包括设置在所述半导体芯片和所述第一连接构件的所述第一绝缘层之间的部分，
其中，所述第一重新分布层的下表面、所述包封剂的下表面、所述半导体芯片的下表面和所述连接焊盘的下表面位于同一水平处。
17.根据权利要求16所述的半导体封装件，所述半导体封装件还包括第一屏蔽层，所述第一屏蔽层设置在所述树脂主体以及所述腔的内侧壁上、连接到所述第一重新分布层并且将所述包封剂的所述部分与所述第一绝缘层分开。
18.根据权利要求17所述的半导体封装件，所述半导体封装件还包括第二屏蔽层，所述第二屏蔽层设置在所述包封剂上并连接到所述第一屏蔽层。
19.根据权利要求18所述的半导体封装件，其中，所述第二屏蔽层沿着所述树脂主体的侧表面延伸，并且在所述树脂主体的所述侧表面上连接到所述第一屏蔽层。
20.根据权利要求19所述的半导体封装件，其中，所述第二连接构件还包括沟槽层叠体，所述沟槽层叠体沿着所述第二连接构件的边缘设置，并且
所述第二屏蔽层还延伸以覆盖所述第二连接构件的侧表面并在所述第二连接构件的所述侧表面上连接到所述沟槽层叠体。
21.根据权利要求18所述的半导体封装件，其中，所述第二屏蔽层通过穿过所述包封剂的金属沟槽连接到所述第一屏蔽层。
22.根据权利要求18所述的半导体封装件，所述半导体封装件还包括散热器，所述散热器设置在所述半导体芯片上，
其中，所述散热器通过穿过所述包封剂的金属过孔连接到所述第二屏蔽层。
23.一种半导体封装件，所述半导体封装件包括：
树脂主体及无源组件，所述无源组件部分地嵌入在所述树脂主体中并且具有从所述树脂主体暴露的连接端子；
半导体芯片，设置在所述树脂主体的腔中并具有连接焊盘；
连接构件，具有绝缘层和重新分布层，所述绝缘层设置在所述树脂主体和所述半导体芯片上，所述重新分布层设置在所述绝缘层上并包括第一重新分布层和第二重新分布层，所述第一重新分布层连接到所述无源组件的所述连接端子，所述第二重新分布层位于所述第一重新分布层下方并连接到所述第一重新分布层和所述半导体芯片的所述连接焊盘；
包封剂，覆盖所述树脂主体和所述半导体芯片，并包括设置在所述半导体芯片和所述树脂主体之间的部分；以及
第一屏蔽层，包括设置在所述树脂主体的上表面上的第一部分和从所述第一部分延伸并覆盖所述腔的内侧壁的第二部分，
其中，覆盖所述腔的所述内侧壁的所述第二部分与所述树脂主体的在所述无源组件和所述半导体芯片之间的部分物理接触，并且
其中，所述第一重新分布层的下表面、所述包封剂的下表面、所述半导体芯片的下表面和所述连接焊盘的下表面位于同一水平处。
24.根据权利要求23所述的半导体封装件，所述半导体封装件还包括第二屏蔽层，所述第二屏蔽层设置在所述包封剂上并连接到所述第一屏蔽层。
25.根据权利要求24所述的半导体封装件，其中，所述第二屏蔽层包括沿着所述树脂主体的侧表面延伸的部分，
所述第二屏蔽层的所述部分与所述树脂主体的在所述无源组件和所述第二屏蔽层的所述部分之间的部分物理接触。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993991A (zh) * 2017-12-20 2018-05-04 合肥矽迈微电子科技有限公司 一种芯片封装结构及其制造方法
US10757813B2 (en) 2018-10-12 2020-08-25 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
KR102570902B1 (ko) * 2018-11-23 2023-08-25 삼성전자주식회사 반도체 패키지
DE102021100220B4 (de) 2020-01-21 2024-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package-Struktur und deren Herstellungsverfahren
US11302650B2 (en) * 2020-01-21 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
TWI831241B (zh) * 2022-06-14 2024-02-01 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716121A (zh) * 2013-12-11 2015-06-17 英飞凌科技奥地利有限公司 包含多个半导体芯片和层压板的半导体器件
CN107785333A (zh) * 2016-08-31 2018-03-09 三星电机株式会社 扇出型半导体封装件
CN107887361A (zh) * 2016-09-30 2018-04-06 三星电机株式会社 扇出型半导体封装件

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
JP2013105992A (ja) * 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
US8736033B1 (en) 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure
TWI517341B (zh) * 2013-05-10 2016-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
JP2015115558A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US9984979B2 (en) * 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
KR102021886B1 (ko) * 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
JP2016219535A (ja) * 2015-05-18 2016-12-22 太陽誘電株式会社 電子回路装置
US9847269B2 (en) 2015-07-31 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming same
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
KR102045235B1 (ko) * 2016-03-31 2019-11-15 삼성전자주식회사 전자부품 패키지 및 그 제조방법
KR102016492B1 (ko) * 2016-04-25 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10685850B2 (en) * 2016-06-30 2020-06-16 Intel Corporation High density organic interconnect structures
US9853003B1 (en) 2016-07-26 2017-12-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101994752B1 (ko) * 2016-07-26 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
US10163860B2 (en) * 2016-07-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10332843B2 (en) 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101983185B1 (ko) * 2016-08-19 2019-05-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10061967B2 (en) * 2016-08-22 2018-08-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102041666B1 (ko) * 2016-09-12 2019-11-07 삼성전기주식회사 반도체 패키지 및 이의 제조방법, 전자소자 모듈
US10068855B2 (en) 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
US9953931B1 (en) * 2016-10-25 2018-04-24 Advanced Semiconductor Engineering, Inc Semiconductor device package and a method of manufacturing the same
KR102004801B1 (ko) * 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101999608B1 (ko) * 2016-11-23 2019-07-18 삼성전자주식회사 팬-아웃 반도체 패키지
KR101982061B1 (ko) 2017-12-19 2019-05-24 삼성전기주식회사 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716121A (zh) * 2013-12-11 2015-06-17 英飞凌科技奥地利有限公司 包含多个半导体芯片和层压板的半导体器件
CN107785333A (zh) * 2016-08-31 2018-03-09 三星电机株式会社 扇出型半导体封装件
CN107887361A (zh) * 2016-09-30 2018-04-06 三星电机株式会社 扇出型半导体封装件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
电子封装技术的最新进展;傅岳鹏等;《半导体技术》;20090203(第02期);全文 *

Also Published As

Publication number Publication date
US10825775B2 (en) 2020-11-03
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