JP2019212887A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2019212887A
JP2019212887A JP2018185459A JP2018185459A JP2019212887A JP 2019212887 A JP2019212887 A JP 2019212887A JP 2018185459 A JP2018185459 A JP 2018185459A JP 2018185459 A JP2018185459 A JP 2018185459A JP 2019212887 A JP2019212887 A JP 2019212887A
Authority
JP
Japan
Prior art keywords
semiconductor package
layer
resin body
disposed
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018185459A
Other languages
English (en)
Other versions
JP6722248B2 (ja
Inventor
サム カン、ミョン
Myung Sam Kang
サム カン、ミョン
ス キム、ジン
Jin Su Kim
ス キム、ジン
ジン パク、ヨン
Yong Jin Park
ジン パク、ヨン
グワン コ、ヨン
Young Gwan Ko
グワン コ、ヨン
ジン ソル、ヨン
Yong Jin Seol
ジン ソル、ヨン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2019212887A publication Critical patent/JP2019212887A/ja
Application granted granted Critical
Publication of JP6722248B2 publication Critical patent/JP6722248B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25174—Stacked arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】半導体チップと受動部品の実装空間を最適化するとともに、ＥＭＩ遮蔽構造を容易に実現することができる半導体パッケージを提供する。【解決手段】互いに反対に位置する第１及び第２面を有し、第１及び第２面を貫通するキャビティを有する樹脂体、及び樹脂体に埋め込まれ、第１面に露出した接続端子を有する受動部品を含む支持部材と、樹脂体の第１面に配置された第１絶縁層、及び第１絶縁層に配置されて接続端子に連結された第１再配線層を有する第１連結部材と、キャビティの一面を覆うように第１連結部材に配置された第２絶縁層、及び第２絶縁層に配置されて第１再配線層に連結された第２再配線層を含む第２連結部材と、キャビティ内で第２連結部材上に配置され、第２再配線層に連結された接続パッドを有する半導体チップと、キャビティ内に位置する半導体チップを封止し、樹脂体の第２面を覆う封止材と、を含む半導体パッケージを提供する。【選択図】図９

Description

本発明は、半導体パッケージに関する。
モバイル用ディスプレイの大型化に伴い、電池容量を増加させる必要性が高まっている。電池容量の増加に応じて、電池が占める面積が大きくなり、印刷回路基板（ＰＣＢ）のサイズの縮小が求められている。これに伴う部品の実装面積の減少により、モジュール化に関する関心が持続的に高まっている。
一方、多数の部品を実装する従来技術としては、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術が挙げられる。ＣＯＢは、印刷回路基板上に、個別の受動素子及び半導体パッケージを表面実装技術（ＳＭＴ）により実装する方式である。この方式には、コスト的な長所があるが、部品間の最小間隔の維持する必要があるため広い実装面積が要求され、部品間の電磁波干渉（ＥＭＩ）が大きく、半導体チップと受動部品との間の距離が遠いことが原因で電気的なノイズが増加するという問題がある。
本発明が解決しようとする技術的課題の１つは、半導体チップ及び受動部品の実装空間を最適化するとともに、ＥＭＩ遮蔽構造を容易に実現することができる新しい構造の半導体パッケージを提供することにある。
本発明の一実施形態は、互いに反対に位置する第１及び第２面を有し、上記第１及び第２面を貫通するキャビティを有する樹脂体、及び上記樹脂体に埋め込まれ（ｅｍｂｅｄｄｅｄ）、上記第１面に露出した接続端子を有する少なくとも１つの受動部品を含む支持部材と、上記樹脂体の第１面に配置された第１絶縁層、及び上記第１絶縁層に配置されて上記接続端子に連結された第１再配線層を有する第１連結部材と、上記キャビティの一面を覆うように上記第１連結部材に配置された第２絶縁層、及び上記第２絶縁層に配置されて上記第１再配線層に連結された第２再配線層を含む第２連結部材と、上記キャビティ内で上記第２連結部材上に配置され、上記第２再配線層に連結された接続電極を有する半導体チップと、上記キャビティ内に位置する上記半導体チップを封止し、且つ上記樹脂体の第２面を覆う封止材と、を含む半導体パッケージを提供する。
本発明の一実施形態は、互いに反対に位置する第１及び第２面を有し、上記第１及び第２面を貫通する少なくとも１つのキャビティを有する樹脂体、及び上記樹脂体に埋め込まれ、上記第１面に露出した接続端子を有する複数の受動部品を含む支持部材と、上記樹脂体の第１面に配置された第１絶縁層、及び上記第１絶縁層に配置されて上記接続端子に連結された第１再配線層を有する第１連結部材と、上記少なくとも１つのキャビティの一面を覆うように上記第１連結部材の下面に配置された第２絶縁層、及び上記第２絶縁層において互いに異なるレベルに配置された複数の第２再配線層を含み、上記複数の第２再配線層は上記第１再配線層または隣接した他の第２再配線層に連結される第２連結部材と、上記少なくとも１つのキャビティ内で上記第２連結部材上に配置され、上記第２再配線層に連結された接続電極を有する半導体チップと、上記樹脂体の第２面及び上記少なくとも１つのキャビティの内部側壁に配置され、上記第１再配線層に連結された第１遮蔽層と、上記少なくとも１つのキャビティ内に位置する上記半導体チップを封止し、且つ上記樹脂体の第２面を覆う封止材と、上記封止材の上面に配置され、上記第１遮蔽層に連結された第２遮蔽層と、を含む半導体パッケージを提供する。
一実施形態によると、既存のコア部材を、受動部品が埋め込まれた構造物で代替することで、半導体チップと受動部品の実装空間を最適化するとともに、ＥＭＩ遮蔽構造を容易に実現することができる新しい構造の半導体パッケージを提供することができる。
また、半導体チップと受動部品との間の電気的連結経路を短縮しながらも、うねり（ｕｎｄｕｌａｔｉｏｎ）やクラック（ｃｒａｃｋ）のような工程不良を低減させることができる。
本発明の多様且つ有益な長所及び効果は、上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン‐イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン‐イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン‐イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン‐イン半導体パッケージがインターポーザ基板内に埋め込まれ、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン‐アウト半導体パッケージの概略的な形態を示した断面図である。 ファン‐アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 本発明の一実施形態による半導体パッケージを示した概略的な断面図である。 図９の半導体パッケージをＩ−Ｉ'線に沿って切断して示した平面図である。 図９の半導体パッケージのＡ部分を示す拡大断面図である。 図９の半導体パッケージの製造に用いられるパネルの一例を示した概略的な断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、支持部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、支持部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、支持部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、支持部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、支持部材の形成過程を示す主要工程の断面図である。 図１３ｂの結果物の平面図である。 図１３ｃの結果物の平面図である。 図１３ｅの結果物の平面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、連結部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、連結部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、連結部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、連結部材の形成過程を示す主要工程の断面図である。 本発明の一実施形態による半導体パッケージの製造方法のうち、連結部材の形成過程を示す主要工程の断面図である。 図１７ｄの結果物の平面図である。 図１７ｅの結果物の平面図である。 本発明の様々な実施形態による半導体パッケージを示した概略的な断面図である。 本発明の様々な実施形態による半導体パッケージを示した概略的な断面図である。 本発明の一実施形態による半導体パッケージを示した概略的な断面図である。 図２２の半導体パッケージをＩＩ−ＩＩ'線に沿って切断して示した平面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図１を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルタ、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図２を参照すると、半導体パッケージは、上述のような種々の電子機器に様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサーであってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
かかるパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、添付の図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図であり、図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図３及び図４を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはいうまでもなく、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図であり、図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図５及び図６を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、低融点金属または合金ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側は封止材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図７を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成すれることができる。アンダーバンプ金属層２１６０上には低融点金属または合金ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
本製造工程では、半導体チップ２１２０の外側に封止材２１３０が形成された後、連結部材２１４０が形成されることができる。この場合、連結部材２１４０の工程は、半導体チップ２１２０を封止してから行われるため、再配線層と連結されるビア２１４３は、半導体チップ２１２０に近いほど小さい幅を有するように形成されることができる（拡大領域参照）。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても実装されることができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図８を参照すると、ファン−アウト半導体パッケージ２１００は低融点金属または合金ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてその厚さを薄く実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。一方、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）を用いる実装方式はファン−イン半導体パッケージに基づく実装方式とはスケール、用途などが異なる。
図９は本発明の一実施形態による半導体パッケージを示した概略的な断面図であり、図１０は図９の半導体パッケージをＩ−Ｉ'線に沿って切断して示した平面図である。
図９及び図１０を参照すると、本実施形態による半導体パッケージ１００は、支持部材１３０と、第１及び第２連結部材１４０Ａ、１４０Ｂと、半導体チップ１２０と、封止材１５０と、を含む。
本実施形態で採用された支持部材１３０は、互いに反対に位置する第１及び第２面１３１Ａ、１３１Ｂを有する樹脂体１３１と、上記樹脂体１３１に埋め込まれた複数の受動部品１３５と、を有する。上記樹脂体１３１は、上記第１及び第２面１３１Ａ、１３１Ｂを連結するキャビティ１３０Ｈを有する。上記支持部材１３０は、従来のコア部材の代わりに、半導体パッケージ１００の支持体として提供されることができる。
樹脂体１３１は、複数の受動部品１３５を埋め込み、且つキャビティ１３０Ｈを有する半導体パッケージ１００の支持体として提供されることができる。上記複数の受動部品１３５は、互いに異なるサイズ及び容量を有する第１〜第３受動部品１３５Ａ、１３５Ｂ、１３５Ｃを含むことができる。本実施形態で採用された樹脂体１３１は、エポキシ樹脂などの熱硬化性樹脂またはポリイミドなどの熱可塑性樹脂などの絶縁物質を含むことができる。上記樹脂体１３１としては、封止材１５０と同一または類似の物質を用いることができる。特定例において、樹脂体１３１は、剛性を有するように無機フィラーなどの補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ−４、ＢＴ、またはＥＭＣを含むことができる。上記樹脂体１３１は、受動部品を除いた略全体領域が、単一組成の樹脂で実質的に均質に構成されるという点で従来のコア部材と異なると理解することができる。
本実施形態で採用された連結部材は、上記樹脂体１３１に埋め込まれた複数の受動部品１３５を再配線するための第１連結部材１４０Ａと、上記第１連結部材１４０Ａと上記半導体チップ１２０を再配線するための第２連結部材１４０Ｂと、を含む。上記第１連結部材１４０Ａが上記支持部材１３０と対応する面積を有するのに対し、上記第２連結部材１４０Ｂは半導体パッケージ１００と対応する領域を有するように提供されることができる。
以下、図１１を参照して、本実施形態で採用された第１及び第２連結部材１４０Ａ、１４０Ｂと関連する構成の特徴について詳細に説明する。図１１は図９の半導体パッケージのＡ部分を示す拡大断面図である。
図９とともに図１１を参照すると、上記第１連結部材１４０Ａは、上記樹脂体１３１の第１面１３１Ａに配置された第１絶縁層１４１ａと、複数の受動部品１３５の接続端子１３５Ｔに連結される第１再配線層１４５ａと、を含む。上記第２連結部材１４０Ｂは、上記キャビティ１３０Ｈの一面を覆うように上記第１連結部材１４０Ａに配置された第２絶縁層１４１ｂと、上記第２絶縁層１４１ｂに配置され、上記第１再配線層１４５ａに連結された第２再配線層１４５ｂと、を含む。上記キャビティ１３０Ｈに配置された半導体チップ１２０は上記第２連結部材１４０Ｂ上に配置されており、上記半導体チップ１２０の接続パッド１２０Ｐは上記第２再配線層１４５ｂに連結されることができる。
上記第１及び第２再配線層１４５ａ、１４５ｂは、それぞれ第１及び第２再配線パターン１４２ａ、１４２ｂと、それぞれに連結された第１及び第２再配線ビア１４３ａ、１４３ｂと、を含むことができる。本実施形態において、上記第１再配線層１４５ａは単一レベルで構成され、上記第２再配線層１４５ｂは２つのレベルで構成されると例示されているが、本発明はこれに限定されない。例えば、第２再配線層１４５ｂも単一レベルで構成されてもよく、３つ以上のレベルで実現されてもよい。
図１１に示されたように、上記樹脂体１３１の第１面１３１Ａは、活性面（すなわち、接続パッド１２０Ｐが形成された面）に比べて高いレベルに位置することができる。例えば、上記樹脂体１３１の第１面１３１Ａは、略第１連結部材１４０Ａの厚さの分だけより高いレベルに位置することができる。一方、上記第１連結部材１４０Ａと上記半導体チップ１２０の活性面は、製造工程中に同一の作業面に配置されるため（図１７ｂ参照）、上記第１連結部材１４０Ａの下面は、上記半導体チップ１２０の活性面と実質的に同一のレベルを有するように位置することができる。すなわち、本実施形態による半導体パッケージ１００において、上記第１連結部材１４０Ａの下面は、上記半導体チップの活性面と実質的に同一平面（ｃｏｐｌａｎａｒ）を有することができる
上記第１及び第２絶縁層１４１ａ、１４１ｂは様々な絶縁物質で形成されることができる。例えば、第１及び第２絶縁層１４１ａ、１４１ｂは、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂を含むことができる。具体的には、第１及び第２絶縁層１４１ａ、１４１ｂは、プリプレグ、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ、または感光性絶縁物質（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）を含むことができる。
本実施形態において、第１連結部材１４０Ａのための第１絶縁層１４１ａは、第２連結部材１４０Ｂのための第２絶縁層１４１ｂと異なる絶縁物質で形成されることができる。
連結部材のための絶縁層として感光性絶縁物質（ＰＩＤ：Ｐｈｏｔｏ Ｉｍａｇｅ−ａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）を用いる場合、一般に、受動部品１３５の接続端子１３５Ｔによる突出により、不所望のうねり（ｕｎｄｕｌａｔｉｏｎ）（例えば、１５μｍ以上）が発生する恐れがある。したがって、厚さの大きいＰＩＤフィルムを用いなければならないという不便性があり、大きい厚さによってクラックが発生しやすいという問題があり得る。
特定例において、第１連結部材１４０Ａの第１絶縁層１４１ａとしては、ＰＩＤではなく、無機フィラーなどの補強材を含む非感光性絶縁物質、例えば、ＡＢＦを用いることができる。これに対し、第２連結部材１４０Ｂの第２絶縁層１４１ｂとしてはＰＩＤを用いることができる。ＰＩＤからなる第２絶縁層１４１ｂには、フォトリソグラフィ工程により微細ビアをファインピッチで形成することができるため、半導体チップ１２０の数十〜数百万個の接続パッド１２０Ｐを効果的に再配線することができる。
本実施形態による半導体パッケージは、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）遮蔽効果のために様々な形態の遮蔽手段を導入することができる。このような遮蔽手段は、放熱手段としても用いられることができる。
本実施形態で採用された遮蔽手段は、上記樹脂体１３１の表面に配置された第１遮蔽層１４７を含む。図９に示されたように、上記第１遮蔽層１４７は、上記樹脂体１３１の第２面１３１Ｂに配置された第１部分１４７ａと、上記キャビティ１３０Ｈの内部側壁１３０Ｓに配置された第２部分１４７ｂと、を含むことができる。
上記第１遮蔽層１４７は、図１１に示されたように、上記キャビティ１３０Ｈの内部側壁１３０Ｓに沿って延びて上記第１再配線層１４５ａに連結されることができる（「Ｃ１」参照）。このような連結により、上記第１遮蔽層１４７が上記第１再配線層１４５ａに接地されることができる。
上記第１遮蔽層１４７はめっき工程により形成されることができ、このようなめっき工程は、第１再配線層１４５ａのためのめっき工程とともに行われることができる。少なくとも上記樹脂体１３１の第２面１３１Ｂに配置された第１部分１４７ａは、第１再配線パターン１４２ａの厚さと実質的に同一の厚さでめっきされることができる。例えば、上記第１遮蔽層１４７は銅などの金属層であることができる。
本実施形態による半導体パッケージ１００は、キャビティ１３０Ｈ内に位置する上記半導体チップ１２０を封止し、且つ樹脂体１３１の第２面１３１Ｂを覆う封止材１５０を含むことができる。上記封止材１５０は、キャビティ１３０Ｈの内部側壁１３０Ｓと半導体チップ１２０との間の空間を充填して半導体チップ１２０を安定的に支持することができる。
例えば、封止材１５０としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂などが用いられることができる。具体的には、封止材１５０として、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴ、またはＰＩＤが用いられることができる。
本実施形態による半導体パッケージ１００は、上記封止材１５０の上面に配置された第２遮蔽層１４９をさらに含むことができる。上記第２遮蔽層１４９は第１遮蔽層１４７と連結されることができる（「Ｃ２」参照）。図９に示されたように、本実施形態において、上記第２遮蔽層１４９は、上記樹脂体１３１の側面に沿って延び、上記樹脂体１３１の側面で上記第１遮蔽層１４７に連結されることができる。
上記第２連結部材１４０Ｂは、第２絶縁層１４１ｂの角に沿って配置された遮蔽用トレンチスタックＴＳをさらに含むことができる。遮蔽用トレンチスタックＴＳは、第２再配線ビア１４３ｂと類似して第２絶縁層１４１ｂの各レベルに位置するトレンチを含み、各レベルのトレンチ（本実施形態では２つのレベル）が重なった位置で連結されたスタック構造体を有する。上記遮蔽用トレンチスタックＴＳは、平面視において第２絶縁層１４１ｂの角を囲む形状を有することができる。遮蔽用トレンチスタックＴＳは第２再配線層の形成過程でともに形成されることができる。
図９に示されたように、上記第２遮蔽層１４９は、上記樹脂体１３１の側面に沿って延び、上記第１遮蔽層１４７と上記遮蔽用トレンチスタックＴＳに連結されることができる（「Ｃ３」参照）。このような連結により、上記第２遮蔽層１４９は第２再配線層１４５ｂに接地されることができる。上記第２遮蔽層１４９は、めっき工程の他にも、スパッタリングなどの蒸着工程により形成されることができる。例えば、第２遮蔽層１４９は銅またはＳＵＳなどの合金であることができる。
本実施形態による半導体パッケージ１００は、第２連結部材１４０Ｂの下面に配置されたパッシベーション層１６０を含むことができる。上記パッシベーション層１６０は第２再配線層１４５ｂの一部を露出する複数の開口を有する。アンダーバンプ金属（ＵＢＭ、Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）層１７０は、パッシベーション層１６０の開口に配置されて第２再配線層１４５ｂと連結される。ＵＢＭ層は、パッシベーション層１６０上に配置されたＵＢＭパッドと、ＵＢＭパッドと第２再配線層１４５ｂの一部を連結するＵＢＭビア１７３と、を含むことができる（図１１参照）。アンダーバンプ金属層１７０上には電気接続構造体１８０が形成され、メインボードなどのような外部回路と連結されることができる。
以下、本実施形態による半導体パッケージ１００の主要構成についてより詳細に説明する。
上記半導体チップ１２０は、活性ウエハーをベースとして形成されたものであることができる。上記半導体チップ１２０の本体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含むことができる。接続パッド１２０Ｐは、半導体チップ１２０を、他の構成要素と電気的に連結させるためのものであって、アルミニウム（Ａｌ）などの金属を用いることができる。本体上には接続パッド１２０Ｐを露出させるパッシベーション膜（不図示）が形成されることができ、パッシベーション膜（不図示）は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であることができる。例えば、半導体チップ１２０は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのプロセッサ、具体的には、アプリケーションプロセッサ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であることができるが、これに限定されるものではなく、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップ、または揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップであってもよい。また、これらが互いに組み合わされて配置されてもよいことはいうまでもない。
複数の受動部品１３５は、ＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）、パワーインダクタ（Ｐｏｗｅｒ Ｉｎｄｕｃｔｏｒ）、ビーズ（Ｂｅａｄ）などのディスクリート部品であることができる。上述のように、上記複数の受動部品１３５Ａ、１３５Ｂ、１３５Ｃは、互いに異なる厚さを有し、半導体チップ１２０とも異なる厚さを有することができる。受動部品１３５の種類はいうまでもなく、その数も特に限定されない。また、受動部品１３５は多様な配列を有することができ、図１０に示された配列よりも密に配列してもよく、それほど密でないように配列してもよい。
上記第１及び第２連結部材に導入される第１及び第２再配線パターン１４２ａ、１４２ｂは該当層の設計デザインに応じて様々な機能を果たすことができる。例えば、第１及び第２再配線パターン１４２ａ、１４２ｂは、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含むことができる。また、ビアパッドパターン、電気接続構造体パッドパターンなどを含むことができる。例えば、第１及び第２再配線パターン１４２ａ、１４２ｂは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などのような導電性物質を含むことができる。例えば、第１及び第２再配線パターン１４２ａ、１４２ｂの厚さは、約０．５μｍ〜約１５μｍ程度であることができる。
第１及び第２再配線ビア１４３ａ、１４３ｂは、他のレベルに位置する要素（例えば、伝導性トレースと再配線パターンまたは他の絶縁層の再配線パターン）を垂直方向に連結する要素（層間連結要素）として用いられる。例えば、第１及び第２再配線ビア１４３ａ、１４３ｂは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。
第１及び第２再配線ビア１４３ａ、１４３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、第１及び第２再配線ビア１４３ａ、１４３ｂは、テーパ状または円筒状などの様々な他の形状を有することができる。
アンダーバンプ金属（ＵＢＭ）層１７０は、電気接続構造体１８０の接続信頼性を向上させ、半導体パッケージ１００のボードレベル信頼性を改善することができる。上述のように、ＵＢＭ層１７０は、パッシベーション層１６０に配置され、第２連結部材１４０Ｂの第２再配線パターン１４２ｂと連結される。電気接続構造体１８０は、半導体パッケージ１００を外部と物理的及び／または電気的に連結させることができる。例えば、半導体パッケージ１００は、電気接続構造体１８０を介して電子機器のメインボードに実装されることができる。
電気接続構造体１８０は、導電性物質、例えば、Ｓｎ−Ａｌ−Ｃｕなどの低融点合金で形成されることができるが、これに限定されるものではない。また、電気接続構造体１８０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよく、多重層または単一層で形成されることができる。
以下、添付図面（図１２〜図１９）を参照して、本発明の一実施形態による半導体パッケージの製造方法について説明する。
本製造方法を説明する過程で、本実施形態による半導体パッケージの様々な特徴及び長所が具体的に理解されることができる。本実施形態による半導体パッケージの製造方法は、支持部材の形成過程（図１３ａ〜図１３ｅ参照）と、連結部材の形成過程（図１７ａ〜図１７ｅ参照）と、に大別して説明することができる。
図１３ａ〜図１３ｅは、本発明の一実施形態による半導体パッケージの製造方法のうち、支持部材の形成過程を示す主要工程の断面図であり、図１４〜図１６はそれぞれ、図１３ｂ、図１３ｃ、及び図１３ｅの結果物の平面図である。
図１３ａを参照すると、互いに反対に位置する第１及び第２面１１０Ａ、１１０Ｂを有するコア部材１１０を製造する。
コア部材１１０は、第１及び第２面１１０Ａ、１１０Ｂにそれぞれ配置された金属層１１２ａ、１１２ｂを有する銅張積層板（ＣＣＬ：Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）であることができる。図１３ａに示されたコア部材１１０は、図１２に示された大型パネルのユニットに相当する。すなわち、図１２に示されたパネル５００のそれぞれのユニットは、図１３ａ〜図１３ｅに示された個別パッケージに係るコア部材１１０と理解されることができる。このように、大面積のパネル５００を用いることで、１回の工程によって大量の半導体パッケージを製造することもでき、最終的に図１８に示された切断工程により、個別パッケージを得ることができる。
次いで、図１３ｂを参照すると、コア部材１１０にパッケージ用キャビティ１１０Ｈを形成した後、コア部材１１０を第１キャリアフィルム２１０に付着する。
パッケージ用キャビティ１１０Ｈの形成過程は、レーザードリル及び／または機械ドリル及び／またはサンドブラストなどを用いて行うことができる。パッケージ用キャビティ１１０Ｈは、図１４に示されたように、製造する半導体パッケージを定義するキャビティであり、実際には、切断マージンを考慮して、製造する半導体パッケージのサイズに比べてやや大きく形成することができる。次に、上記コア部材１１０の第１面１１０Ａを、粘着性を有する第１キャリアフィルム２１０に付着させる。例えば、第１キャリアフィルム２１０はエポキシ樹脂を含む粘着性テープであることができる。
次に、図１３ｃを参照すると、パッケージ用キャビティ１１０Ｈ内に複数の受動部品１３５を配列し、樹脂体１３１を適用することで、配列された受動部品１３５を封止することができる。
複数の受動部品１３５は、キャビティ１３０Ｈが形成される領域を除いた領域に、樹脂体１３１での最終配列形態（図１０参照）で配置されることができる。具体的に、図１５に示されたように、複数の受動部品１３５は、キャビティ１３０Ｈの縁領域、すなわち、支持部材（または樹脂体）が形成される領域に配列されることができ、後続工程で、第１切断線ＣＬ１に沿って定義されるキャビティ１３０Ｈが形成されることができる。本工程で形成される樹脂体１３１は、未硬化状態のフィルムをラミネートしてから硬化する方法により形成してもよく、液状樹脂を塗布してから硬化する方法により形成してもよい。本実施形態において、樹脂体１３１は、コア部材１１０の第２面１１０Ｂを覆うように形成してもよく、他の実施形態において、樹脂体１３１は、コア部材１１０の厚さに対応するかそれより低い高さで形成してもよい。
次いで、図１３ｄを参照すると、第１キャリアフィルム２１０を除去し、除去された面に第１絶縁層１４１ａを形成した後、第１切断線ＣＬ１で定義されるキャビティ１３０Ｈを形成することができる。
第１キャリアフィルム２１０の除去は、公知の機械的方法を用いて行うことができる。第１キャリアフィルム２１０を除去した面に、ラミネート工程などを用いて第１絶縁層１４１ａを形成することができる。例えば、ラミネート工程には、ＡＢＦまたはＲＣＦ（ｒｅｓｉｎ ｃｏａｔｅｄ ｆｉｌｍ）などのビルドアップ樹脂フィルムが用いられることができる。また、キャビティ１３０Ｈの形成は、上述のパッケージ用キャビティ１１０Ｈと類似して、レーザードリル及び／または機械ドリル及び／またはサンドブラストなどを用いて行うことができる。その結果、図１６に示されたように、キャビティ１３０Ｈが形成された樹脂体１３１は、その内部に埋め込まれた多数の受動部品１３５を備えることとなり、その外郭ラインはコア部材によって囲まれた形態を有することができる。
次に、図１３ｅを参照すると、第１絶縁層１４１ａに埋め込まれた受動部品１３５の接続端子１３５Ｔと連結される第１再配線層１４５ａを形成することができる。
第１再配線層１４５ａは、第１絶縁層１４１ａにそれぞれの受動部品１３５の接続端子１３５Ｔが露出するようにビアホールを形成し、めっき工程を用いて第１再配線パターン１４２ａ及び第１再配線ビア１４３ａを形成することにより形成することができる。このような工程により、樹脂体１３１に埋め込まれた受動部品１３５のための第１再配線層１４５ａを提供することができる。ビアホールの形成は、レーザーまたはフォトリソグラフィなどを用いた工程により行うことができる。必要に応じて、ビアホールを形成した後、デスミア（ｄｉｓｍｅａｒ）工程を適用してもよい。
また、本めっき工程で、樹脂体１３１の第２面及びキャビティ１３０Ｈの内部側面１３０Ｓにもめっき工程をともに適用することで、第１遮蔽層１４７を同時に形成することができる。少なくとも上記樹脂体１３１の第２面１３１Ｂに配置された第１部分１４７ａは、第１再配線パターン１４２ａの厚さと実質的に同一の厚さでめっきされることができる。例えば、第１再配線層１４５ａと第１遮蔽層１４７は銅などの金属を含むことができる。上記第１遮蔽層１４７の部分１４７ｂは、上記キャビティ１３０Ｈの内部側壁１３０Ｓに沿って延びて上記第１再配線層１４５ａに接地連結されることができる（図１６参照）。本めっき工程において、最終のパッケージにおいて除去されるコア部材１１０の表面にはシード層を形成しないため、図１３ｅに示されたように、コア部材１１０にはめっき層が形成されない。
図１７ａ〜図１７ｅは、本発明の一実施形態による半導体パッケージの製造方法のうち、連結部材の形成過程を示す主要工程の断面図であり、図１８及び図１９はそれぞれ、図１７ｄ及び図１７ｅの結果物の平面図である。本工程で形成される連結部材は第２連結部材に相当する。
図１７ａを参照すると、図１３ｅに示された結果物を第２キャリアフィルム２２０上に付着する。
本付着工程において、樹脂体１３１の第１面１３１Ａに形成された第１連結部材１４０Ａは、第２キャリアフィルム２２０と向かい合うように第２キャリアフィルム２２０に付着することができる。上記第２キャリアフィルム２２０は、第１キャリアフィルム２１０と類似の粘着性を有する樹脂フィルムであることができる。例えば、第２キャリアフィルム２２０はエポキシ樹脂を含む粘着性テープであることができる。
次いで、図１７ｂを参照すると、キャビティ１３０Ｈ内に半導体チップ１２０を配置し、半導体チップ１２０を封止するように封止材１５０を形成する。
キャビティ１３０Ｈ内に位置する第２キャリアフィルム２２０上に、半導体チップ１２０をフェイス−ダウン形態で付着する。半導体チップ１２０の活性面、すなわち、接続パッド１２０Ｐが形成された面を第２キャリアフィルム２２０に付着することができる。次に、キャビティ１３０Ｈ内に配置された半導体チップ１２０を封止するように封止材１５０を形成する。本工程で形成される封止材１５０は、樹脂体１３１の第２面１３１Ｂとコア部材１１０の第２面１１０Ｂを覆うことができる。封止材１５０は、未硬化状態のフィルムをラミネートしてから硬化する方法により形成してもよく、液状樹脂を塗布してから硬化する方法により形成してもよい。
次に、図１７ｃを参照すると、第２キャリアフィルム２２０を除去し、第２連結部材１４０Ｂを形成する。
第２キャリアフィルム２２０が除去された面に、第１連結部材１４０Ａおよび半導体チップ１２０の活性面が露出することができる。その露出した表面に第２連結部材１４０Ｂを形成することで、第１連結部材１４０Ａの第１再配線層１４５ａと半導体チップ１２０の接続パッド１２０Ｐを再配線する第２再配線層１４５ｂを提供することができる。本工程では、上記露出した表面に感光性絶縁物質（ＰＩＤ）を塗布して第２絶縁層１４１ｂを形成する。次いで、フォトリソグラフィ工程を用いて、第１連結部材１４０Ａの第１再配線層１４５ａと半導体チップ１２０の接続パッド１２０Ｐを露出するビアホールを形成する。次に、電解めっきや無電解めっきにより、第２再配線パターン１４２ｂ及び第２再配線ビア１４３ｂで構成された第２再配線層１４５ｂを形成することができる。本実施形態では、上述の工程をさらに行うことで、２レベルで構成された第２再配線層１４５ｂを提供することができる。上記の第２連結部材１４０Ｂの形成工程が、第２キャリアフィルム２２０を除去した後、封止材１５０が形成された面にさらなるキャリアフィルム（不図示）を付着した状態で行うことができることはいうまでもない。
次いで、図１７ｄを参照すると、第２連結部材１４０Ｂの下面にパッシベーション層１６０を形成し、パッシベーション層１６０上に、第２再配線層１４５ｂに連結されたＵＢＭ層１７０及び電気接続構造体１８０を形成する。
上述のラミネート方法または塗布方法により、第２連結部材１４０Ｂ上にパッシベーション層１６０を形成する。パッシベーション層１６０に第２再配線層１４５ｂ（特に、第２再配線パターン１４２ｂ）の一部を露出させる開口を形成し、第２再配線パターン１４２ｂの露出した領域と接続されるようにパッシベーション層１６０の開口にアンダーバンプ金属層１７０を形成し、アンダーバンプ金属層１７０上に電気接続構造体１８０を形成する。
次に、図１７ｄ及び図１８に示されたように、第２切断線ＣＬ２に沿って切断してコア部材１１０を除去することで、図１７ｅ及び図１９に示された半導体パッケージを得ることができる。
第２切断線ＣＬ２はコア部材１１０に隣接した樹脂体１３１の領域に位置することができる。第２遮蔽層１４９を形成する過程（図１３ｅ参照）において、第２切断線ＣＬ２が位置する領域は、コア部材１１０の表面とともにめっきされないことができる（すなわち、シード層が形成されない）。その結果、本切断工程は、金属層のない樹脂体１３１と第１連結部材１４０Ａの第１絶縁層１４１ａで構成された部分に沿って切断が行われるため、工程が容易に行われることができる。
本個別化工程の後に、封止材１５０の表面に第２遮蔽層１４９をさらに形成することで、図９及び図１０に示された半導体パッケージを製造することができる。第２遮蔽層１４９の形成工程は、スパッタリングなどの蒸着工程により行うことができる。
本発明による実施形態は様々な形態に変更されて実現されることができる。例えば、第２遮蔽層１４９を含む遮蔽構造を変更して設計することができ、さらなる放熱手段を導入する方式で実現されることもできる。
以下、図２０〜図２３を参照して本発明の様々な実施形態について説明する。
図２０及び図２１はそれぞれ、本発明の様々な実施形態による半導体パッケージを示した概略的な断面図である。
図２０を参照すると、本実施形態による半導体パッケージ１００Ａは、第２遮蔽層の構造が異なることを除き、図９及び図１０に示された構造と類似すると理解することができる。本実施形態の構成要素についての説明は、特に反対される説明がない限り、図９及び図１０に示された半導体パッケージ１００の同一または類似の構成要素についての説明を参照することができる。
本実施形態による半導体パッケージ１００Ａは、封止材１５０の上面に形成された第２遮蔽層１４９'と、上記第１及び第２遮蔽層１４７、１４９'が連結されるように上記封止材１５０を貫通する金属トレンチ１４８と、を含むことができる。十分な遮蔽効果のために、上記半導体パッケージ１００Ａの平面視において、上記金属トレンチ１４８は上記キャビティ１３０Ｈを囲む形状を有することができる。
本実施形態では、個別化工程（図１７ｅ参照）の前に、パネルレベルで封止材の上面に金属トレンチ１４８と第２遮蔽層１４９'を形成することができ、個別化工程は第２遮蔽層１４９'を形成した後に行うことができる。その結果、本実施形態による半導体パッケージ１００Ａの側面は、上記樹脂体１３１の側面１３０Ｓによって提供されることができる。必要に応じて、個別化工程の後に、樹脂体１３１の側面１３１Ｓには他のさらなる保護層（不図示）が形成されてもよいことはいうまでもない。
図２１を参照すると、本実施形態による半導体パッケージ１００Ｂは、放熱体１９５を備える点と、ＵＢＭビアの構造が異なる点を除き、図９及び図１０に示された構造と類似すると理解することができる。本実施形態の構成要素についての説明は、特に反対される説明がない限り、図９及び図１０に示された半導体パッケージ１００の同一または類似の構成要素についての説明を参照することができる。
本実施形態による半導体パッケージ１００Ｂは、上記半導体チップ１２０の上面に配置された放熱体１９５をさらに含むことができる。本実施形態において、上記放熱体１９５は、封止材１５０を貫通する金属ビア１９８を介して上記第２遮蔽層１４９に連結されることができる。このような連結により、放熱体１９５の放熱性能を向上させることができる。また、放熱体１９５と金属ビア１９８は第２遮蔽層１４９のための接地として活用されることもできる。
例えば、放熱体１９５と金属ビア１９８は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。また、本実施形態で採用された個別のＵＢＭ層１７０'は複数（例えば、２つ）のＵＢＭビアを含むことができる。
図２２は本発明の一実施形態による半導体パッケージを示した概略的な断面図であり、図２３は図２２の半導体パッケージをＩＩ−ＩＩ'線に沿って切断して示した平面図である。
図２２及び図２３を参照すると、本実施形態による半導体パッケージ１００Ｃは、複数のキャビティを備える点を除き、図９及び図１０に示された構造と類似すると理解することができる。本実施形態の構成要素についての説明は、特に反対される説明がない限り、図９及び図１０に示された半導体パッケージ１００と同一または類似の構成要素についての説明を参照することができる。
本実施形態による半導体パッケージ１００Ｃは、第１及び第２キャビティ１３０ＨＡ、１３０ＨＢを有する樹脂体１３１'を含むことができる。上記第１及び第２キャビティ１３０ＨＡ、１３０ＨＢにはそれぞれ第１及び第２半導体チップ１２０Ａ、１２０Ｂが含まれることができる。第１遮蔽層１４７は、上記の実施形態と類似して、上記樹脂体１３１'の第２面１３１Ｂと上記第１及び第２キャビティ１３０ＨＡ、１３０ＨＢの内部側壁の全てに配置されることができる。また、第１遮蔽層１４７は、上記第１及び第２キャビティ１３０ＨＡ、１３０ＨＢの内部側壁の下端で上記第１再配線層１４５ａに連結されることができる。
本実施形態では、１つの樹脂体１３１'に２つのキャビティ１３０ＨＡ、１３０ＨＢを含む形態を例示したが、必要に応じて、３つ以上のキャビティを含むことができる。また、追加のキャビティに半導体チップをさらに配置する形態を例示したが、他の受動部品（例えば、比較的大きいサイズの受動部品）が配置されてもよい。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区別するために用いられるもので、該当する構成要素の順序及び／または重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた一実施例という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一実施例は、他の実施例の特徴と結合して実施されることを排除しない。例えば、特定の一実施例で説明された事項が他の実施例で説明されていなくても、他の実施例でその事項と反対であるか矛盾する説明がない限り、他の実施例に関連する説明であると理解されることもできる。
本発明で用いられた用語は、一例を説明するために用いられたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

Claims (20)

  1. 互いに反対に位置する第１及び第２面を有し、前記第１及び第２面を貫通するキャビティを有する樹脂体、及び前記樹脂体に埋め込まれ、前記第１面に露出した接続端子を有する少なくとも１つの受動部品を含む支持部材と、
    前記樹脂体の第１面に配置された第１絶縁層、及び前記第１絶縁層に配置されて前記接続端子に連結された第１再配線層を有する第１連結部材と、
    前記キャビティの一面を覆うように前記第１連結部材に配置された第２絶縁層、及び前記第２絶縁層に配置されて前記第１再配線層に連結された第２再配線層を含む第２連結部材と、
    前記キャビティ内で前記第２連結部材上に配置され、前記第２再配線層に連結された接続パッドを有する半導体チップと、
    前記キャビティ内に位置する前記半導体チップを封止し、且つ前記樹脂体の第２面を覆う封止材と、を含む半導体パッケージ。
  2. 前記樹脂体の第２面及び前記キャビティの内部側壁に配置され、前記第１再配線層に連結された第１遮蔽層をさらに含む、請求項１に記載の半導体パッケージ。
  3. 前記封止材の上面に配置され、前記第１遮蔽層に連結された第２遮蔽層をさらに含む、請求項２に記載の半導体パッケージ。
  4. 前記第２遮蔽層は、前記樹脂体の側面に沿って延び、前記樹脂体の側面で前記第１遮蔽層に連結される、請求項３に記載の半導体パッケージ。
  5. 前記第２遮蔽層は、前記封止材を貫通する金属トレンチを介して前記第１遮蔽層に連結される、請求項３に記載の半導体パッケージ。
  6. 前記半導体チップの上面に配置された放熱体をさらに含み、
    前記放熱体は、前記封止材を貫通する金属ビアを介して前記第２遮蔽層に連結される、請求項３から５のいずれか一項に記載の半導体パッケージ。
  7. 前記樹脂体の第１面は、前記半導体チップの前記接続パッドが形成された面に比べて高いレベルに位置する、請求項１から６のいずれか一項に記載の半導体パッケージ。
  8. 前記第１連結部材の下面は、前記半導体チップの前記接続パッドが形成された面と実質的に平坦な共面を有する、請求項１から７のいずれか一項に記載の半導体パッケージ。
  9. 前記第１絶縁層及び前記第２絶縁層は互いに異なる絶縁物質を含む、請求項１から８のいずれか一項に記載の半導体パッケージ。
  10. 前記第１絶縁層は非感光性絶縁物質を含み、前記第２絶縁層は感光性絶縁物質を含む、請求項９に記載の半導体パッケージ。
  11. 前記第２連結部材は、前記第２絶縁層で前記第２再配線層と異なるレベルに配置され、前記第２再配線層に連結されたさらなる第２再配線層を含む、請求項１から１０のいずれか一項に記載の半導体パッケージ。
  12. 前記第２連結部材は、その角に沿って配置された遮蔽用トレンチスタックをさらに含む、請求項１１に記載の半導体パッケージ。
  13. 前記樹脂体の第２面及び前記キャビティの内部側壁に配置され、前記第１再配線層に連結された第１遮蔽層と、
    前記封止材の上面に配置され、前記樹脂体の側面に沿って延びて前記第１遮蔽層及び前記遮蔽用トレンチスタックに連結された第２遮蔽層をさらに含む、請求項１２に記載の半導体パッケージ。
  14. 前記第２連結部材の下面に配置され、前記第２再配線層の一部を露出させる複数の開口を有するパッシベーション層と、
    前記パッシベーション層の複数の開口に配置され、前記第２再配線層の露出した一部に連結された電気接続構造体と、をさらに含む、請求項１から１３のいずれか一項に記載の半導体パッケージ。
  15. 互いに反対に位置する第１及び第２面を有し、前記第１及び第２面を貫通する少なくとも１つのキャビティを有する樹脂体、及び前記樹脂体に埋め込まれ、前記第１面に露出した接続端子を有する複数の受動部品を含む支持部材と、
    前記樹脂体の第１面に配置された第１絶縁層、及び前記第１絶縁層に配置されて前記接続端子に連結された第１再配線層を有する第１連結部材と、
    前記少なくとも１つのキャビティの一面を覆うように前記第１連結部材の下面に配置された第２絶縁層、及び前記第２絶縁層で互いに異なるレベルに配置された複数の第２再配線層を含み、前記複数の第２再配線層は前記第１再配線層または隣接した他の第２再配線層に連結される第２連結部材と、
    前記少なくとも１つのキャビティ内で前記第２連結部材上に配置され、前記複数の第２再配線層に連結された接続パッドを有する半導体チップと、
    前記樹脂体の第２面及び前記少なくとも１つのキャビティの内部側壁に配置され、前記第１再配線層に連結された第１遮蔽層と、
    前記少なくとも１つのキャビティ内に位置する前記半導体チップを封止し、且つ前記樹脂体の第２面を覆う封止材と、
    前記封止材の上面に配置され、前記第１遮蔽層に連結された第２遮蔽層と、を含む半導体パッケージ。
  16. 前記少なくとも１つのキャビティは前記半導体チップがそれぞれ配置された複数のキャビティを含み、前記第１遮蔽層は前記複数のキャビティのそれぞれの内部側壁に沿って延びる、請求項１５に記載の半導体パッケージ。
  17. 前記封止材の上面及び前記樹脂体の側面に配置され、前記樹脂体の側面で前記第１遮蔽層に連結された第２遮蔽層をさらに含む、請求項１５または１６に記載の半導体パッケージ。
  18. 前記封止材の上面に配置され、前記封止材を貫通する金属トレンチを介して前記第１遮蔽層に連結された第２遮蔽層をさらに含み、
    前記半導体パッケージの側面は前記樹脂体の側面によって提供される、請求項１５または１６に記載の半導体パッケージ。
  19. 前記樹脂体の第２面に位置する前記第１遮蔽層の部分は、前記第１絶縁層上に位置する前記第１再配線層の部分の厚さと実質的に同一の厚さを有する、請求項１５から１８のいずれか一項に記載の半導体パッケージ。
  20. 前記樹脂体は、単一の組成の樹脂で実質的に全体領域で均質に構成される、請求項１５から１９のいずれか一項に記載の半導体パッケージ。
JP2018185459A 2018-06-04 2018-09-28 半導体パッケージ Active JP6722248B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0064362 2018-06-04
KR1020180064362A KR102086361B1 (ko) 2018-06-04 2018-06-04 반도체 패키지

Publications (2)

Publication Number Publication Date
JP2019212887A true JP2019212887A (ja) 2019-12-12
JP6722248B2 JP6722248B2 (ja) 2020-07-15

Family

ID=68692786

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018185459A Active JP6722248B2 (ja) 2018-06-04 2018-09-28 半導体パッケージ

Country Status (5)

Country Link
US (1) US10825775B2 (ja)
JP (1) JP6722248B2 (ja)
KR (1) KR102086361B1 (ja)
CN (1) CN110556364B (ja)
TW (1) TWI712114B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993991B (zh) 2017-12-20 2024-10-01 合肥矽迈微电子科技有限公司 一种芯片封装结构及其制造方法
US10757813B2 (en) 2018-10-12 2020-08-25 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
KR102570902B1 (ko) * 2018-11-23 2023-08-25 삼성전자주식회사 반도체 패키지
DE102021100220B4 (de) 2020-01-21 2024-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package-Struktur und deren Herstellungsverfahren
US11302650B2 (en) * 2020-01-21 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
TWI831241B (zh) * 2022-06-14 2024-02-01 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039090A (ja) * 2010-07-15 2012-02-23 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
JP2015115558A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置
US20150348936A1 (en) * 2014-06-02 2015-12-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Electromagnetic (EM) Shielding for LC Circuits
JP2016219798A (ja) * 2015-05-15 2016-12-22 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電子部品パッケージ及びパッケージオンパッケージ構造
JP2016219535A (ja) * 2015-05-18 2016-12-22 太陽誘電株式会社 電子回路装置
KR20170121671A (ko) * 2016-04-25 2017-11-02 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180012187A (ko) * 2016-07-26 2018-02-05 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180020849A (ko) * 2016-08-19 2018-02-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180029822A (ko) * 2016-09-12 2018-03-21 삼성전기주식회사 반도체 패키지 및 이의 제조방법, 전자소자 모듈
US20180114758A1 (en) * 2016-10-25 2018-04-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
KR20180058095A (ko) * 2016-11-23 2018-05-31 삼성전기주식회사 팬-아웃 반도체 패키지

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
JP2013105992A (ja) * 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法
US8736033B1 (en) 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure
TWI517341B (zh) * 2013-05-10 2016-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9263425B2 (en) * 2013-12-11 2016-02-16 Infineon Technologies Austria Ag Semiconductor device including multiple semiconductor chips and a laminate
US9984979B2 (en) * 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9847269B2 (en) 2015-07-31 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming same
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
KR102045235B1 (ko) * 2016-03-31 2019-11-15 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10685850B2 (en) * 2016-06-30 2020-06-16 Intel Corporation High density organic interconnect structures
US9853003B1 (en) 2016-07-26 2017-12-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10163860B2 (en) * 2016-07-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10332843B2 (en) 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10061967B2 (en) * 2016-08-22 2018-08-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101982044B1 (ko) * 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10068855B2 (en) 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
KR101952864B1 (ko) * 2016-09-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR102004801B1 (ko) * 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101982061B1 (ko) 2017-12-19 2019-05-24 삼성전기주식회사 반도체 패키지

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039090A (ja) * 2010-07-15 2012-02-23 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
JP2015115558A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置
US20150348936A1 (en) * 2014-06-02 2015-12-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Electromagnetic (EM) Shielding for LC Circuits
JP2016219798A (ja) * 2015-05-15 2016-12-22 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電子部品パッケージ及びパッケージオンパッケージ構造
JP2016219535A (ja) * 2015-05-18 2016-12-22 太陽誘電株式会社 電子回路装置
KR20170121671A (ko) * 2016-04-25 2017-11-02 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180012187A (ko) * 2016-07-26 2018-02-05 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180020849A (ko) * 2016-08-19 2018-02-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180029822A (ko) * 2016-09-12 2018-03-21 삼성전기주식회사 반도체 패키지 및 이의 제조방법, 전자소자 모듈
US20180114758A1 (en) * 2016-10-25 2018-04-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
KR20180058095A (ko) * 2016-11-23 2018-05-31 삼성전기주식회사 팬-아웃 반도체 패키지

Also Published As

Publication number Publication date
KR102086361B1 (ko) 2020-03-09
TWI712114B (zh) 2020-12-01
CN110556364A (zh) 2019-12-10
JP6722248B2 (ja) 2020-07-15
KR20190138159A (ko) 2019-12-12
US20190371731A1 (en) 2019-12-05
TW202005008A (zh) 2020-01-16
US10825775B2 (en) 2020-11-03
CN110556364B (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
JP6694931B2 (ja) 半導体パッケージ
JP6497684B2 (ja) ファン−アウト半導体パッケージ
JP6738401B2 (ja) ファン−アウト半導体パッケージ
JP6580728B2 (ja) ファン−アウト半導体パッケージモジュール
JP6722248B2 (ja) 半導体パッケージ
JP6598890B2 (ja) ファン−アウト半導体パッケージモジュール
JP6523504B2 (ja) ファン−アウト半導体パッケージ
JP6568610B2 (ja) ファン−アウト半導体パッケージ
KR102632367B1 (ko) 반도체 패키지
KR102070090B1 (ko) 반도체 패키지
KR20200114084A (ko) 반도체 패키지
KR20200037651A (ko) 반도체 패키지
KR102586890B1 (ko) 반도체 패키지
KR102538180B1 (ko) 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
JP6770031B2 (ja) ファン−アウト半導体パッケージ
KR102621099B1 (ko) 반도체 패키지
KR20200052067A (ko) 반도체 패키지
CN111146188A (zh) 半导体封装件
KR20200076378A (ko) 팬-아웃 반도체 패키지
KR20200061791A (ko) 팬-아웃 반도체 패키지
KR102589685B1 (ko) 반도체 패키지
KR20190140160A (ko) 반도체 패키지
KR20200134012A (ko) 기판 구조체 및 이를 포함하는 반도체 패키지
KR20190138108A (ko) 전자부품 패키지
KR20200133501A (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180928

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190603

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190619

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200619

R150 Certificate of patent or registration of utility model

Ref document number: 6722248

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250