JP6770031B2 - ファン−アウト半導体パッケージ - Google Patents

ファン−アウト半導体パッケージ Download PDF

Info

Publication number
JP6770031B2
JP6770031B2 JP2018153350A JP2018153350A JP6770031B2 JP 6770031 B2 JP6770031 B2 JP 6770031B2 JP 2018153350 A JP2018153350 A JP 2018153350A JP 2018153350 A JP2018153350 A JP 2018153350A JP 6770031 B2 JP6770031 B2 JP 6770031B2
Authority
JP
Japan
Prior art keywords
layer
fan
region
semiconductor package
electromagnetic wave
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018153350A
Other languages
English (en)
Other versions
JP2019195034A (ja
Inventor
ジャ ハン、ミ
ジャ ハン、ミ
ヒョン パク、デ
ヒョン パク、デ
ファン リー、ソン
ファン リー、ソン
ジョン リー、サン
ジョン リー、サン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2019195034A publication Critical patent/JP2019195034A/ja
Application granted granted Critical
Publication of JP6770031B2 publication Critical patent/JP6770031B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H01L23/4855—Overhang structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、ファン−アウト半導体パッケージに関するものである。
最近の半導体チップに関する技術開発の主なトレンドのうちの一つは、部品のサイズを縮小することである。これにより、パッケージの分野でも小型の半導体チップなどの需要が急増するにつれて、小型のサイズを有しながら、多数のピンを実現することが求められている。
これに応えるために提案された半導体パッケージ技術のうちの一つがファン−アウト半導体パッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置された領域外にも再配線して、小型のサイズを有しながらも、多数のピンを実現することを可能とする。
一方、半導体パッケージには、半導体チップなどに電磁波が影響を及ぼす場合、問題が生じる可能性があるため、効果的な電磁波遮蔽構造が必要となる。
本発明のいくつかの目的のうちの一つは、電磁波遮蔽効率が高く、製品の内部で発生する可能性があるガスを効果的に除去することができるファン−アウト半導体パッケージを提供することである。
上述の課題を解決するための方法として、本発明は、一実施形態を通じてファン−アウト半導体パッケージの新たな構造を提案する。具体的には、絶縁層及び再配線層を含む連結部材と、上記連結部材上に配置された半導体チップと、上記半導体チップを封止する封止材と、上記半導体チップ上に配置され、複数のガス抜き孔を含む電磁波遮蔽層と、を含み、上記電磁波遮蔽層は、上記ガス抜き孔の密度が互いに異なる第１領域及び第２領域を含み、且つ上記第１領域が上記第２領域よりも上記ガス抜き孔の密度が高い形態を有する。
一実施形態において、上記第２領域は、上記半導体チップに対応する領域に配置することができる。
一実施形態において、上記電磁波遮蔽層は、上記ガス抜き孔が形成されていない第３領域をさらに含むことができる。
一実施形態において、上記第３領域は、上記半導体チップに対応する領域に配置することができる。
一実施形態において、上記半導体チップを収容する貫通孔を有するコア部材をさらに含み、上記第３領域は、上記コア部材に対応する領域に配置することができる。
一実施形態において、上記コア部材は、少なくとも上記貫通孔をなす壁面をカバーする金属層を含むことができる。
一実施形態において、上記コア部材の金属層と上記電磁波遮蔽層は、上記封止材を貫通する導電性ビアによって連結されることができる。
一実施形態において、上記連結部材上に配置された複数の受動部品をさらに含むことができる。
一実施形態において、上記第１領域は、上記複数の受動部品のうち少なくとも一部に対応する領域に配置することができる。
一実施形態において、上記複数の受動部品のうち少なくとも一部は、上面から上記封止材の上面までの距離が互いに異なり、上記封止材の上面までの距離がより長いものに対応する領域において、上記ガス抜き孔の密度がより高くてよい。
一実施形態において、上記電磁波遮蔽層は、上記ガス抜き孔が形成されていない第３領域をさらに含み、上記第３領域は、上記封止材の上面までの距離がより短いものに対応する領域に配置することができる。
一実施形態において、上記複数の受動部品は、キャパシタ及びインダクタを含み、上記キャパシタに対応する領域において、上記ガス抜き孔の密度がより高くてよい。
一実施形態において、上記電磁波遮蔽層は、上記ガス抜き孔が形成されていない第３領域をさらに含み、上記第３領域は、上記インダクタに対応する領域に配置することができる。
一実施形態において、上記第１領域及び上記第２領域における上記ガス抜き孔のサイズは互いに同一であってよく、上記第１領域における単位面積当たりの上記ガス抜き孔の個数は上記第２領域における単位面積当たりの上記ガス抜き孔の個数よりも多くてよい。
一実施形態において、上記複数のガス抜き孔のサイズは６０μｍ以下であってよい。
一実施形態において、上記電磁波遮蔽層は、第１層と、上記第１層をカバーする第２層と、を含むことができる。
一実施形態において、上記第１層及び第２層はめっき層であってよい。
一方、本発明の他の側面は、絶縁層及び再配線層を含む連結部材と、上記連結部材上に配置された半導体チップと、上記半導体チップを封止する封止材と、上記半導体チップ上に配置され、複数のガス抜き孔を含む電磁波遮蔽層と、を含み、上記電磁波遮蔽層は、第１層と、上記第１層をカバーする第２層と、を含むファン−アウト半導体パッケージを提供する。
本発明のいくつかの効果のうちの一効果は、電磁波遮蔽効率が高く、また、製品内部で発生する可能性があるガスを効果的に除去することができるファン−アウト半導体パッケージを実現することができることである。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示す斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの一例を概略的に示す断面図である。 ファン−アウト半導体パッケージの一例を概略的に示す上部平面図である。 図９及び図１０の実施形態に採用することができる電磁波遮蔽層の形態を示す図面である。 変形された実施形態に採用することができる電磁波遮蔽層の形態を示す図面である。 電磁波遮蔽層におけるガス抜き孔のサイズに応じて遮蔽効率が変化する様態を示すシミュレーショングラフである。 変形された実施形態に採用することができる電磁波遮蔽層の具体的な形態を示す図面である。 変形された実施形態に採用することができる電磁波遮蔽層の具体的な形態を示す図面である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されてもされなくてもよい他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１１２１であってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、再配線層２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
図５は、ファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図６は、ファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などによって固定されることができ、外側はモールディング材２２９０などで覆われることができる。又は、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、インターポーザ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のインターポーザ基板を用いることなく、電子機器のメインボード上に半導体チップを実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装することができる。
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べて厚さがより薄いパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などのプリント回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。
以下では、本発明の実施形態によるファン−アウト半導体パッケージについて説明する。
図９はファン−アウト半導体パッケージの一例を概略的に示す断面図であり、図１０はファン−アウト半導体パッケージの一例を概略的に示す上部平面図である。また、図１１は図９及び図１０の実施形態に採用することができる電磁波遮蔽層の形態を示す図面である。尚、図１２は変形された実施形態に採用することができる電磁波遮蔽層の形態を示す図面である。さらに、図１３は電磁波遮蔽層におけるガス抜き孔のサイズに応じて遮蔽効率が変化する様態を示すシミュレーショングラフである。
まず、図９及び図１０を参照すると、一例によるファン−アウト半導体パッケージ１００は、半導体チップ１２０と、封止材１３０と、連結部材１４０と、電磁波遮蔽層１３１と、を含み、電磁波遮蔽層１３１は、複数のガス抜き孔（ｄｅｇａｓｓｉｎｇ ｈｏｌｅ）Ｈを含むことでガス排出経路を提供する。この他、ファン−アウト半導体パッケージ１００は、コア部材１１０と、追加の受動部品１２１、１２２と、パッシベーション層１５０、１８０と、アンダーバンプ金属層１６０と、電気接続構造体１７０と、を含むことができる。
連結部材１４０は、半導体チップ１２０の接続パッド１２０Ｐを再配線することができる。また、受動部品１２１、１２２が備えられる場合、連結部材１４０は、半導体チップ１２０と受動部品１２１、１２２を電気的に連結することができる。かかる機能を実現するようにすべく、連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通し、再配線層１４２を連結するビア１４３と、を含むことができる。連結部材１４０は、単層で構成してもよく、図面に示すよりも多くの数の複数の層を有するように設計してもよい。
絶縁層１４１をなす材料としては、例えば、感光性絶縁材料を用いることができる。すなわち、絶縁層１４１は、感光性絶縁層であってよい。絶縁層１４１が感光性の性質を有する場合には、絶縁層１４１をより薄く形成することができ、より容易にビア１４３のファインピッチを実現することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であってよい。絶縁層１４１が多層である場合、かかる多層の絶縁層１４１をなす材料は、互いに同一であってもよく、必要に応じて、互いに異なってもよい。絶縁層１４１が多層である場合、これらは工程に応じて一体化されてその境界が不明確であってもよい。
再配線層１４２は、接続パッド１２０Ｐを再配線する役割を果たすことができ、形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を果たすことができる。例えば、グラウンドパターン、パワーパターン、信号パターンなどを含むことができる。ここで、信号パターンは、グラウンドパターン、パワーパターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
ビア１４３は、互いに異なる層に形成された再配線層１４２や接続パッド１２０Ｐなどを電気的に連結させ、その結果、パッケージ１００内に電気連結経路を形成させる。ビア１４３の形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、又は導電性物質がビアの壁面に沿って形成されたものであってもよい。また、形状がテーパ状、円筒状など当該技術分野に公知されたすべての形状が適用されることができる。
半導体チップ１２０は、連結部材１４０上に配置され、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であることができる。半導体チップ１２０は、例えば、中央プロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのプロセッサチップ、具体的には、アプリケーションプロセッサ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であることができるが、これらに限定されるものではない。
半導体チップ１２０は、活性ウェハをベースとして形成することができ、この場合、本体をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には様々な回路が形成されていることができる。接続パッド１２０Ｐは、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、その形成材料としては、アルミニウム（Ａｌ）などの導電性物質を特に制限なく用いることができる。本体上に接続パッド１２０Ｐを露出させるパッシベーション膜を形成することができ、パッシベーション膜は酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。その他の必要な位置に絶縁膜などをさらに配置することもできる。半導体チップ１２０は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよいが、必要に応じて、活性面上に再配線層をさらに形成することもできる。
半導体チップ１２０の他にも、連結部材１４０には、受動部品１２１、１２２を配置することができ、受動部品１２１、１２２の例としては、インダクタ１２１やキャパシタ１２２などが挙げられる。この場合、受動部品１２１、１２２の一部はサイズが互いに異なっていてもよく、例えば、キャパシタ１２２のサイズよりもインダクタ１２１のサイズがさらに大きくてもよい。かかるサイズの差に加えて、部品の特性上、インダクタ１２１の場合、電磁波遮蔽の必要性がより大きいため、本実施形態では、電磁波遮蔽層１３１をこれに合わせて設計し、関連内容は後述する。一方、受動部品１２１、１２２は、インダクタ１２１及びキャパシタ１２２の他にも、抵抗素子を含むことができる。
封止材１３０は、半導体チップ１２０や受動部品１２１、１２２などを封止する。封止材１３０は絶縁材料を含む。絶縁材料としては、無機フィラーと絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらに無機フィラーのような補強材が含まれた樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などを用いることができる。また、ＥＭＣなどの公知の成形材料を用いることができることは言うまでもなく、必要に応じて、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）を用いることもできる。必要に応じては、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。
コア部材１１０は、連結部材１４０上に配置され、半導体チップ１２０などを収容する貫通孔を有する。この場合、貫通孔を複数個備えることができる。コア部材１１０は、パッケージ１００の剛性をより向上させることができ、封止材１３０の厚さ均一性の確保などの役割を果たすことができる。コア部材１１０の材料は、特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれら樹脂が、無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
コア部材１１０は、貫通孔をなす壁面をカバーする金属層１１１を含むことができる。金属層１１１は、半導体チップ１２０及び受動部品１２１、１２２から放出される電磁波を効果的に遮蔽することができる。図示された形態のように、金属層１１１は、コア部材１１０の上面及び下面に延びることができ、且つ封止材１３０を貫通する導電性ビア１１２によって電磁波遮蔽層１３１と連結されることができる。
電磁波遮蔽層１３１は、半導体チップ１２０などの上部に配置されることができ、電磁波遮蔽の機能を果たすのに効果的な材料、例えば、金属成分を含むことができる。電磁波遮蔽層１３１は、複数のガス抜き孔Ｈを含む。半導体チップ１２０などの周辺に金属層１１１、電磁波遮蔽層１３１を配置して遮蔽効果を強化しようとする場合には、封止材１３０などから発生するガスが外部に放出されることが困難となり得る。本実施形態では、電磁波遮蔽層１３１を厚さ方向に貫通するガス抜き孔Ｈを形成することでガスが効果的に放出されるようにした。さらに、図１０及び図１１に示された形態のように、電磁波遮蔽層１３１は、ガス抜き孔Ｈの密度が異なる第１領域Ａ１及び第２領域Ａ２を含む。この場合、第１領域Ａ１が、第２領域Ａ２よりもガス抜き孔Ｈの密度が高い。本実施形態において、電磁波遮蔽の必要性が大きい領域では、ガス抜き孔Ｈの密度を下げるか、又はガス抜き孔Ｈを形成せず、逆に電磁波遮蔽の必要性が大きくないか、又はガス放出効率を高くする必要性がある領域では、ガス抜き孔Ｈの密度を高めるために、電磁波遮蔽層１３１の領域毎にガス抜き孔Ｈの密度が異なるように設計した。
ガス抜き孔Ｈの密度とは、電磁波遮蔽層１３１において単位面積当たりにガス抜き孔Ｈが占める面積と定義することができる。例えば、第１領域Ａ１及び第２領域Ａ２においてガス抜き孔Ｈのサイズが互いに同一である場合、第１領域Ａ１における単位面積当たりのガス抜き孔Ｈの数が多い。また、本実施形態では、ガス抜き孔Ｈを微細に形成して電磁波遮蔽効率が低下することを最小限に抑えるようにした。図１３のシミュレーショングラフは、ガス抜き孔のサイズに応じて遮蔽効率が変化する様相を示しており、点線は電磁波遮蔽層の厚さｔが１０μｍである場合を示し、実線は電磁波遮蔽層の厚さｔが２０μｍである場合を示す。そして、電磁波遮蔽効率の測定は、１ＧＨｚの周波数で電磁波遮蔽層から約１ｍｍの距離の地点で行った。本実験の結果、電磁波遮蔽効率が６０ｄＢ以上である場合を遮蔽効果に優れていると判断したとき、採用されるガス抜き孔ＨのサイズＤは約６０μｍ以下となる。この場合、ガス抜き孔ＨのサイズＤとガス抜き孔Ｈの間隔は類似のレベルを有し、実質的に同一の値を有することができる。ここで、ガス抜き孔ＨのサイズＤとはガス抜き孔Ｈの直径を意味し、ガス抜き孔Ｈの底面が円形でない場合には、円相当直径を意味する。
一方、電磁波遮蔽層１３１においてガス抜き孔Ｈの密度が比較的低い第２領域Ａ２は、半導体チップ１２０に対応する領域に配置することができる。換言すると、図１１に示された形態のように、半導体チップ１２０から比較的大量の電磁波が放出されることを考慮して、ガス抜き孔Ｈの密度が低い第２領域Ａ２がこれに対応するよう、電磁波遮蔽層１３１を配置することができる。また、受動部品１２１、１２２の場合は、電磁波遮蔽の必要性が比較的低いことを考慮して、ガス抜き孔Ｈを多数配置してガス放出効率が向上するようにした。具体的には、電磁波遮蔽層１３１の第１領域Ａ１は、複数の受動部品１２１、１２２のうち少なくとも一部に対応する領域に配置することができる。この場合、受動部品１２１、１２２のサイズや種類などによって電磁波遮蔽層１３１の対応領域におけるガス抜き孔Ｈの密度を調節することができる。
具体的には、図９に示された形態のように、複数の受動部品１２１、１２２のうち少なくとも一部は、上面から封止材１３０の上面までの距離ｄ１、ｄ２が互いに異なっていてもよいが、このうち封止材１３０の上面までの距離がより長いものに対応する領域においてガス抜き孔Ｈの密度がさらに高くてよい。換言すると、比較的小さい受動部品１２２に対応する領域に第１領域Ａ１が配置され、比較的大きい受動部品１２１に対応する領域に第２領域Ａ２が配置されることができる。比較的小さい受動部品１２２は、封止材１３０の厚さがより厚く、放出されるガスの量も多いことから、電磁波遮蔽層１３１に、より多くのガス抜き孔Ｈを形成しており、逆に比較的大きい手動部品１２１には、より少ない数のガス抜き孔Ｈを形成する。
また、上述のように、複数の受動部品１２１、１２２は、インダクタ１２１やキャパシタ１２２などを含むことができ、キャパシタ１２２に対応する領域においてガス抜き孔Ｈの密度がより高くてよい。換言すると、図１０及び図１１に示された形態のように、第１領域Ａ１はキャパシタ１２２に対応し、第２領域Ａ２はインダクタ１２１に対応することができる。電磁波の放射が比較的多いインダクタ１２１に対応する領域におけるガス抜き孔Ｈの密度を下げることで遮蔽効率が低下しないようにした形態である。但し、本実施形態では、キャパシタ１２２よりもインダクタ１２１のサイズがさらに大きいように図示しているが、インダクタ１２１がキャパシタ１２２よりも必ずしも大きい必要はない。
図１１に示された形態のように、電磁波遮蔽層１３１は、ガス抜き孔Ｈが形成されていない第３領域Ａ３をさらに含むことができる。第３領域Ａ３は、ガス放出の必要性が低いコア部材１１０に対応する領域に配置されることができる。かかる設計により、ガス放出効率が低下することなく電磁波遮蔽性能を極大化することができる。また、上述した実施形態では、半導体チップ１２０やインダクタ１２１に対応する領域に比較的低い密度を有するガス抜き孔Ｈを配置しているのに対し、電磁波遮蔽性能をさらに向上させるために、図１２の変形例のように、ガス抜き孔Ｈを配置しなくてもよい。この場合、ガス抜き孔Ｈがない第３領域Ａ３は、半導体チップ１２０に対応するように配置することができる。また、第３領域Ａ３は、受動部品１２１、１２２のうち封止材１３０の上面までの距離がさらに短い１２１に対応する領域に配置することができる。尚、第３領域Ａ３は、受動部品１２１、１２２のうちインダクタ１２１に対応する領域に配置することができる。一方、第２領域Ａ２は、必ずしもガス抜き孔Ｈを含む必要はなく、第２領域Ａ２がガス抜き孔Ｈを含んでいなければ（図１２の実施形態）第２領域Ａ２と第３領域Ａ３を別に区別する必要はない。
以下、他の構成要素を説明する。パッシベーション層１５０は、連結部材１４０を外部の物理的、化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。かかる開口部は、パッシベーション層１５０に数十〜数千個形成することができる。パッシベーション層１５０は、絶縁樹脂及び無機フィラーを含み、ガラス繊維は含まなくてもよい。例えば、パッシベーション層１５０は、ＡＢＦであってよいが、これに限定されるものではない。
アンダーバンプ金属層１６０は、電気接続構造体１７０の接続信頼性を向上させ、その結果、パッケージ１００のボードレベルの信頼性を改善させる。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出している連結部材１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部に、公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）の方法で形成することができるが、これに限定されるものではない。
電気接続構造体１７０は、パッケージ１００を外部と物理的及び／又は電気的に連結させるための付加的な構成である。例えば、パッケージ１００は、電気接続構造体１７０を介して電子機器のメインボードに実装されることができる。電気接続構造体１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気接続構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単層で形成される場合には、錫−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。電気接続構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば設計に応じて十分に変形することが可能である。例えば、電気接続構造体１７０の数は、接続パッド１２０Ｐの数に応じて数十〜数千個であってよく、それ以上又はそれ以下の数を有することもできる。
電気接続構造体１７０のうち少なくとも一つは、ファン−アウト領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域を意味する。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
パッシベーション層１８０は、電磁波遮蔽層１３１の上部に配置され、電磁波遮蔽層１３１を外部の物理的、化学的損傷などから保護することができる。パッシベーション層１８０は、絶縁樹脂及び無機フィラーを含み、ガラス繊維は含まなくてもよい。例えば、パッシベーション層１８０は、ＡＢＦであってよいが、これに限定されるものではない。
図１４及び図１５は、変形された実施形態に採用することができる電磁波遮蔽層の具体的な形態を示す図面である。上述のように、電磁波遮蔽層１３１を数十μｍのレベルに下げる場合、電磁波遮蔽効率が著しく低下することなく、ガス抜き孔Ｈを実現することができるため、ガス抜き孔Ｈを微細に形成する必要がある。電磁波遮蔽層１３１に物理的に孔（ｈｏｌｅ）を形成する場合、微細なサイズのガス抜き孔Ｈを実現することは困難となり得る。
本変形例では、電磁波遮蔽層１３１を多層構造に実現し、図１４に示された形態のように、電磁波遮蔽層１３１は、第１層１３２と、これをカバーする第２層１３３と、を含むことができる。具体的には、第１層１３２に孔を形成した後、第１層１３２の上面と孔の壁面に第２層１３３を形成することで、微細なガス抜き孔Ｈを形成する方式である。第１層１３２及び第２層１３３は、Ｃｕなどを含むめっき層であってよく、このため、シード金属層Ｓを採用することができる。また、図１５に示された形態のように、電磁波遮蔽層１３１は、第１層１３２、第２層１３３、及び第３層１３４を含む３層構造で形成することで、さらに微細なサイズのガス抜き孔Ｈを実現することができる。
本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことは言うまでもない。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 再配線層
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ ファン−アウト半導体パッケージ
１１０ コア部材
１１１ 金属層
１１２ 導電性ビア
１２０ 半導体チップ
１２０Ｐ 接続パッド
１３０ 封止材
１３１ 電磁波遮蔽層
１４０ 連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０、１８０ パッシベーション層
１６０ アンダーバンプ金属層
１７０ 電気接続構造体

Claims (18)

  1. 絶縁層及び再配線層を含む連結部材と、
    前記連結部材上に配置された半導体チップと、
    前記半導体チップを収容する貫通孔を有するコア部材と、
    前記半導体チップ及び前記コア部材を封止する封止材と、
    前記封止材上に配置され、複数のガス抜き孔を含む電磁波遮蔽層と、を含み、
    前記コア部材は、前記コア部材の上面及び下面並びに前記貫通孔の壁面をカバーする金属層を含み、
    前記電磁波遮蔽層は、前記ガス抜き孔の密度が互いに異なる第１領域及び第２領域を含み、且つ前記第１領域が前記第２領域よりも前記ガス抜き孔の密度が高く、
    前記電磁波遮蔽層は、第１層と、前記第１層の上面及び前記第１層中の前記複数のガス抜き孔の壁面をカバーする第２層と、を含む、
    ファン−アウト半導体パッケージ。
  2. 前記第２領域は、前記半導体チップに対応する領域に配置される、請求項１に記載のファン−アウト半導体パッケージ。
  3. 前記電磁波遮蔽層は、前記ガス抜き孔が形成されていない第３領域をさらに含む、請求項１または２に記載のファン−アウト半導体パッケージ。
  4. 前記第３領域は、前記半導体チップに対応する領域に配置される、請求項３に記載のファン−アウト半導体パッケージ。
  5. 前記第３領域は、前記コア部材に対応する領域に配置される、請求項３または４に記載のファン−アウト半導体パッケージ。
  6. 前記封止材及び前記電磁波遮蔽層の上に配置されたパッシベーション層をさらに含む、請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。
  7. 前記コア部材の前記金属層と前記電磁波遮蔽層は、前記封止材を貫通する導電性ビアによって連結される、請求項１から６のいずれか一項に記載のファン−アウト半導体パッケージ。
  8. 前記連結部材上に配置された複数の受動部品をさらに含む、請求項１から７のいずれか一項に記載のファン−アウト半導体パッケージ。
  9. 前記第１領域は、前記複数の受動部品のうち少なくとも一部に対応する領域に配置される、請求項８に記載のファン−アウト半導体パッケージ。
  10. 前記複数の受動部品のうち少なくとも一部は、上面から前記封止材の上面までの距離が互いに異なり、前記封止材の上面までの距離がより長いものに対応する領域において、前
    記ガス抜き孔の密度がより高い、請求項８に記載のファン−アウト半導体パッケージ。
  11. 前記電磁波遮蔽層は、前記ガス抜き孔が形成されていない第３領域をさらに含み、前記第３領域は、前記封止材の上面までの距離がより短いものに対応する領域に配置される、
    請求項１０に記載のファン−アウト半導体パッケージ。
  12. 前記複数の受動部品は、キャパシタ及びインダクタを含み、前記キャパシタに対応する領域において、前記ガス抜き孔の密度がより高い、請求項８から１１のいずれか一項に記載のファン−アウト半導体パッケージ。
  13. 前記電磁波遮蔽層は、前記ガス抜き孔が形成されていない第３領域をさらに含み、前記第３領域は、前記インダクタに対応する領域に配置される、請求項１２に記載のファン−アウト半導体パッケージ。
  14. 前記第１領域及び前記第２領域における前記ガス抜き孔のサイズは互いに同一であり、
    前記第１領域における単位面積当たりの前記ガス抜き孔の個数が前記第２領域における単位面積当たりの前記ガス抜き孔の個数よりも多い、請求項１から１３のいずれか一項に記載のファン−アウト半導体パッケージ。
  15. 前記複数のガス抜き孔のサイズは６０μｍ以下である、請求項１から１４のいずれか一項に記載のファン−アウト半導体パッケージ。
  16. 前記電磁波遮蔽層の前記第１層及び第２層はめっき層である、請求項１から１５のいずれか一項に記載のファン−アウト半導体パッケージ。
  17. 絶縁層及び再配線層を含む連結部材と、
    前記連結部材上に配置された半導体チップと、
    前記半導体チップを封止する封止材と、
    前記封止材上に配置され、複数のガス抜き孔を含む電磁波遮蔽層と、を含み、
    前記電磁波遮蔽層は、第１層と、前記第１層の上面及び前記第１層中の前記複数のガス抜き孔の壁面をカバーする第２層と、を含む、ファン−アウト半導体パッケージ。
  18. 前記封止材及び前記電磁波遮蔽層の上に配置されたパッシベーション層をさらに含む請求項１７に記載のファン−アウト半導体パッケージ。
JP2018153350A 2018-05-04 2018-08-17 ファン−アウト半導体パッケージ Active JP6770031B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0051914 2018-05-04
KR1020180051914A KR102061564B1 (ko) 2018-05-04 2018-05-04 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
JP2019195034A JP2019195034A (ja) 2019-11-07
JP6770031B2 true JP6770031B2 (ja) 2020-10-14

Family

ID=68385523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018153350A Active JP6770031B2 (ja) 2018-05-04 2018-08-17 ファン−アウト半導体パッケージ

Country Status (5)

Country Link
US (1) US10923433B2 (ja)
JP (1) JP6770031B2 (ja)
KR (1) KR102061564B1 (ja)
CN (1) CN110444514B (ja)
TW (1) TWI712127B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102063469B1 (ko) * 2018-05-04 2020-01-09 삼성전자주식회사 팬-아웃 반도체 패키지
KR102098592B1 (ko) * 2018-07-05 2020-04-08 삼성전자주식회사 반도체 패키지
KR102620548B1 (ko) * 2018-07-09 2024-01-03 삼성전자주식회사 신호 배선을 둘러싸는 복수의 그라운드 배선들이 배치된 연성 회로기판을 포함하는 전자 장치
WO2020250795A1 (ja) * 2019-06-10 2020-12-17 株式会社ライジングテクノロジーズ 電子回路装置
WO2022014348A1 (ja) * 2020-07-17 2022-01-20 株式会社村田製作所 モジュールおよびその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835355A (en) * 1997-09-22 1998-11-10 Lsi Logic Corporation Tape ball grid array package with perforated metal stiffener
US6225687B1 (en) * 1999-09-02 2001-05-01 Intel Corporation Chip package with degassing holes
US6594153B1 (en) * 2000-06-27 2003-07-15 Intel Corporation Circuit package for electronic systems
US7109410B2 (en) * 2003-04-15 2006-09-19 Wavezero, Inc. EMI shielding for electronic component packaging
US7451539B2 (en) * 2005-08-08 2008-11-18 Rf Micro Devices, Inc. Method of making a conformal electromagnetic interference shield
CN101317335B (zh) * 2006-03-22 2012-04-11 三菱电机株式会社 发送接收装置
US20080067650A1 (en) * 2006-09-15 2008-03-20 Hong Kong Applied Science and Technology Research Institute Company Limited Electronic component package with EMI shielding
KR20080046049A (ko) 2006-11-21 2008-05-26 엘지이노텍 주식회사 전자파 차폐장치 및 이를 갖는 고주파 모듈과 고주파 모듈제조방법
US7772046B2 (en) * 2008-06-04 2010-08-10 Stats Chippac, Ltd. Semiconductor device having electrical devices mounted to IPD structure and method for shielding electromagnetic interference
US9324700B2 (en) * 2008-09-05 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over integrated passive device using conductive channels
TW201013881A (en) * 2008-09-10 2010-04-01 Renesas Tech Corp Semiconductor device and method for manufacturing same
JP5552821B2 (ja) * 2010-01-28 2014-07-16 Ｔｄｋ株式会社 回路モジュール
US8105872B2 (en) * 2010-06-02 2012-01-31 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated EMI shielding frame with cavities containing penetrable material over semiconductor die
JP5500095B2 (ja) * 2011-01-31 2014-05-21 Ｔｄｋ株式会社 電子回路モジュール部品及び電子回路モジュール部品の製造方法
JP5751079B2 (ja) * 2011-08-05 2015-07-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2013058513A (ja) * 2011-09-07 2013-03-28 Sharp Corp 高周波モジュールおよびその製造方法
JP2014146624A (ja) * 2013-01-25 2014-08-14 Murata Mfg Co Ltd モジュールおよびその製造方法
KR101994715B1 (ko) 2013-06-24 2019-07-01 삼성전기주식회사 전자 소자 모듈 제조 방법
KR101675012B1 (ko) 2014-03-31 2016-11-10 주식회사 엘지화학 배터리 셀 제조방법
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR101973425B1 (ko) 2015-05-11 2019-09-02 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102052899B1 (ko) * 2016-03-31 2019-12-06 삼성전자주식회사 전자부품 패키지
KR101837511B1 (ko) 2016-04-04 2018-03-14 주식회사 네패스 반도체 패키지 및 그 제조방법
JP6728917B2 (ja) * 2016-04-12 2020-07-22 Tdk株式会社 電子回路モジュールの製造方法
KR101982045B1 (ko) 2016-08-11 2019-08-28 삼성전자주식회사 팬-아웃 반도체 패키지
US9824988B1 (en) 2016-08-11 2017-11-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10332843B2 (en) 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101983185B1 (ko) * 2016-08-19 2019-05-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10068855B2 (en) 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
KR101942727B1 (ko) 2016-09-12 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102041666B1 (ko) * 2016-09-12 2019-11-07 삼성전기주식회사 반도체 패키지 및 이의 제조방법, 전자소자 모듈

Also Published As

Publication number Publication date
KR20190127369A (ko) 2019-11-13
US20190341353A1 (en) 2019-11-07
TW201947719A (zh) 2019-12-16
CN110444514B (zh) 2023-06-23
US10923433B2 (en) 2021-02-16
KR102061564B1 (ko) 2020-01-02
CN110444514A (zh) 2019-11-12
TWI712127B (zh) 2020-12-01
JP2019195034A (ja) 2019-11-07

Similar Documents

Publication Publication Date Title
US11043441B2 (en) Fan-out semiconductor package
US10903548B2 (en) Antenna module
US11503713B2 (en) Antenna substrate and antenna module including the same
KR101982049B1 (ko) 팬-아웃 반도체 패키지
US11909099B2 (en) Antenna module
US11476215B2 (en) Semiconductor package
JP6770031B2 (ja) ファン−アウト半導体パッケージ
CN109686723B (zh) 半导体封装件
US11049815B2 (en) Semiconductor package
JP6523504B2 (ja) ファン−アウト半導体パッケージ
KR102008344B1 (ko) 반도체 패키지
US11171082B2 (en) Semiconductor package
JP6568610B2 (ja) ファン−アウト半導体パッケージ
KR20200114084A (ko) 반도체 패키지
US11069666B2 (en) Semiconductor package
US20200118985A1 (en) Semiconductor package
US10847474B2 (en) Semiconductor package and electromagnetic interference shielding structure for the same
US11380636B2 (en) Semiconductor package
KR102063469B1 (ko) 팬-아웃 반도체 패키지
US10692791B2 (en) Electronic component package with electromagnetic wave shielding
KR20200134012A (ko) 기판 구조체 및 이를 포함하는 반도체 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180817

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190603

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190619

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200901

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200924

R150 Certificate of patent or registration of utility model

Ref document number: 6770031

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250