JP6497684B2 - ファン−アウト半導体パッケージ - Google Patents

ファン−アウト半導体パッケージ Download PDF

Info

Publication number
JP6497684B2
JP6497684B2 JP2017005801A JP2017005801A JP6497684B2 JP 6497684 B2 JP6497684 B2 JP 6497684B2 JP 2017005801 A JP2017005801 A JP 2017005801A JP 2017005801 A JP2017005801 A JP 2017005801A JP 6497684 B2 JP6497684 B2 JP 6497684B2
Authority
JP
Japan
Prior art keywords
layer
fan
connection member
semiconductor package
rewiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017005801A
Other languages
English (en)
Other versions
JP2018037629A (ja
Inventor
ヒー ジャン、ダ
ヒー ジャン、ダ
グワン コ、ヨン
グワン コ、ヨン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2018037629A publication Critical patent/JP2018037629A/ja
Application granted granted Critical
Publication of JP6497684B2 publication Critical patent/JP6497684B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H01L2224/06165—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06167—Random array, i.e. array with no symmetry with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/22—Structure, shape, material or disposition of high density interconnect preforms of a plurality of HDI interconnects
    • H01L2224/221—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関するものである。
近年、半導体チップに関する技術開発の主要な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。
これに応えるべく提案されたパッケージ技術の一つがファン−アウト半導体パッケージである。ファン−アウト半導体パッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。
本発明の様々な目的の一つは、半導体チップの収率低下の問題を解決することができるファン−アウト半導体パッケージを提供することにある。
本発明により提案する様々な解決手段の一つは、半導体チップを配置する前にバックサイド再配線層を導入することができるファン−アウト半導体パッケージを提供することである。
本発明の一例によるファン−アウト半導体パッケージは、貫通孔を有する第１接続部材と、第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び上記活性面とは反対側に配置された非活性面を有する半導体チップと、第１接続部材及び上記半導体チップの上記非活性面の少なくとも一部を封止する封止材と、第１接続部材及び半導体チップの上記活性面上に配置された第２接続部材と、封止材上に配置された樹脂層と、上記封止材に一面が露出するように埋め込まれたバックサイド再配線層と、を含み、第１接続部材及び第２接続部材は、それぞれ上記半導体チップの接続パッドと電気的に接続された再配線層を含み、上記樹脂層は、バックサイド再配線層の露出した一面の少なくとも一部を覆っており、バックサイド再配線層は、上記樹脂層及び上記封止材を貫通する第１開口部に形成された接続部材を介して第１接続部材の再配線層と電気的に接続されている構成とすることができる。
本発明の一例によるファン−アウト半導体パッケージは、貫通孔を有する第１接続部材と、上記第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び上記活性面とは反対側に配置された非活性面を有する半導体チップと、上記第１接続部材及び上記半導体チップの上記非活性面の少なくとも一部を封止する封止材と、上記第１接続部材及び上記半導体チップの上記活性面上に配置された第２接続部材と、バックサイド再配線層が上記第２接続部材に向かうように突出している樹脂層と、上記樹脂層と上記第１接続部材及び上記半導体チップとを接続させる封止材と、を含み、上記第１接続部材及び上記第２接続部材は、それぞれ上記半導体チップの接続パッドと電気的に接続された再配線層を含み、上記樹脂層は、上記バックサイド再配線層の露出した一面の少なくとも一部を覆うことができる。
本発明の様々な効果の一効果は、半導体チップの収率低下を最小化することができるファン−アウト半導体パッケージを提供することができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの一例を概略的に示した断面図である。 図９に示すファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切断した場合の概略的な断面図である。 図９のファン−アウト半導体パッケージの第１接続部材に形成されたビアの様々な形態を概略的に示した断面図である。 図９のファン−アウト半導体パッケージの概略的な一製造例を示す。 図９のファン−アウト半導体パッケージの概略的な一製造例を示す。 図９のファン−アウト半導体パッケージの概略的な一製造例を示す。 図９のファン−アウト半導体パッケージの概略的な一製造例を示す。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に接続されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に接続されているか接続されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチールカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に接続されている。また、カメラ１０５０のように、メインボード１１１０に物理的及び／または電気的に接続されているか接続されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的衝撃または化学的浸蝕により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的接続という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分することができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどは勿論、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて接続部材２２４０を形成する。接続部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、接続部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、接続部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装することができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装することができる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、接続パッド２１２２が接続部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、接続部材２１４０上にはパッシベーション層２１５０を形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０を形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０を形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。接続部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に接続するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された接続部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された接続部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる接続部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、ファン−アウト半導体パッケージ２１００は、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装することができる。
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてその厚さを薄く実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、ファン−イン半導体パッケージとはスケール、用途などが異なるパッケージ技術であり、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
以下では、半導体チップの収率低下を最小化することができるファン−アウト半導体パッケージについて図面を参照して説明する。
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。
図１０は図９に示すファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切断した場合の概略的な断面図である。
図１１は図９のファン−アウト半導体パッケージの第１接続部材に形成されたビアの様々な形態を概略的に示した断面図である。
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１接続部材１１０と、第１接続部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面及び当該活性面の反対側に配置された非活性面を有する半導体チップ１２０と、第１接続部材１１０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、第１接続部材１１０及び半導体チップ１２０の活性面上に配置された第２接続部材１４０と、封止材１３０上に配置された樹脂層１８０と、を含む。第１接続部材１１０及び第２接続部材１４０は、それぞれ半導体チップ１２０の接続パッド１２２と電気的に接続された再配線層１１２ａ、１１２ｂ、１４２を含む。封止材１３０には、樹脂層１８０と接するバックサイド再配線層１８２が埋め込まれる。バックサイド再配線層１８２は、樹脂層１８０及び封止材１３０を貫通する第１開口部１８１ａに形成された接続部材１９１を介して第１接続部材１１０の再配線層１１２ａ、１１２ｂと電気的に接続される。
近年、メモリー容量の拡張や半導体の動作性能の向上を目的として、半導体パッケージに上下垂直に信号を伝達するパターン構造を形成し、同種のパッケージまたは異種のパッケージを上下に積層したパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造が多様に開発されている。例えば、ウェハーをベースとして製造された半導体パッケージ上に、メモリチップが実装されたインターポーザ基板を積層した後、半田ボールなどにより電気的に接続させて、パッケージオンパッケージ構造として活用することができる。
しかし、この場合、インターポーザ基板の厚さによって、パッケージオンパッケージ構造の薄型化が困難であるという問題点がある。そこで、インターポーザ基板を省略するために、下部に配置される半導体パッケージの封止材上にバックサイド再配線層を形成することが考えられる。しかしながら、この場合、半導体チップを配置した後、追加的にバックサイド再配線層を形成しなければならない。したがって、バックサイド再配線層の形成過程で不良が発生すると半導体チップも廃棄しなければならないため、半導体チップの収率が低下し得るという問題点がある。
これに対し、一例によるファン−アウト半導体パッケージ１００Ａの構造は、半導体チップ１２０を封止材１３０で封止する工程とは別の工程によって樹脂層１８０上にバックサイド再配線層１８２を形成することができ、バックサイド再配線層１８２が樹脂層１８０に形成された物品のうち不良でない良品のみを取捨選択し、半導体チップ１２０を封止する封止材１３０上に覆って、バックサイド再配線層１８２を封止材１３０上に導入することができるため、上述の半導体チップ１２０の収率低下の問題を最小化することができる。したがって、パッケージ１００Ａの製造コストを最小化することができ、さらには、パッケージ１００Ａの製造期間も最小化することができる。
一方、一例によるファン−アウト半導体パッケージ１００Ａのバックサイド再配線層１８２は、樹脂層１８０及び封止材１３０を貫通する第１開口部１８１ａに形成された接続部材１９１を介して第１接続部材１１０の再配線層１１２ａ、１１２ｂと電気的に接続される。この際、第１開口部１８１ａはバックサイド再配線層１８２の側面の少なくとも一部を露出させることができ、接続部材１９１は露出したバックサイド再配線層１８２の側面と接することができる。また、第１開口部１８１ａは第１接続部材１１０の再配線層１１２ｂの表面の少なくとも一部を露出させることができ、接続部材１９１は露出した第１接続部材１１０の再配線層１１２ｂの表面と接することができる。このような接続部材１９１を介してバックサイド再配線層１８２と第１接続部材１１０の再配線層１１２ｂとが接続されるような構成とすることができるため、安定した界面密着力が得られ、その結果、信頼性をさらに改善することができる。
また、一例によるファン−アウト半導体パッケージ１００Ａは、第１開口部１８１ａを介してバックサイド再配線層１８２と第１接続部材１１０の第２再配線層１１２ｂとを導通させる部分がオープンされることで、半導体チップ１２０などで発生した熱などの放出効果が極大化されることもできる。また、バックサイド再配線層１８２は、後述のように、平らな構造のデタッチフィルム２１０上に樹脂層１８０をラミネートし、その樹脂層１８０上に形成することができる。そのため、絶縁距離のばらつきを最小化することができ、その結果、パッケージオンパッケージ構造において、メモリーパッケージなどと接合する間隔を均一に維持させることができる。
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
第１接続部材１１０は、半導体チップ１２０の接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むことで、第２接続部材１４０の層数を減少させることができる。必要に応じて、具体的な材料に応じてパッケージ１００Ａの剛性を維持させることができ、封止材１３０の厚さ均一性を確保するなどの役割を果たすことができる。また、第１接続部材１１０により、一例によるファン−アウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の一部として用いられることができる。第１接続部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１接続部材１１０と所定距離離隔されるように配置される。半導体チップ１２０の側面の周囲は第１接続部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形されることができ、その形態に応じて他の機能を担うことができる。
第１接続部材１１０は、第２接続部材１４０と接する絶縁層１１１と、第２接続部材１４０と接して絶縁層１１１に埋め込まれた第１再配線層１１２ａと、絶縁層１１１の第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、を含む。第１接続部材１１０は、絶縁層１１１を貫通して第１及び第２再配線層１１２ａ、１１２ｂを電気的に接続するビア１１３を含む。第１及び第２再配線層１１２ａ、１１２ｂは接続パッド１２２と電気的に接続される。第１再配線層１１２ａを絶縁層１１１内に埋め込む場合、第１再配線層１１２ａの厚さによって発生する段差が最小化されることで、第２接続部材１４０の絶縁距離が一定になる。すなわち、第２接続部材１４０の再配線層１４２から絶縁層１１１の下面までの距離と、第２接続部材１４０の再配線層１４２から接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さより小さい。したがって、第２接続部材１４０の高密度配線設計が容易であるという利点がある。
絶縁層１１１の材料は特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された絶縁物質、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じて、絶縁層１１１の材料として感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
再配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
一方、第２再配線層１１２ｂのうち、第１開口部１８１ａを介して露出した一部のパッドパターンなどの表面には、必要に応じて表面処理層（不図示）を形成することができる。表面処理層（不図示）は、公知のものであれば特に限定されず、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。表面処理層（不図示）が形成された場合、本発明では第２再配線層１１２ｂがそれを含む概念と見なす。
ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に接続させ、その結果、第１接続部材１１０内に電気的経路を形成する。ビア１１３の形成物質としては導電性物質を用いることができる。ビア１１３は、図１１に示したように、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など公知の全ての形状が適用可能である。一方、ビア１１３のための孔を形成する時に、第１再配線層１１２ａの一部のパッドがストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、ビア１１３は、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、ビア１１３は第２再配線層１１２ｂの一部と一体化される形で設けることができる。
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。半導体チップ１２０は、活性ウェハーをベースとして形成されることができ、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に接続させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３を形成することができる。パッシベーション膜１２３は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０が接続パッド１２２の下面へブリードすることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などがさらに配置されてもよい。
半導体チップ１２０の非活性面は、第１接続部材１１０の第２再配線層１１２ｂの上面より下方に位置することができる。例えば、半導体チップ１２０の非活性面は、第１接続部材１１０の絶縁層１１１の上面より下方に位置することができる。半導体チップ１２０の非活性面と第１接続部材１１０の第２再配線層１１２ｂの上面との高さの差は２μｍ以上、例えば、５μｍ以上であることができる。この場合、半導体チップ１２０の非活性面の角で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における、半導体チップ１２０の非活性面上の絶縁距離のばらつきを最小化することができる。
封止材１３０は第１接続部材１１０及び／または半導体チップ１２０を保護することができる。封止形態は特に制限されず、第１接続部材１１０及び／または半導体チップ１２０の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は第１接続部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２接続部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことで、具体的な物質に応じて、接着剤の役割を果たすとともに、バックリングを減少させることができる。
封止材１３０の物質としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などが用いられることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、熱硬化性樹脂や熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いてもよい。
一方、封止材１３０には、電磁波遮断のために、必要に応じて導電性粒子が含まれることができる。導電性粒子としては、電磁波遮断が可能なものであればいかなるものでも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、特にこれに限定されるものではない。
第２接続部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２接続部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２を再配線することができ、後述する接続端子１７０を介して、その機能に応じて外部とも物理的及び／または電気的に接続することができる。第２接続部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通して再配線層１４２を接続するビア１４３と、を含む。一例によるファン−アウト半導体パッケージ１００Ａでは第２接続部材１４０が単層で構成されているが、複数の層で構成されてもよい。
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は感光性絶縁層であることができる。絶縁層１４１が感光性の性質を有する場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層１４１が多層で構成される場合、これらの物質は互いに同一であってもよく、必要に応じては互いに異なってもよい。絶縁層１４１が多層で構成される場合、これらは工程によって一体化され、その境界が不明確であってもよい。
再配線層１４２は、実質的に接続パッド１２２を再配線する役割を果たすものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
一方、第２接続部材１４０の再配線層１４２のうち、後述するパッシベーション層１５０に形成された開口部１５１を介して露出した一部のパッドパターンなどの表面には、必要に応じて表面処理層（不図示）を形成することができる。表面処理層（不図示）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。表面処理層（不図示）が形成された場合、本発明では、第２接続部材１４０の再配線層１４２がそれを含む概念と見なす。
ビア１４３は、互いに異なる層に形成された再配線層１４２、接続パッド１２２などを電気的に接続させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など当該技術分野において公知の全ての形状が適用可能である。
第１接続部材１１０の再配線層１１２ａ、１１２ｂの厚さは、第２接続部材１４０の再配線層１４２の厚さより厚いことができる。第１接続部材１１０は、半導体チップ１２０以上の厚さを有することができるため、これに形成される再配線層１１２ａ、１１２ｂも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２接続部材１４０の薄型化のために、第２接続部材１４０の再配線層１４２は第１接続部材１１０の再配線層１１２ａ、１１２ｂに比べて相対的に小さく形成することができる。類似の観点から、第１接続部材１１０のビア１１３は、第２接続部材１４０の再配線層１４２よりディメンション（ｄｉｍｅｎｓｉｏｎ）が大きいことができる。
パッシベーション層１５０は、第２接続部材１４０を外部からの物理的、化学的損傷などから保護するための付加的な構成である。パッシベーション層１５０は、第２接続部材１４０の再配線層１４２の少なくとも一部を露出させる複数の孔で構成された開口部１５１を有する。この開口部は、パッシベーション層１５０に数十〜数千個形成することができる。
パッシベーション層１５０の材料としては、第２接続部材１４０の絶縁層１４１より弾性係数（ｅｌａｓｔｉｃ ｍｏｄｕｌｕｓ）が大きい物質を用いる。例えば、ガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）は含まないが、無機フィラー及び絶縁樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。ＡＢＦなどを用いる場合、パッシベーション層１５０に含まれた無機フィラーの重量パーセントは、第２接続部材１４０の絶縁層１４１に含まれた無機フィラーの重量パーセントより大きいことができる。このような条件とする際に、信頼性を向上させることができる。パッシベーション層１５０としてＡＢＦなどを用いる場合、パッシベーション層１５０は無機フィラーを含む非感光性絶縁層であることができ、信頼性の向上に効果的であるが、これに限定されるものではない。
アンダーバンプ金属層１６０は、接続端子１７０の接続信頼性を向上させ、パッケージ１００Ａのボードレベル（ｂｏａｒｄ ｌｅｖｅｌ）信頼性を改善するための付加的な構成である。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１を介して露出した第２接続部材１４０の再配線層１４２と接続される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１に、公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。
接続端子１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に接続させるための付加的な構成である。例えば、ファン−アウト半導体パッケージ１００Ａは接続端子１７０を介して電子機器のメインボードに実装することができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。接続端子１７０が半田ボールである場合、接続端子１７０はアンダーバンプ金属層１６０のパッシベーション層１５０の一面上に延びて形成された側面を覆うことができ、さらに優れた接続信頼性を有することができる。
接続端子１７０の少なくとも一つはファン−アウト領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を外れた領域を意味する。すなわち、一例によるファン−アウト半導体パッケージ１００Ａはファン−アウトパッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
樹脂層１８０は、バックサイド再配線層１８２を別に製作し、別に製作されたバックサイド再配線層１８２を含む物品のうち良品のみをパッケージ１００Ａに導入するためのものであることができる。樹脂層１８０の材料としては、公知の絶縁物質、例えば、無機フィラー及び絶縁樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）や、ガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、 Ｇｌａｓｓ Ｆａｂｒｉｃ）も含むプリプレグ（Ｐｒｅｐｒｅｇ）などを用いることができる。樹脂層１８０に含まれた無機フィラーの重量パーセントは、封止材１３０に含まれた無機フィラーの重量パーセントより大きいことができる。このような条件とする際に、封止材１３０のデラミネーションなどの不良が発生することなく、熱膨張係数（ＣＴＥ）の差による反りの発生を最小化することができる。一方、樹脂層１８０がパッシベーション層１５０と同一または類似の材料を含む場合、例えば、両方とも無機フィラー及び絶縁樹脂を含むＡＢＦなどを含む場合、パッケージ１００Ａの反りをさらに効果的に制御することができる。
第１開口部１８１ａは樹脂層１８０及び封止材１３０を貫通する。第１開口部１８１ａは、バックサイド再配線層１８２の側面の少なくとも一部を露出させることができる。また、第１接続部材１１０の第２再配線層１１２ｂの表面の少なくとも一部を露出させることができる。このような第１開口部１８１ａには接続部材１９１が形成されることができ、これにより、接続部材１９１はバックサイド再配線層１８２の露出した側面及び第１接続部材１１０の第２再配線層１１２ｂの露出した表面と接することができる。その結果、接続部材１９１を介してバックサイド再配線層１８２と第１接続部材１１０の再配線層１１２ｂとが接続されるような構成とすることができる。このような形態により、安定した界面密着力が得られ、その結果、信頼性をさらに改善することができる。また、第１開口部１８１ａにより、バックサイド再配線層１８２と第１接続部材１１０の第２再配線層１１２ｂを導通させる部分がオープンされることで、半導体チップ１２０などで発生した熱などの放出効果を極大化することもできる。
第２開口部１８１ｂは樹脂層１８０を貫通する。第２開口部１８１ｂは、バックサイド再配線層１８２の表面の少なくとも一部を露出させることができる。露出したバックサイド再配線層１８２の表面は、マーキング（Ｍａｒｋｉｎｇ）、半田ボールや表面実装部品などのためのパッド、パッケージオンパッケージ構造のためのパッドなどとして用いられることができる。露出したバックサイド再配線層１８２の表面にも、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより表面処理層（不図示）が形成されてもよいことはいうまでもない。
バックサイド再配線層１８２は、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができることは勿論、一例によるファン−アウト半導体パッケージ１００Ａがパッケージオンパッケージ構造に用いられる場合、インターポーザ基板に代わり、樹脂層１８０の上部に実装されるメモリチップなどを再配線する役割を果たすこともできる。バックサイド再配線層１８２の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。バックサイド再配線層１８２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
バックサイド再配線層１８２は、後述のように、樹脂層１８０上に形成されたシード層１８２ａと、シード層１８２ａ上に形成された導体層１８２ｂと、を含むことができる。シード層１８２ａ及び導体層１８２ｂは、それぞれ公知の導電性物質を含み、例えば、銅（Ｃｕ）を含むことができる。シード層１８２ａは樹脂層１８０と接することができる。導体層１８２ｂは、封止材１３０と接し、樹脂層１８０とは離隔されるような配置及び構成とすることができる。シード層１８２ａは、シードの役割を果たすものであるため、導体層１８２ｂより厚さが薄いことができる。場合に応じて、樹脂層１８０を構成する絶縁樹脂に含まれた化学反応基の少なくとも一つは、樹脂層１８０の表面に形成されたシード層１８２ａの金属物質と分子レベルの自己集合（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）によって結合することができ、この場合、さらに優れた密着力を有することができる。
バックサイド再配線層１８２は、後述のように、平坦な構造のデタッチフィルム２１０上に樹脂層１８０をラミネートし、この樹脂層１８０上に形成することができるため、絶縁距離のばらつきを最小化することができる。したがって、パッケージ１００Ａがパッケージオンパッケージ構造に適用される場合において、上部パッケージ、例えば、メモリーパッケージと接合する間隔を均一に維持させることができる。
接続部材１９１は、バックサイド再配線層１８２と第１接続部材１１０の再配線層１１２ｂとを電気的に接続させることができる。その結果、パッケージ１００Ａ内に電気的経路を形成することができる。必要に応じて、接続部材１９１は、パッケージ１００Ａがパッケージオンパッケージ構造に活用される際に、別のパッケージと接続される端子の役割を果たすこともできる。接続部材１９１は半田などを含むことができる。例えば、接続部材１９１は半田ボールであることができるが、これに限定されるものではない。
図面に示していないが、必要に応じて、第１接続部材１１０の貫通孔１１０Ｈの内壁には金属層をさらに配置することができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出させることができ、効果的な電磁波遮蔽が可能である。また、必要に応じて、第１接続部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されもよく、第１接続部材１１０の貫通孔１１０Ｈが複数個であって、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクタなどがともに貫通孔１１０Ｈ内に封止されるようにすることができる。また、パッシベーション層１５０上に、接続端子１７０と実質的に同一レベルに位置するように表面実装部品が実装されてもよい。
図１２ａ〜図１２ｄは図９のファン−アウト半導体パッケージの概略的な一製造例を示す。
図１２ａを参照すると、別の工程により、デタッチフィルム２１０上に樹脂層１８０及びバックサイド再配線層１８２を形成する。例えば、公知のデタッチフィルム２１０上に樹脂層１８０をラミネートし、樹脂層１８０上に公知のめっき方法によりシード層１８２ａを形成し、シード層１８２ａ上にパターニングされた導体層１８２ｂを形成し、パターン以外の部分のシード層１８２ａはエッチングなどにより除去する。めっきは、電解めっき、無電解めっき、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などの公知の方法を用いることができる。製造された物品のうち良品のバックサイド再配線層１８２のみを取捨選択する。
図１２ｂを参照すると、別の工程により、第１接続部材１１０の貫通孔１１０Ｈに粘着フィルムなどの仮フィルム２２０を用いて半導体チップ１２０を配置する。例えば、第１接続部材１１０を形成し、第１接続部材１１０を仮フィルム２２０に付着した後、貫通孔１１０Ｈを介して露出した仮フィルム２２０上に半導体チップ１２０をフェイス−ダウン形態で付着して配置することができる。半導体チップ１２０を配置する前に第１接続部材１１０の良品のみを取捨選択することができるため、このような工程でも半導体チップ１２０の収率をさらに改善することができる。一方、第１接続部材１１０は、キャリアフィルム上に第１再配線層１１２ａを形成し、第１再配線層１１２ａを埋め込む絶縁層１１１を形成し、絶縁層１１１を貫通するビア１１３を形成し、絶縁層１１１上に第２再配線層１１２ｂを形成し、キャリアフィルムから分離する方法などにより形成することができる。
図１２ｃを参照すると、封止材１３０を用いて半導体チップ１２０を封止する。封止材１３０は、第１接続部材１１０及び半導体チップ１２０の非活性面を少なくとも封止し、貫通孔１１０Ｈ内の空間を満たす。封止材１３０は公知の方法により形成することができ、例えば、封止材１３０の前駆体をラミネートした後、硬化することで形成することができる。または、仮フィルム２２０上に半導体チップ１２０を封止できるように封止材１３０を塗布してから硬化することで形成することもできる。ラミネート方法としては、例えば、高温で所定時間加圧した後、減圧し、室温まで冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。硬化により半導体チップ１２０が固定される。その後、別に製作されたバックサイド再配線層１８２及び樹脂層１８０が形成されたデタッチフィルム２１０を、バックサイド再配線層１８２が封止材１３０に埋め込まれるように封止材１３０上にラミネートする。その後、デタッチフィルム２１０は除去する。また、仮フィルム２２０を除去する。仮フィルム２２０を除去した領域には、微細な半導体工程などにより第２接続部材１４０を形成する。第２接続部材１４０は、絶縁層１４１を形成した後、該当層に再配線層１４２及びビア１４３を形成することで形成することができる。必要に応じて、ラミネート方法などにより第２接続部材１４０上にパッシベーション層１５０を形成し、パッシベーション層１５０に開口部１５１を形成する。
図１２ｄを参照すると、第１開口部１８１ａ及び第２開口部１８１ｂを形成する。第１開口部１８１ａ及び第２開口部１８１ｂは、それぞれ機械的ドリル及び／またはレーザードリルなどを用いて形成することができる。樹脂層１８０及び封止材１３０の絶縁物質に応じて、フォトリソグラフィ法を用いてもよい。その後、第１開口部１８１ａに接続部材１９１を形成する。接続部材１９１は半田ボールであることができるが、これに限定されるものではない。必要に応じて、アンダーバンプ金属層１６０、接続端子１７０などを公知の方法により形成する。
図１３はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、接続部材１９２に金属ペーストを含む。例えば、接続部材１９２は、金属ペーストを第１開口部１８１ａに塗布した後、焼結することで形成された金属柱であることができるが、これに限定されるものではない。その他の構成や製造方法についての説明は、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため省略する。
図１４はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、第１接続部材１１０が、第２接続部材１４０と接する第１絶縁層１１１ａと、第２接続部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に接続される。一方、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃはそれぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア（不図示）を介して電気的に接続されるように構成することができる。
第１再配線層１１２ａが埋め込まれているため、上述のように、第２接続部材１４０の絶縁層１４１の絶縁距離が実質的に一定であることができる。第１接続部材１１０が多数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むことで、第２接続部材１４０をさらに簡素化することができる。したがって、第２接続部材１４０の形成過程で発生する不良による収率低下を改善することができる。第１再配線層１１２ａが第１絶縁層の内部に入り込むことで、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面が段差を有する。その結果、封止材１３０を形成する時に封止材１３０の形成物質がブリードして第１再配線層１１２ａを汚染させることを防止することができる。
第１接続部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に位置することができる。また、第２接続部材１４０の再配線層１４２と第１接続部材１１０の再配線層１１２ａとの間の距離は、第２接続部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より大きいことができる。これは、第１再配線層１１２ａが絶縁層１１１の内部に入り込むことができるためである。第１接続部材１１０の第２再配線層１１２ｂは半導体チップ１２０の活性面と非活性面との間に位置することができる。第１接続部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第１接続部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されるような構成とすることができる。
第１接続部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２接続部材１４０の再配線層１４２の厚さより厚いことができる。第１接続部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２接続部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
その他の構成及び製造方法については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。一方、上述の他の一例によるファン−アウト半導体パッケージ１００Ｂについての説明が、他の一例によるファン−アウト半導体パッケージ１００Ｃにも適用可能であることはいうまでもない。
図１５はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｄは、第１接続部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に接続される。第１接続部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第２接続部材１４０をさらに簡素化することができる。したがって、第２接続部材１４０の形成過程で発生する不良による収率低下を改善することができる。一方、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃを貫通する第１〜第３ビア（不図示）を介して電気的に接続されるような構成とすることができる。
第１絶縁層１１１ａは第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さが厚いことができる。第１絶縁層１１１ａは、基本的に剛性を維持するために相対的に厚いことができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の再配線層１１２ｃ、１１２ｄを形成するために導入したものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであり、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦまたは感光性絶縁フィルムであることができるが、これに限定されるものではない。
第１接続部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に位置することができる。また、第２接続部材１４０の再配線層１４２と第１接続部材１１０の第３再配線層１１２ｃとの間の距離は、第２接続部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より小さいことができる。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができ、第２接続部材１４０と接することができるためである。第１接続部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。第１接続部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、第１接続部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂが、半導体チップ１２０の活性面と非活性面との間のレベルに配置されるような構成とすることができる。
第１接続部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第２接続部材１４０の再配線層１４２の厚さより厚いことができる。第１接続部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、第２接続部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
その他の構成及び製造方法については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。一方、上述の他の一例によるファン−アウト半導体パッケージ１００Ｂについての説明が、他の一例によるファン−アウト半導体パッケージ１００Ｄにも適用可能であることはいうまでもない。
本発明において「接続される」というのは、直接的に接続された場合だけでなく、間接的に接続された場合を含む概念である。また、「電気的に接続される」というのは、物理的に接続された場合と、接続されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 接続部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 接続部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ ファン−アウト半導体パッケージ
１１０ 第１接続部材
１１１、１１１ａ、１１１ｂ、１１１ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 再配線層
１１３ ビア
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１３０ 封止材
１７０ 接続端子
１４０ 第２接続部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１６０ アンダーバンプ金属層
１８０ 樹脂層
１８１ａ、１８１ｂ 開口部
１８２ バックサイド再配線層
１８２ａ シード層
１８２ｂ 導体層
２１０ デタッチフィルム
２２０ 仮フィルム

Claims (20)

  1. 貫通孔を有する第１接続部材と、
    前記第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び前記活性面とは反対側に配置された非活性面を有する半導体チップと、
    前記第１接続部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記第１接続部材及び前記半導体チップの活性面上に配置された第２接続部材と、
    前記封止材に一面が露出するように埋め込まれたバックサイド再配線層と、を含み、
    前記第１接続部材及び前記第２接続部材は、それぞれ前記半導体チップの接続パッドと電気的に接続された再配線層を含み、
    前記バックサイド再配線層は、前記バックサイド再配線層及び前記封止材を貫通する接続部材を介して前記第１接続部材の再配線層と電気的に接続され、前記第１接続部材の再配線層及び前記第２接続部材の再配線層を経て前記半導体チップの接続パッドと電気的に接続されている、ファン−アウト半導体パッケージであって、
    前記封止材上に配置された樹脂層をさらに含み、
    前記バックサイド再配線層は、シード層と導体層を含み、
    前記バックサイド再配線層の前記シード層が前記樹脂層の前記封止材と接する下面に形成され、
    前記シード層上に前記導体層が形成されて、前記バックサイド再配線層が前記封止材に埋め込まれているものである、
    ファン−アウト半導体パッケージ。
  2. 前記接続部材は、前記バックサイド再配線層の貫通した側面と接する、請求項１に記載のファン−アウト半導体パッケージ。
  3. 前記接続部材は前記封止材上に突出している、請求項１または請求項２に記載のファン−アウト半導体パッケージ。
  4. 前記樹脂層には、前記バックサイド再配線層の表面の少なくとも一部を露出させる開口部が形成されている、請求項１から請求項３の何れか一項に記載のファン−アウト半導体パッケージ。
  5. 前記接続部材は半田または金属ペーストを含んで形成されている、請求項１から請求項４の何れか一項に記載のファン−アウト半導体パッケージ。
  6. 前記バックサイド再配線層は、前記樹脂層上に形成されたシード層と、前記シード層上に形成された導体層と、を含み、
    前記導体層は前記シード層より厚い、請求項４に記載のファン−アウト半導体パッケージ。
  7. 前記第１接続部材は、第１絶縁層と、前記第２接続部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側に配置された第２再配線層と、を含み、
    前記第１及び第２再配線層は前記接続パッドと電気的に接続されている、請求項１から請求項６の何れか一項に記載のファン−アウト半導体パッケージ。
  8. 前記第１接続部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に接続されている、請求項７に記載のファン−アウト半導体パッケージ。
  9. 前記第２接続部材の再配線層と前記第１再配線層との間の距離が、前記第２接続部材の再配線層と前記接続パッドとの間の距離より大きい、請求項７または請求項８に記載のファン−アウト半導体パッケージ。
  10. 前記第１再配線層は前記第２接続部材の再配線層より厚さが厚い、請求項７から請求項９の何れか一項に記載のファン−アウト半導体パッケージ。
  11. 前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、請求項７から請求項１０の何れか一項に記載のファン−アウト半導体パッケージ。
  12. 前記第１接続部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、を含み、
    前記第１及び第２再配線層は前記接続パッドと電気的に接続されている、請求項１から請求項６の何れか一項に記載のファン−アウト半導体パッケージ。
  13. 前記第１接続部材は、前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に接続されている、請求項１２に記載のファン−アウト半導体パッケージ。
  14. 前記第１接続部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含み、
    前記第４再配線層は前記接続パッドと電気的に接続されている、請求項１３に記載のファン−アウト半導体パッケージ。
  15. 前記第１絶縁層は前記第２絶縁層より厚さが厚い、請求項１３又は１４に記載のファン−アウト半導体パッケージ。
  16. 前記第１再配線層は前記第２接続部材の再配線層より厚さが厚い、請求項１３から請求項１５の何れか一項に記載のファン−アウト半導体パッケージ。
  17. 前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、請求項１３から請求項１６の何れか一項に記載のファン−アウト半導体パッケージ。
  18. 貫通孔を有する第１接続部材と、
    前記第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び前記活性面とは反対側に配置された非活性面を有する半導体チップと、
    前記第１接続部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記第１接続部材及び前記半導体チップの活性面上に配置された第２接続部材と、
    バックサイド再配線層が前記第２接続部材に向かうように突出している樹脂層と、
    前記樹脂層と前記第１接続部材及び前記半導体チップとを接続させる封止材と、を含み、
    前記第１接続部材及び前記第２接続部材は、それぞれ前記半導体チップの接続パッドと電気的に接続された再配線層を含み、
    前記樹脂層は、前記バックサイド再配線層の露出した一面の少なくとも一部を覆う、ファン−アウト半導体パッケージであって、
    前記バックサイド再配線層は、シード層と導体層を含み、
    前記バックサイド再配線層の前記シード層が前記樹脂層の前記封止材と接する下面に形成され、
    前記シード層上に前記導体層が形成されて、前記バックサイド再配線層が前記封止材に埋め込まれているものである、
    ファン−アウト半導体パッケージ。
  19. 前記バックサイド再配線層は、前記樹脂層及び前記封止材を貫通する開口部に形成された接続部材を介して前記第１接続部材の再配線層と電気的に接続されている、請求項１８に記載のファン−アウト半導体パッケージ。
  20. 前記樹脂層を構成する絶縁樹脂に含まれた化学反応基の少なくとも１つは、前記シード層の金属物質と分子レベルの自己集合によって結合することができるものである、請求項１から請求項１９の何れか一項に記載のファン−アウト半導体パッケージ。
JP2017005801A 2016-08-31 2017-01-17 ファン−アウト半導体パッケージ Active JP6497684B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160111749A KR101982044B1 (ko) 2016-08-31 2016-08-31 팬-아웃 반도체 패키지
KR10-2016-0111749 2016-08-31

Publications (2)

Publication Number Publication Date
JP2018037629A JP2018037629A (ja) 2018-03-08
JP6497684B2 true JP6497684B2 (ja) 2019-04-10

Family

ID=61243460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017005801A Active JP6497684B2 (ja) 2016-08-31 2017-01-17 ファン−アウト半導体パッケージ

Country Status (5)

Country Link
US (2) US10573613B2 (ja)
JP (1) JP6497684B2 (ja)
KR (1) KR101982044B1 (ja)
CN (1) CN107785333B (ja)
TW (2) TWI655720B (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6821008B2 (ja) * 2017-03-13 2021-01-27 三菱電機株式会社 マイクロ波デバイス及び空中線
KR101982054B1 (ko) * 2017-08-10 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102019355B1 (ko) * 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
KR20190121560A (ko) * 2018-04-18 2019-10-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR102086361B1 (ko) * 2018-06-04 2020-03-09 삼성전자주식회사 반도체 패키지
KR102164794B1 (ko) * 2018-08-27 2020-10-13 삼성전자주식회사 팬-아웃 반도체 패키지
KR102145204B1 (ko) * 2018-08-30 2020-08-18 삼성전자주식회사 반도체 패키지
KR102477356B1 (ko) * 2018-09-11 2022-12-15 삼성전자주식회사 반도체 패키지
KR102554016B1 (ko) * 2018-10-02 2023-07-11 삼성전자주식회사 반도체 패키지
KR102513078B1 (ko) * 2018-10-12 2023-03-23 삼성전자주식회사 반도체 패키지
KR102538182B1 (ko) 2018-11-01 2023-05-31 삼성전자주식회사 반도체 패키지
KR102555814B1 (ko) * 2018-11-05 2023-07-14 삼성전자주식회사 반도체 패키지
KR102524812B1 (ko) * 2018-11-06 2023-04-24 삼성전자주식회사 반도체 패키지
KR102465535B1 (ko) 2018-11-26 2022-11-11 삼성전자주식회사 팬-아웃 반도체 패키지
KR20200062666A (ko) 2018-11-27 2020-06-04 삼성전자주식회사 반도체 패키지
KR102689651B1 (ko) * 2019-03-28 2024-07-30 삼성전자주식회사 반도체 패키지
KR102629832B1 (ko) 2019-03-28 2024-01-26 삼성전자주식회사 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법
WO2020204440A1 (ko) * 2019-03-29 2020-10-08 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR102283059B1 (ko) * 2019-03-29 2021-07-28 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR102574415B1 (ko) * 2019-04-04 2023-09-04 삼성전기주식회사 안테나 모듈
CN111834354B (zh) * 2019-04-18 2024-07-16 三星电子株式会社 半导体封装件
US10903169B2 (en) * 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
US11139179B2 (en) * 2019-09-09 2021-10-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11271071B2 (en) * 2019-11-15 2022-03-08 Nuvia, Inc. Integrated system with power management integrated circuit having on-chip thin film inductors
US11605595B2 (en) 2020-08-14 2023-03-14 Qualcomm Incorporated Packages with local high-density routing region embedded within an insulating layer
KR20220033800A (ko) 2020-09-10 2022-03-17 삼성전자주식회사 반도체 패키지

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058702A (ja) 1998-08-06 2000-02-25 Eastern Co Ltd 半導体装置用パッケージの製造方法
US7608477B2 (en) * 2003-07-04 2009-10-27 Murata Manufacturing Co., Ltd. Process for substrate incorporating component
WO2007040064A1 (ja) * 2005-09-30 2007-04-12 Matsushita Electric Industrial Co., Ltd. シート状複合電子部品とその製造方法
JPWO2009118950A1 (ja) * 2008-03-27 2011-07-21 イビデン株式会社 多層プリント配線板の製造方法
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
TWI401000B (zh) 2008-07-23 2013-07-01 Nec Corp 無核心層配線基板、半導體裝置及其製造方法
JP5460388B2 (ja) 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
JP5557585B2 (ja) 2010-04-26 2014-07-23 日立オートモティブシステムズ株式会社 パワーモジュール
JP5581830B2 (ja) 2010-06-11 2014-09-03 富士通株式会社 部品内蔵基板の製造方法及び部品内蔵基板
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
TWI426587B (zh) * 2010-08-12 2014-02-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US8653658B2 (en) * 2011-11-30 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Planarized bumps for underfill control
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
JP6221221B2 (ja) 2012-03-27 2017-11-01 Tdk株式会社 電子部品内蔵基板及びその製造方法
KR101362715B1 (ko) 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101368793B1 (ko) 2012-05-25 2014-03-03 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR101362714B1 (ko) 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
JP6076653B2 (ja) * 2012-08-29 2017-02-08 新光電気工業株式会社 電子部品内蔵基板及び電子部品内蔵基板の製造方法
KR101946028B1 (ko) 2012-08-31 2019-02-08 삼성전자주식회사 입출력 포트 및 그를 구비한 전자 장치
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US9443797B2 (en) 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US8736033B1 (en) * 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure
JP6173781B2 (ja) * 2013-06-10 2017-08-02 新光電気工業株式会社 配線基板及び配線基板の製造方法
KR101863462B1 (ko) * 2013-08-21 2018-05-31 인텔 코포레이션 범프리스 빌드업 층을 위한 범프리스 다이 패키지 인터페이스
US9330994B2 (en) 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
JP2014195124A (ja) 2014-06-30 2014-10-09 Dainippon Printing Co Ltd 部品内蔵配線板の製造方法
US9449908B2 (en) * 2014-07-30 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package system and method
US20160037645A1 (en) * 2014-08-01 2016-02-04 Samsung Electro-Mechanics Co., Ltd. Embedded board and method of manufacturing the same
KR20160016494A (ko) * 2014-08-01 2016-02-15 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
KR101634067B1 (ko) * 2014-10-01 2016-06-30 주식회사 네패스 반도체 패키지 및 그 제조방법
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
TWI560818B (en) * 2014-12-05 2016-12-01 Siliconware Precision Industries Co Ltd Electronic package and the manufacture thereof
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9881902B2 (en) * 2015-08-05 2018-01-30 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR101933408B1 (ko) * 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기

Also Published As

Publication number Publication date
KR101982044B1 (ko) 2019-05-24
CN107785333A (zh) 2018-03-09
CN107785333B (zh) 2020-08-04
US10573613B2 (en) 2020-02-25
TWI655720B (zh) 2019-04-01
US20180061794A1 (en) 2018-03-01
US20180197832A1 (en) 2018-07-12
US10770418B2 (en) 2020-09-08
JP2018037629A (ja) 2018-03-08
TW201813015A (zh) 2018-04-01
KR20180024834A (ko) 2018-03-08
TWI636531B (zh) 2018-09-21
TW201830600A (zh) 2018-08-16

Similar Documents

Publication Publication Date Title
JP6497684B2 (ja) ファン−アウト半導体パッケージ
US11121066B2 (en) Fan-out semiconductor package
JP6629703B2 (ja) ファンアウト半導体パッケージ及びその製造方法
US10262949B2 (en) Fan-out semiconductor package and method of manufacturing the same
KR102098593B1 (ko) 팬-아웃 반도체 패키지 및 그 제조방법
JP6494122B2 (ja) ファン−アウト半導体パッケージ
JP6576383B2 (ja) ファン−アウト半導体パッケージ
KR102015335B1 (ko) 전자부품 패키지 및 그 제조방법
JP6738401B2 (ja) ファン−アウト半導体パッケージ
JP6443893B2 (ja) ファン−アウト半導体パッケージ
JP6580728B2 (ja) ファン−アウト半導体パッケージモジュール
KR102039711B1 (ko) 팬-아웃 부품 패키지
KR20170112363A (ko) 전자부품 패키지 및 그 제조방법
JP2017175112A (ja) ファン−アウト半導体パッケージ
JP6568610B2 (ja) ファン−アウト半導体パッケージ
US11469148B2 (en) Semiconductor package having a redistribution layer for package-on-package structure
KR102008344B1 (ko) 반도체 패키지
JP2019054226A (ja) ファン−アウト半導体パッケージ
KR20190140160A (ko) 반도체 패키지
KR20200134012A (ko) 기판 구조체 및 이를 포함하는 반도체 패키지
KR20200130925A (ko) 팬-아웃 반도체 패키지
KR20200133501A (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190305

R150 Certificate of patent or registration of utility model

Ref document number: 6497684

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190705

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250