JP6576383B2 - ファン−アウト半導体パッケージ - Google Patents

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Description

本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関する。
近年、半導体チップに関する技術開発の主要な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。
これに応えるべく提案されたパッケージ技術の一つがファン−アウトパッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。
一方、ファン−アウトパッケージを製造する過程で、半導体チップを封止する封止材が半導体チップの接続パッドなどにブリード（ｂｌｅｅｄｉｎｇ）するといった不良が頻繁に発生している。また、半導体チップの接続パッドなどと連結される第２連結部材のビアのサイズが十分に確保されず、ビア信頼性が低くなるという問題がある。
本発明の様々な目的の一つは、封止材によるブリード不良が改善できるとともに、ビア信頼性を向上させることができるファン−アウト半導体パッケージを提供することにある。
本発明により提案する様々な解決手段の一つは、第２連結部材と封止材との間の界面を、第２連結部材と第１連結部材の再配線層との間の界面及び／または第２連結部材と半導体チップの接続パッドとの間の界面と異なるレベルに位置させることである。
本発明によるファン−アウト半導体パッケージは、貫通孔を有する第１連結部材と、上記第１連結部材の貫通孔に配置されて、接続パッドが配置された活性面及び上記活性面の反対側に配置された非活性面を有する半導体チップと、上記第１連結部材及び上記半導体チップの少なくとも一部を封止する封止材と、上記第１連結部材及び上記半導体チップ上に配置された第２連結部材と、を含み、上記第１連結部材及び上記第２連結部材は、上記半導体チップの接続パッドと電気的に連結された再配線層をそれぞれ含み、上記第２連結部材と上記封止材との間の界面は、上記第２連結部材と上記第１連結部材の再配線層との間の界面及び上記第２連結部材と上記半導体チップの接続パッドとの間の界面と異なるレベルに位置することができる。
また、本発明によるファン−アウト半導体パッケージは、再配線層が形成された第１連結部材と、上記第１連結部材上に配置されて、貫通孔を有し、上記第１連結部材の再配線層と電気的に連結された再配線層の下面が露出するように埋め込まれた第２連結部材と、上記第１連結部材上の上記第２連結部材の貫通孔に配置され、上記第１連結部材の再配線層と電気的に連結された接続パッドを有する半導体チップと、上記第１連結部材上に配置され、上記第２連結部材及び上記半導体チップの少なくとも一部を封止する封止材と、を含み、上記第２連結部材の再配線層の下面は上記封止材の下面と段差を有することができる。ここで、第１及び第２は、上述の第１及び第２とは反対であることができる。
また、本発明によるファン−アウト半導体パッケージは、再配線層が形成された第１連結部材と、上記第１連結部材上に配置されて、貫通孔を有し、上記第１連結部材の再配線層と電気的に連結された再配線層の下面が露出するように埋め込まれた第２連結部材と、上記第１連結部材上の上記第２連結部材の貫通孔に配置され、上記第１連結部材の再配線層と電気的に連結された接続パッドを有する半導体チップと、上記第１連結部材上に配置され、上記第２連結部材及び上記半導体チップの少なくとも一部を封止する封止材と、を含み、上記半導体チップの接続パッドの下面は上記封止材の下面と段差を有することができる。ここで、第１及び第２は、上述の第１及び第２とは反対であることができる。
また、本発明によるファン−アウト半導体パッケージは、貫通孔を有し、一つ以上の下部電気的連結体を含む第１連結部材と、上記第１連結部材の貫通孔に配置され、複数の接続パッドを有する半導体チップと、上記第１連結部材及び上記半導体チップの下部に配置され、上面が上記下部電気的連結体及び上記接続パッドと向かい合う第２連結部材と、上記貫通孔内の上記第２連結部材の上面上に配置された封止材と、を含み、上記下部電気的連結体は、上記第１連結部材の下面を基準に段差ｈ１を有するようにリセスされた外面を有し、上記接続パッドは、上記半導体チップの下面を基準に段差ｈ２を有するようにリセスされた外面を有することができる。
本発明の様々な効果の一効果として、封止材によるブリード不良が改善できるとともに、ビア信頼性を向上させることができるファン−アウト半導体パッケージを提供することができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの一例を概略的に示した断面図である。 図９のファン−アウト半導体パッケージの概略的なＩ−Ｉ'の平面図である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 図１２のファン−アウト半導体パッケージの概略的なＩＩ−ＩＩ'の平面図である。 図１２のファン−アウト半導体パッケージの概略的な一製造例である。 図１２のファン−アウト半導体パッケージの概略的な一製造例である。 図１２のファン−アウト半導体パッケージの概略的な一製造例である。 図１２のファン−アウト半導体パッケージの概略的な一製造例である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）されることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割をすることはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点からいえば、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはいうまでもなく、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装されることができる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても実装されることができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてその厚さを薄く実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なって、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
以下では、封止材によるブリード不良が改善できるとともに、ビア信頼性を向上させることができるファン−アウト半導体パッケージについて図面を参照して説明する。
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。
図１０は図９のファン−アウト半導体パッケージの概略的なＩ−Ｉ'の平面図である。
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有し、下側に再配線層１１２ａが形成された第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｈに配置され、下側に接続パッド１２２が形成された半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の下側に配置され、第１連結部材１１０の再配線層１１２ａ及び半導体チップ１２０の接続パッド１２２と連結された第２連結部材１４０と、第１連結部材１１０及び半導体チップ１２０の少なくとも一部を封止し、第２連結部材１４０の一面と接する封止材１３０と、を含む。この際、第２連結部材１４０の一面と接する封止材１３０の一面は、第２連結部材１４０と連結された第１連結部材１１０の再配線層１１２ａの一面及び第２連結部材１４０と連結された半導体チップ１２０の接続パッド１２２の一面とそれぞれ段差ｈ１、ｈ２を有する。すなわち、第２連結部材１４０と封止材１３０との界面は、第２連結部材１４０と再配線層１１２ａとの界面及び／または第２連結部材１４０と接続パッド１２２との界面と異なるレベルに位置する。
一方、このように第２連結部材１４０の一面と接する封止材１３０の一面は、第２連結部材１４０と連結された第１連結部材１１０の再配線層１１２ａの一面、及び／または第２連結部材１４０と連結された半導体チップ１２０の接続パッド１２２の一面とそれぞれ段差ｈ１、ｈ２を有するため、封止材１３０が形成される時に、封止材１３０の形成のための樹脂が第１連結部材１１０の再配線層１１２ａ及び半導体チップ１２０の接続パッド１２２の方へブリードすることを防止することができる。すなわち、再配線層１１２ａ及び接続パッド１２２が内側方向に入り込むようにする第１連結部材１１０の絶縁層１１１ａ及び半導体チップ１２０のパッシベーション膜１２３が、硬化前の封止材１３０の形成のための樹脂がブリードすることを防ぐバリアの役割を担うことができる。
また、このように第２連結部材１４０の一面と接する封止材１３０の一面は、第２連結部材１４０と連結された第１連結部材１１０の再配線層１１２ａの一面、及び第２連結部材１４０と連結された半導体チップ１２０の接続パッド１２２の一面とそれぞれ段差ｈ１、ｈ２を有するため、これらとそれぞれ連結される第２連結部材１４０のビア１４３ａのサイズをより大きく確保することができる。再配線層１１２ａ及び接続パッド１２２と連結される第２連結部材１４０のビア１４３ａに沿って様々な原因により発生する応力（ｓｔｒｅｓｓ）により、クラックやデラミネーションなどが発生することがある。この際、ビア１４３ａの体積を十分に確保する場合、このような問題を最小化することができる。したがって、信頼性をより向上させることができる。
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
第１連結部材１１０は、パッケージ１００Ａを支持する役割を担うことで、剛性を維持させるとともに、封止材１３０の厚さ均一性の確保を容易とすることができる。また、再配線層１１２ａ、１１２ｂ、１１２ｃを形成できるようにルーティング（ｒｏｕｔｉｎｇ）領域を提供することで、第２連結部材１４０の層数を減少させることができ、第２連結部材１４０の形成過程で発生する不良問題を解決することができる。第１連結部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１連結部材１１０と所定距離離隔されるように配置される。すなわち、半導体チップ１２０の側面の周囲は第１連結部材１１０により囲まれる。但し、これに限定されるものではなく、他の形態に多様に変形され得ることはいうまでもない。
第１連結部材１１０は複数の絶縁層１１１ａ、１１１ｂを含む。また、第１連結部材１１０は、下側に一面が露出するように埋め込まれた再配線層１１２ａと、上側に一面が突出するように配置された再配線層１１２ｃと、内部に配置された再配線層１１２ｂと、を含む。また、第１連結部材１１０の下側の一部、すなわち、絶縁層１１１ａを貫通して再配線層１１２ａと再配線層１１２ｂとを連結するビア１１３ａと、第１連結部材１１０の上側の一部、すなわち、絶縁層１１１ｂを貫通して再配線層１１２ｂと再配線層１１２ｃとを連結するビア１１３ｂと、を含む。
図面では、第１連結部材１１０が２つの絶縁層１１１ａ、１１１ｂで構成されていると示したが、第１連結部材１１０を構成する絶縁層の数がこれより多くてもよいことはいうまでもなく、この場合、内部に配置される再配線層の数もより多く、これらを連結する追加的なビアがさらに形成されてもよいことはいうまでもない。
絶縁層１１１ａ、１１１ｂの材料としては、パッケージを支持できるものであれば特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じて、絶縁物質として感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
再配線層１１２ａ、１１２ｂ、１１２ｃは再配線パターンの役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂ、１１２ｃは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
再配線層１１２ａ、１１２ｂ、１１２ｃのうち、封止材１３０に形成された開口部１３１を介して露出した一部の再配線層１１２ｃには、必要に応じて表面処理層（不図示）がさらに形成されることができる。表面処理層（不図示）は、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
再配線層１１２ａ、１１２ｂ、１１２ｃのうち第２連結部材１４０と連結された再配線層１１２ａは、第２連結部材１４０と連結された一面が、第２連結部材１４０の一面と接する封止材１３０の一面を基準として第１連結部材１１０の上側方向に入り込み、段差ｈ１を有する。したがって、上述のように封止材１３０が形成される時に、封止材１３０の形成のための樹脂が第１連結部材１１０の再配線層１１２ａの方へブリードすることを防止することができる。段差ｈ１は、０．５μｍ〜４．０μｍ、より好ましくは１．０μｍ〜４．０μｍ、さらに好ましくは２．０μｍ〜４．０μｍ程度であることができる。このような深さ（ｄｅｐｔｈ）を有する際に、ブリードの防止効果に優れるとともに、再配線層１１２ａと連結される第２連結部材１４０のビア１４３ａの体積を十分に確保することができる。
ビア１１３ａ、１１３ｂは、互いに異なる層に形成された再配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、第１連結部材１１０内に電気的経路を形成する。ビア１１３ａ、１１３ｂの形成物質としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１１３ａ、１１３ｂは、導電性物質で完全に充填されていてもよく、または図面と異なって、導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状などの当該技術分野における公知の全ての形状が適用されることができる。
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサー、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。
半導体チップ１２０が集積回路である場合には、本体１２１と、本体１２１の一面上に形成された接続パッド１２２と、本体１２１の一面上に形成されて接続パッド１２２の一部を覆うパッシベーション膜１２３と、を含むことができる。本体１２１は、例えば、活性ウェハーをベースとして形成されることができ、この場合、母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、形成物質としては導電性物質を特に制限せずに用いることができる。接続パッド１２２は、第２連結部材１４０、第１連結部材１１０などによって再配線される。半導体チップ１２０は、接続パッド１２２が形成された面が活性面となり、その反対面が非活性面となる。パッシベーション膜１２３は本体１２１を外部から保護する機能を担うものであって、例えば、酸化膜または窒化膜などで形成されてもよく、または酸化膜と窒化膜の二重層で形成されてもよい。その他にも、本体１２１と接続パッド１２２との間、及び本体１２１とパッシベーション膜１２３との間に、絶縁膜（不図示）などがさらに配置されてもよい。
接続パッド１２２は、第２連結部材１４０と連結された一面が、第２連結部材１４０の一面と接する封止材１３０の一面を基準として半導体チップ１２０の上側方向に入り込み、段差ｈ２を有する。したがって、上述のように封止材１３０が形成される時に、封止材１３０の形成のための樹脂が半導体チップ１２０の接続パッド１２２の方へブリードすることを防止することができる。段差ｈ２は、０．５μｍ〜１．０μｍ、より好ましくは０．５μｍ〜０．９μｍ、さらに好ましくは０．５μｍ〜０．８μｍ程度であることができる。このような深さ（ｄｅｐｔｈ）を有する際に、ブリードの防止効果に優れるとともに、接続パッド１２２と連結される第２連結部材１４０のビア１４３ａの体積を十分に確保することができる。
第２連結部材１４０の一面と接する封止材１３０の一面と、第２連結部材１４０と連結された第１連結部材１１０の再配線層１１２ａの一面と、の間の段差ｈ１は、第２連結部材１４０の一面と接する封止材１３０の一面と、第２連結部材１４０と連結された半導体チップ１２０の接続パッド１２２の一面と、の間の段差ｈ２より大きいことができる。すなわち、ｈ１＞ｈ２を満たすことができる。この場合、第１連結部材１１０の再配線層１１２ａと連結される第２連結部材１４０のビア１４３ａが、半導体チップ１２０の接続パッド１２２と連結される第２連結部材１４０のビア１４３ａに比べてより大きい体積を確保することができるようになる。第１連結部材１１０の再配線層１１２ａと連結される第２連結部材１４０のビア１４３ａのサイズを十分に確保することにより、信号伝逹の信頼性の確保においてより有利になる。
封止材１３０は第１連結部材１１０及び／または半導体チップ１２０を保護するための構成である。封止形態は特に制限されず、第１連結部材１１０及び／または半導体チップ１２０の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は、第１連結部材１１０及び半導体チップ１２０の上側、及び貫通孔１１０Ｈ内において第１連結部材１１０と半導体チップ１２０との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２連結部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことで、具体的な物質に応じて、接着剤の役割を担うとともに、バックリングを低減させることができる。
封止材１３０は複数の物質からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｈ内の空間を第１封止材で満たした後、第１連結部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｈ内の空間を満たすとともに、第１連結部材１１０及び半導体チップ１２０を所定の厚さで覆った後、第１封止材上に第２封止材を所定の厚さでさらに覆う形態で用いてもよい。この他にも、様々な形態に応用されることができる。
封止材１３０の具体的な物質としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、同様に、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、これらにガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などが用いられることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。
封止材１３０は、第１連結部材１１０の絶縁層１１１ａ、１１１ｂの形成物質より弾性係数（ｅｌａｓｔｉｃ ｍｏｄｕｌｕｓ）が低いことができる。封止材１３０の弾性係数が相対的に小さいほど、半導体チップ１２０のバックリング低減効果及び応力分散効果により、パッケージ１００Ａの反りを低減させることができる。具体的に、封止材１３０が貫通孔１１０Ｈの空間を満たすことで、半導体チップ１２０のバックリング低減効果を奏することができ、半導体チップ１２０を覆うことで、半導体チップ１２０で発生する応力を分散及び緩和させることができる。但し、弾性係数が小さすぎる場合には、過度な変形によって封止材の基本的な役割を担うことができなくなり得る。
封止材１３０には、電磁波遮断のために、必要に応じて導電性粒子が含まれることができる。導電性粒子としては、電磁波遮断が可能なものであれば何れも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。
第２連結部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２連結部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２が再配線されることができ、後述する接続端子１７０を介して、その機能に応じて外部に物理的及び／または電気的に連結されることができる。第２連結部材１４０は、絶縁層１４１ａ、１４１ｂ、１４１ｃと、絶縁層１４１ａ、１４１ｂ、１４１ｃ上に配置された再配線層１４２ａ、１４２ｂ、１４２ｃと、絶縁層１４１ａ、１４１ｂ、１４１ｃを貫通して再配線層１４２ａ、１４２ｂ、１４２ｃを連結するビア１４３ａ、１４３ｂ、１４３ｃと、を含む。一例によるファン−アウト半導体パッケージ１００Ａでは、第２連結部材１４０が複数の再配線層１４２ａ、１４２ｂ、１４２ｃで構成されているが、これに限定されるものではなく、単一層で構成されてもよい。また、これと異なる層数を有してもよいことはいうまでもない。
絶縁層１４１ａ、１４１ｂ、１４１ｃの物質としては絶縁物質が用いられることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。この場合、絶縁層１４１ａ、１４１ｂ、１４１ｃをより薄く形成することができ、ビア１４３ａ、１４３ｂ、１４３ｃのファインピッチをより容易に達成することができる。絶縁層１４１ａ、１４１ｂ、１４１ｃの物質は互いに同一であってもよく、必要に応じては互いに異なってもよい。絶縁層１４１ａ、１４１ｂ、１４１ｃは工程によって一体化され、その境界が不明確であってもよい。
再配線層１４２ａ、１４２ｂ、１４２ｃは、実質的に再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２ａ、１４２ｂ、１４２ｃは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
再配線層１４２ａ、１４２ｂ、１４２ｃのうち露出した一部の再配線層１４２ｃには、必要に応じて表面処理層（不図示）がさらに形成されることができる。表面処理層（不図示）は、当該技術分野における公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
ビア１４３ａ、１４３ｂ、１４３ｃは、互いに異なる層に形成された再配線層１４２ａ、１４２ｂ、１４２ｃ、接続パッド１２２などを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３ａ、１４３ｂ、１４３ｃの形成物質としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３ａ、１４３ｂ、１４３ｃも、導電性物質で完全に充填されていてもよく、または図面と異なって、導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状などの当該技術分野において公知の全ての形状が適用されることができる。
一例によるファン−アウト半導体パッケージ１００Ａは、第２連結部材１４０上に配置されるパッシベーション層１５０をさらに含むことができる。パッシベーション層１５０は、第２連結部材１４０を外部からの物理的、化学的損傷などから保護するための構成である。パッシベーション層１５０は、第２連結部材１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのうち一部の再配線層１４２ｃの少なくとも一部を露出させる開口部１５１を有することができる。開口部１５１は再配線層１４２ｃの一面を完全にまたは一部のみを露出させることができ、場合によっては側面も露出させることができる。
パッシベーション層１５０の物質としては、特に限定されず、例えば、感光性絶縁樹脂などの感光性絶縁物質を用いることができる。または、半田レジストを用いてもよい。または、ガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ）は含まないが、フィラー（Ｆｉｌｌｅｒ）が含浸された絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いてもよい。ＡＢＦなどを用いる場合、下記式（１）〜式（４）を満たす材料を容易に選択することができる。この場合、ボードレベル（ｂｏａｒｄ ｌｅｖｅｌ）信頼性を改善することができる。
式（１）：弾性係数ｘ熱膨脹係数≦２３０ＧＰａ・ｐｐｍ／℃
式（２）：厚さ≧１０μｍ
式（３）：表面粗さ≧１ｎｍ
式（４）：水分吸収率≦１．５％
一例によるファン−アウト半導体パッケージ１００Ａは、パッシベーション層１５０の開口部１５１内の壁面及び露出した第２連結部材１４０の再配線層１４２ｃ上に配置されたアンダーバンプ金属層１６０をさらに含むことができる。アンダーバンプ金属層１６０は、後述の接続端子１７０の接続信頼性を向上させ、その結果、パッケージ１００Ａのボードレベル信頼性を改善させる。アンダーバンプ金属層１６０は、公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができる。
一例によるファン−アウト半導体パッケージ１００Ａは、アンダーバンプ金属層１６０上に配置された接続端子１７０をさらに含むことができる。接続端子１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための構成である。例えば、ファン−アウト半導体パッケージ１００Ａは接続端子１７０を介して電子機器のマーザーボードに実装されることができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。
接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十〜数千個であることができ、これに限定されるものではなく、それ以上またはそれ以下の数を有してもよい。
接続端子１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト（ｆａｎ−ｏｕｔ）領域とは、半導体チップ１２０が配置されている領域を外れた領域を意味する。すなわち、一例によるファン−アウト半導体パッケージ１００Ａはファン−アウト（ｆａｎ−ｏｕｔ）パッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
図面に示していないが、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈの内壁に金属層がさらに配置されることができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出させることができ、効果的な電磁波遮蔽が可能である。
図面に示していないが、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されもよく、第１連結部材１１０の貫通孔１１０Ｈが複数個であって、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクタなどがともに貫通孔１１０Ｈ内に封止されることができる。また、パッシベーション層１５０上に表面実装部品が実装されてもよい。
図１１ａ〜図１１ｄは、図９のファン−アウト半導体パッケージの概略的な一製造例である。
図１１ａを参照すると、先ず、キャリアフィルム３０１を準備する。キャリアフィルム３０１の一面または両面には金属膜３０２、３０３が形成されることができる。金属膜３０２、３０３の間の接合面には、後続の分離工程で容易に分離されるように表面処理が施されていることができる。または、金属膜３０２、３０３の間に離型層（Ｒｅｌｅａｓｅ ｌａｙｅｒ）を備えることで、後続工程での分離を容易にすることもできる。キャリアフィルム３０１は公知の絶縁基板であることができ、その材質は如何なるものであってもよい。金属膜３０２、３０３は、通常の銅箔（Ｃｕ ｆｏｉｌ）であることができるが、これに限定されるものではなく、他の導電性物質からなる薄い薄膜であってもよい。また、ドライフィルム３０４を用いて再配線層１１２ａの形成のためのパターニングを行う。これは、公知のフォトリソグラフィ工法を用いて形成することができる。ドライフィルム３０４は、感光性材料からなる公知のドライフィルムであることができる。また、ドライフィルム３０４のパターニングされた空間を導電性物質で満たすことで、再配線層１１２ａを形成する。めっき工程を用いることができ、この際、金属膜３０３はシード層の役割を担うことができる。めっき工程としては、電解銅めっきまたは無電解銅めっきなどを用いることができる。より具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などの方法により形成することができるが、これに限定されるものではない。また、ドライフィルム３０４を除去する。これは、公知の方法、例えば、エッチング工程などを用いて行うことができる。
図１１ｂを参照すると、次に、金属膜３０３上に再配線層１１２ａの少なくとも一部を埋め込む絶縁層１１１ａを形成する。その後、絶縁層１１１ａを貫通するビア１１３ａを形成する。また、絶縁層１１１ａ上に再配線層１１２ｂを形成する。絶縁層１１１ａは、その前駆体を公知のラミネート方法によりラミネートしてから硬化する方法、または公知の塗布方法により前駆体物質を塗布してから硬化する方法などによって形成することができる。ビア１１３ａ及び再配線層１１２ｂは、機械的ドリル及び／またはレーザードリルなどを用いてビアホールを形成した後、ドライフィルムなどでパターニングし、めっき工程などによりビアホール及びパターニングされた空間を満たす方法によって形成することができる。また、絶縁層１１１ａ上に再配線層１１２ｂを埋め込む絶縁層１１１ｂを形成する。その後、絶縁層１１１ｂを貫通するビア１１３ｂを形成する。また、絶縁層１１１ｂ上に再配線層１１２ｃを形成する。これらの形成方法は上述のとおりである。また、キャリアフィルム３０１を剥離する。この際、剥離は金属膜３０２、３０３が分離されることを指すことができる。分離にはブレードを用いることができるが、これに限定されず、公知の全ての方法を用いることができる。
一方、一連の過程は、キャリアフィルム３０１を剥離する前に、貫通孔の形成前の第１連結部材１１０を形成すると説明したが、これに限定されるものではなく、キャリアフィルム３０１を先に剥離してから上述の工程により第１連結部材１１０を形成してもよいことはいうまでもない。すなわち、その順序が必ずしも上述の順序に限定されるものではない。
図１１ｃを参照すると、次に、残っている金属膜３０３を公知のエッチング方法などにより除去する。この際、再配線層１１２ａが絶縁層１１１ａの内側方向に入り込むように再配線層１１２ａの一部を除去する。また、絶縁層１１１ａ、１１１ｂに貫通孔１１０Ｈを形成する。貫通孔１１０Ｈは機械的ドリル及び／またはレーザードリルで形成することができる。但し、これに限定されるものではなく、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などにより行うこともできる。機械的ドリル及び／またはレーザードリルを用いて形成した場合は、過マンガン酸塩法などのデスミア処理を行うことで、貫通孔１１０Ｈ内の樹脂スミアを除去する。また、絶縁層１１１ａ、１１１ｂの下側に粘着フィルム３０５を付着する。この際、再配線層１１２ａの一面が粘着フィルム３０５の一面と段差を有するように付着する。粘着フィルム３０５としては、絶縁層１１１ａ、１１１ｂを固定できるものであれば如何なるものでも使用可能であって、制限されない一例として、公知のテープなどを用いることができる。公知のテープの例としては、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどが挙げられる。また、絶縁層１１１ａ、１１１ｂの貫通孔１１０Ｈ内に半導体チップ１２０を配置する。例えば、貫通孔１１０Ｈ内の粘着フィルム３０５上に半導体チップ１２０を付着する方法によりこれを配置する。半導体チップ１２０は、接続パッド１２２が粘着フィルム３０５に付着されるようにフェイス−ダウン（ｆａｃｅ−ｄｏｗｎ）形態で配置する。この際、接続パッド１２２の一面が粘着フィルム３０５の上面を基準として段差を有するように、すなわち、粘着フィルム３０５の付着後にも接続パッド１２２が半導体チップ１２０の内側方向に入り込むように付着する。
図１１ｄを参照すると、次に、封止材１３０を用いて半導体チップ１２０を封止する。封止材１３０は、第１連結部材１１０及び半導体チップ１２０を覆うとともに、貫通孔１１０Ｈ内の空間を満たす。封止材１３０は、公知の方法により形成することができ、例えば、封止材１３０を形成するための樹脂を未硬化状態でラミネートした後、硬化することで形成することができる。または、粘着フィルム３０５上に第１連結部材及び半導体チップ１２０を封止できるように封止材１３０を形成するための樹脂を未硬化状態で塗布した後、硬化することで形成することもできる。硬化により半導体チップ１２０が固定される。ラミネート方法としては、例えば、高温で所定時間加圧した後、減圧し、室温まで冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。硬化後の封止材１３０は、その一面が再配線層１１２ａの一面及び接続パッド１２２の一面との関係において段差を有する。また、粘着フィルム３０５を剥離する。剥離方法は特に制限されず、公知の方法により行うことができる。例えば、粘着フィルム３０５として、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどを用いた場合には、粘着フィルム３０５を熱処理して付着力を弱くしてから行うか、または粘着フィルム３０５に紫外線を照射して付着力を弱くしてから行うことができる。また、粘着フィルム３０５を除去した第１連結部材１１０及び半導体チップ１２０の下側に第２連結部材１４０を形成する。第２連結部材１４０は、絶縁層１４１ａ、１４１ｂ、１４１ｃを順に形成し、この際、それぞれの絶縁層１４１ａ、１４１ｂ、１４１ｃを形成した後、該当層にそれぞれ再配線層１４２ａ、１４２ｂ、１４２ｃ及びビア１４３ａ、１４３ｂ、１４３ｃを上述のようなめっき工程などにより形成することで形成することができる。
必要に応じて、第２連結部材１４０上にパッシベーション層１５０を形成する。パッシベーション層１５０は、同様に、パッシベーション層１５０の前駆体をラミネートしてから硬化させる方法、パッシベーション層１５０の形成物質を塗布してから硬化させる方法などにより形成することができる。パッシベーション層１５０には、第２連結部材１４０の再配線層１４２ｃの少なくとも一部が露出するように開口部（符号不図示）を形成することができ、その上に、公知のメタル化方法によりアンダーバンプ金属層１６０を形成することもできる。
必要に応じて、アンダーバンプ金属層１６０上に接続端子１７０を形成する。接続端子１７０の形成方法は特に限定されず、その構造や形態に応じて当該技術分野における公知の方法により形成することができる。接続端子１７０はリフロー（ｒｅｆｌｏｗ）により固定することができ、固定力を強化するために、接続端子１７０の一部はパッシベーション層１５０に埋め込まれ、残りの部分は外部に露出するようにすることで、信頼度を向上させることができる。
一方、一連の過程は、大量生産が容易となるように、大型サイズのキャリアフィルム３０１を準備し、上述の過程を経て複数のファン−アウト半導体パッケージ１００Ａを製造した後、ソーイング（Ｓａｗｉｎｇ）工程により個別のファン−アウト半導体パッケージ１００Ａにシンギュレーションすることにより行ってもよい。この場合、生産性に優れるという利点がある。
図１２はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図１３は図１２のファン−アウト半導体パッケージの概略的なＩＩ−ＩＩ'の平面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ２００Ａは、貫通孔２１０Ｈを有し、下側に再配線層２１２ａが形成された第１連結部材２１０と、第１連結部材２１０の貫通孔２１０Ｈに配置され、下側に接続パッド２２２が形成された半導体チップ２２０と、第１連結部材２１０及び半導体チップ２２０の下側に配置され、第１連結部材２１０の再配線層２１２ａ及び半導体チップ２２０の接続パッド２２２と連結された第２連結部材２４０と、第１連結部材２１０及び半導体チップ２２０の少なくとも一部を封止し、第２連結部材２４０の一面と接する封止材２３０と、を含む。この際、第２連結部材２４０の一面と接する封止材２３０の一面は、第２連結部材２４０と連結された第１連結部材２１０の再配線層２１２ａの一面及び第２連結部材２４０と連結された半導体チップ２２０の接続パッド２２２の一面とそれぞれ段差ｈ１、ｈ２を有する。すなわち、第２連結部材２４０と封止材２３０との界面は、第２連結部材２４０と再配線層２１２ａとの界面及び第２連結部材２４０と接続パッド２２２との界面と異なるレベルに位置する。
一方、このように第２連結部材２４０の一面と接する封止材２３０の一面は、第２連結部材２４０と連結された第１連結部材２１０の再配線層２１２ａの一面、及び第２連結部材２４０と連結された半導体チップ２２０の接続パッド２２２の一面とそれぞれ段差ｈ１、ｈ２を有するため、封止材２３０が形成される時に、封止材２３０の形成のための樹脂が第１連結部材２１０の再配線層２１２ａ及び半導体チップ２２０の接続パッド２２２の方へブリードすることを防止することができる。すなわち、再配線層２１２ａ及び接続パッド２２２が内側方向に入り込むようにする第１連結部材２１０の絶縁層２１１及び半導体チップ２２０のパッシベーション膜２２３が、硬化前の封止材２３０の形成のための樹脂がブリードすることを防ぐバリアの役割を担うことができる。
また、このように第２連結部材２４０の一面と接する封止材２３０の一面は、第２連結部材２４０と連結された第１連結部材２１０の再配線層２１２ａの一面、及び第２連結部材２４０と連結された半導体チップ２２０の接続パッド２２２の一面とそれぞれ段差ｈ１、ｈ２を有するため、これらとそれぞれ連結される第２連結部材２４０のビア２４３ａのサイズをより大きく確保することができる。再配線層２１２ａ及び接続パッド２２２と連結される第２連結部材２４０のビア２４３ａに沿って様々な原因により発生する応力（ｓｔｒｅｓｓ）により、クラックやデラミネーションなどが発生することがある。この際、ビア２４３ａの体積を十分に確保する場合、このような問題を最小化することができる。したがって、信頼性をより向上させることができる。
以下、他の一例によるファン−アウト半導体パッケージ２００Ａに含まれるそれぞれの構成についてより詳細に説明する。
第１連結部材２１０は、パッケージ２００Ａを支持する役割を担うことで、剛性を維持させるとともに、封止材２３０の厚さ均一性の確保を容易とすることができる。また、再配線層２１２ａ、２１２ｂを形成できるようにルーティング領域を提供することで、第２連結部材２４０の層数を減少させることができ、第２連結部材２４０の形成過程で発生する不良問題を解決することができる。第１連結部材２１０は貫通孔２１０Ｈを有する。貫通孔２１０Ｈ内には、半導体チップ２２０が第１連結部材２１０と所定距離離隔されるように配置される。すなわち、半導体チップ２２０の側面の周囲は第１連結部材２１０により囲まれる。但し、これに限定されるものではなく、他の形態に多様に変形され得ることはいうまでもない。
第１連結部材２１０は絶縁層２１１を含む。また、第１連結部材２１０は、下側に一面が露出するように埋め込まれた再配線層２１２ａと、上側に一面が突出するように配置された再配線層２１２ｂと、を含む。また、絶縁層２１１を貫通して再配線層２１２ａと再配線層２１２ｂとを連結するビア２１３を含む。必要に応じて、絶縁層２１１の上部及び／または下部に絶縁層（不図示）がさらに配置されてもよく、絶縁層２１１と絶縁層（不図示）との間に再配線層（不図示）が形成されてもよい。絶縁層（不図示）は、絶縁層２１１より厚さが薄いことができ、異なる材料を含むものであることができる。
絶縁層２１１の材料としては、パッケージを支持できるものであれば特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。または、剛性及び熱伝導度に優れた金属（ｍｅｔａｌ）が用いられることができ、この際、金属としてはＦｅ−Ｎｉ系合金が用いられることができる。この際、絶縁物質などとの接着力を確保するために、Ｆｅ−Ｎｉ系合金の表面にＣｕめっきを形成してもよい。これら以外にも、その他のガラス（ｇｌａｓｓ）、セラミック（ｃｅｒａｍｉｃ）、プラスチック（ｐｌａｓｔｉｃ）などが用いられてもよい。
再配線層２１２ａ、２１２ｂは再配線パターンの役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層２１２ａ、２１２ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
再配線層２１２ａ、２１２ｂのうち、封止材２３０に形成された開口部２３１を介して露出した一部の再配線層２１２ｂには、必要に応じて表面処理層（不図示）がさらに形成されることができる。表面処理層（不図示）は、当該技術分野における公知のものであれば特に限定されず、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
再配線層２１２ａ、２１２ｂのうち第２連結部材２４０と連結された再配線層２１２ａは、第２連結部材２４０と連結された一面が、第２連結部材２４０の一面と接する封止材２３０の一面を基準として第１連結部材２１０の上側方向に入り込み、段差ｈ１を有する。したがって、上述のように封止材２３０が形成される時に、封止材２３０の形成のための樹脂が第１連結部材２１０の再配線層２１２ａの方へブリードすることを防止することができる。段差ｈ１は、０．５μｍ〜４．０μｍ、より好ましくは１．０μｍ〜４．０μｍ、さらに好ましくは２．０μｍ〜４．０μｍ程度であることができる。このような深さ（ｄｅｐｔｈ）を有する際に、ブリードの防止効果に優れるとともに、再配線層２１２ａと連結される第２連結部材２４０のビア２４３ａの体積を十分に確保することができる。
ビア２１３は、互いに異なる層に形成された再配線層２１２ａ、２１２ｂを電気的に連結させ、その結果、第１連結部材２１０内に電気的経路を形成する。ビア２１３の形成物質としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア２１３は、導電性物質で完全に充填されていてもよく、または図面と異なって、導電性物質がビアホールの壁面に沿って形成されたものであってもよい。ビア２１３は、図面のようにテーパ状であることができる。この場合、後述する工程の便宜性を図ることができ、めっきが容易となるという利点があるが、必ずしもこれに限定されるものではない。場合に応じて、直径が概略的に一定であってもよい。例えば、ビア２１３は円筒状であってもよい。直径は、断面視における左右の間の距離を意味し、これは必ずしも円形や楕円形に限定されるものではない。
半導体チップ２２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。
半導体チップ２２０が集積回路である場合には、本体２２１と、本体２２１の一面上に形成された接続パッド２２２と、本体２２１の一面上に形成されて接続パッド２２２の一部を覆うパッシベーション膜２２３と、を含むことができる。本体２２１は、例えば、活性ーをベースとして形成されることができ、この場合、母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。接続パッド２２２は、半導体チップ２２０を他の構成要素と電気的に連結させるためのものであって、形成物質としては導電性物質を特に制限せずに用いることができる。接続パッド２２２は、第２連結部材２４０、第１連結部材２１０などによって再配線される。半導体チップ２２０は、接続パッド２２２が形成された面が活性面となり、その反対面が非活性面となる。パッシベーション膜２２３は本体２２１を外部から保護する機能を担うものであって、例えば、酸化膜または窒化膜などで形成されてもよく、または酸化膜と窒化膜の二重層で形成されてもよい。その他にも、本体２２１と接続パッド２２２との間、及び本体２２１とパッシベーション膜２２３との間に、絶縁膜（不図示）などがさらに配置されてもよい。
接続パッド２２２は、第２連結部材２４０と連結された一面が、第２連結部材２４０の一面と接する封止材２３０の一面を基準として半導体チップ２２０の上側方向に入り込み、段差ｈ２を有する。したがって、上述のように封止材２３０が形成される時に、封止材２３０の形成のための樹脂が半導体チップ２２０の接続パッド２２２の方へブリードすることを防止することができる。段差ｈ２は、０．５μｍ〜１．０μｍ、より好ましくは０．５μｍ〜０．９μｍ、さらに好ましくは０．５μｍ〜０．８μｍ程度であることができる。このような深さ（ｄｅｐｔｈ）を有する際に、ブリードの防止効果に優れるとともに、接続パッド２２２と連結される第２連結部材２４０のビア２４３ａの体積を十分に確保することができる。
第２連結部材２４０の一面と接する封止材２３０の一面と、第２連結部材２４０と連結された第１連結部材２１０の再配線層２１２ａの一面と、の間の段差ｈ１は、第２連結部材２４０の一面と接する封止材２３０の一面と、第２連結部材２４０と連結された半導体チップ２２０の接続パッド２２２の一面と、の間の段差ｈ２より大きいことができる。すなわち、ｈ１＞ｈ２を満たすことができる。この場合、第１連結部材２１０の再配線層２１２ａと連結される第２連結部材２４０のビア２４３ａが、半導体チップ２２０の接続パッド２２２と連結される第２連結部材２４０のビア２４３ａに比べてより大きい体積を確保することができるようになる。第１連結部材２１０の再配線層２１２ａと連結される第２連結部材２４０のビア２４３ａのサイズを十分に確保することにより、信号伝逹の信頼性の確保においてより有利になる。
封止材２３０は第１連結部材２１０及び／または半導体チップ２２０を保護するための構成である。封止形態は特に制限されず、第１連結部材２１０及び／または半導体チップ２２０の少なくとも一部を囲む形態であればよい。例えば、封止材２３０は、第１連結部材２１０及び半導体チップ２２０の上側、及び貫通孔２１０Ｈ内において第１連結部材２１０と半導体チップ２２０との間の空間を満たすことができる。また、封止材２３０は、半導体チップ２２０のパッシベーション膜２２３と第２連結部材２４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材２３０が貫通孔２１０Ｈを満たすことで、具体的な物質に応じて、接着剤の役割を担うとともに、バックリングを低減させることができる。
封止材２３０は複数の物質からなる複数の層で構成されることができる。例えば、貫通孔２１０Ｈ内の空間を第１封止材で満たした後、第１連結部材２１０及び半導体チップ２２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔２１０Ｈ内の空間を満たすとともに、第１連結部材２１０及び半導体チップ２２０を所定の厚さに覆った後、第１封止材上に第２封止材を所定の厚さにさらに覆う形態で用いてもよい。この他にも、様々な形態に応用されることができる。
封止材２３０の具体的な物質としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、同様に、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、これらにガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などが用いられることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。
封止材２３０は、第１連結部材２１０の絶縁層２１１の形成物質より弾性係数が低いことができる。封止材２３０の弾性係数が相対的に小さいほど、半導体チップ２２０のバックリング低減効果及び応力分散効果により、パッケージ２００Ａの反りを低減させることができる。具体的に、封止材２３０が貫通孔２１０Ｈの空間を満たすことで、半導体チップ２２０のバックリング低減効果を奏することができ、半導体チップ２２０を覆うことで、半導体チップ２２０で発生する応力を分散及び緩和させることができる。但し、弾性係数が小さすぎる場合には、過度な変形によって封止材の基本的な役割を担うことができなくなり得る。
封止材２３０には、電磁波遮断のために、必要に応じて導電性粒子が含まれることができる。導電性粒子としては、電磁波遮断が可能なものであれば何れも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。
第２連結部材２４０は半導体チップ２２０の接続パッド２２２を再配線するための構成である。第２連結部材２４０により、様々な機能を有する数十〜数百個の接続パッド２２２が再配線されることができ、後述する接続端子２７０を介して、その機能に応じて外部に物理的及び／または電気的に連結されることができる。第２連結部材２４０は、絶縁層２４１ａ、２４１ｂ、２４１ｃと、絶縁層２４１ａ、２４１ｂ、２４１ｃ上に配置された再配線層２４２ａ、２４２ｂ、２４２ｃと、絶縁層２４１ａ、２４１ｂ、２４１ｃを貫通して再配線層２４２ａ、２４２ｂ、２４２ｃを連結するビア２４３ａ、２４３ｂ、２４３ｃと、を含む。一例によるファン−アウト半導体パッケージ２００Ａでは、第２連結部材２４０が複数の再配線層２４２ａ、２４２ｂ、２４２ｃで構成されているが、これに限定されるものではなく、単一層で構成されてもよい。また、これと異なる層数を有してもよいことはいうまでもない。
絶縁層２４１ａ、２４１ｂ、２４１ｃの物質としては絶縁物質が用いられることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。この場合、絶縁層２４１ａ、２４１ｂ、２４１ｃをより薄く形成することができ、ビア２４３ａ、２４３ｂ、２４３ｃのファインピッチをより容易に達成することができる。絶縁層２４１ａ、２４１ｂ、２４１ｃの物質は互いに同一であってもよく、必要に応じては互いに異なってもよい。絶縁層２４１ａ、２４１ｂ、２４１ｃは工程によって一体化され、その境界が不明確であってもよい。
再配線層２４２ａ、２４２ｂ、２４２ｃは、実質的に再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層２４２ａ、２４２ｂ、２４２ｃは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
再配線層２４２ａ、２４２ｂ、２４２ｃのうち露出した一部の再配線層２４２ｃには、必要に応じて表面処理層（不図示）がさらに形成されることができる。表面処理層（不図示）は、当該技術分野における公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
ビア２４３ａ、２４３ｂ、２４３ｃは、互いに異なる層に形成された再配線層２４２ａ、２４２ｂ、２４２ｃ、接続パッド２２２などを電気的に連結させ、その結果、パッケージ２００Ａ内に電気的経路を形成する。ビア２４３ａ、２４３ｂ、２４３ｃの形成物質としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア２４３ａ、２４３ｂ、２４３ｃも、導電性物質で完全に充填されていてもよく、または図面と異なって、導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状などの当該技術分野において公知の全ての形状が適用されることができる。
他の一例によるファン−アウト半導体パッケージ２００Ａは、第２連結部材２４０上に配置されるパッシベーション層２５０をさらに含むことができる。パッシベーション層２５０は、第２連結部材２４０を外部からの物理的、化学的損傷などから保護するための構成である。パッシベーション層２５０は、第２連結部材２４０の再配線層２４２ａ、２４２ｂ、２４２ｃのうち一部の再配線層２４２ｃの少なくとも一部を露出させる開口部２５１を有することができる。開口部２５１は再配線層２４２ｃの一面を完全にまたは一部のみを露出させることができ、場合によっては側面も露出させることができる。
パッシベーション層２５０の物質としては、特に限定されず、例えば、感光性絶縁樹脂などの感光性絶縁物質を用いることができる。または、半田レジストを用いてもよい。または、ガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ）は含まないが、フィラー（Ｆｉｌｌｅｒ）が含浸された絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いてもよい。ＡＢＦなどを用いる場合、下記式（１）〜式（４）を満たす材料を容易に選択することができる。この場合、ボードレベル信頼性を改善することができる。
式（１）：弾性係数ｘ熱膨脹係数≦２３０ＧＰａ・ｐｐｍ／℃
式（２）：厚さ≧１０μｍ
式（３）：表面粗さ≧１ｎｍ
式（４）：水分吸収率≦１．５％
他の一例によるファン−アウト半導体パッケージ２００Ａは、パッシベーション層２５０の開口部２５１内の壁面及び露出した第２連結部材２４０の再配線層２４２ｃ上に配置されたアンダーバンプ金属層２６０をさらに含むことができる。アンダーバンプ金属層２６０は、後述の接続端子２７０の接続信頼性を向上させ、その結果、パッケージ２００Ａのボードレベル信頼性を改善させる。アンダーバンプ金属層２６０は、公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができる。
他の一例によるファン−アウト半導体パッケージ２００Ａは、アンダーバンプ金属層２６０上に配置された接続端子２７０をさらに含むことができる。接続端子２７０は、ファン−アウト半導体パッケージ２００Ａを外部と物理的及び／または電気的に連結させるための構成である。例えば、ファン−アウト半導体パッケージ２００Ａは接続端子２７０を介して電子機器のマーザーボードに実装されることができる。接続端子２７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。
接続端子２７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子２７０は、多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子２７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子２７０の数は、半導体チップ２２０の接続パッド２２２の数に応じて数十〜数千個であることができ、これに限定されるものではなく、それ以上またはそれ以下の数を有してもよい。
接続端子２７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト（ｆａｎ−ｏｕｔ）領域とは、半導体チップ２２０が配置されている領域を外れた領域を意味する。すなわち、一例によるファン−アウト半導体パッケージ２００Ａはファン−アウト（ｆａｎ−ｏｕｔ）パッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
図面に示していないが、必要に応じて、第１連結部材２１０の貫通孔２１０Ｈ内に複数の半導体チップが配置されてもよく、第１連結部材２１０の貫通孔２１０Ｈが複数個であって、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクターなどがともに貫通孔２１０Ｈ内に封止されることができる。また、パッシベーション層２５０上に表面実装部品が実装されてもよい。
図１４ａ〜図１４ｄは、図１２のファン−アウト半導体パッケージの概略的な一製造例である。
図１４ａを参照すると、先ず、キャリアフィルム３０１を準備する。キャリアフィルム３０１の一面または両面には金属膜３０２、３０３が形成されることができる。金属膜３０２、３０３の間の接合面には、後続の分離工程で容易に分離されるように表面処理が施されていることができる。または、金属膜３０２、３０３の間に離型層（Ｒｅｌｅａｓｅ ｌａｙｅｒ）を備えることで、後続工程での分離を容易にすることもできる。キャリアフィルム３０１は公知の絶縁基板であることができ、その材質は如何なるものであってもよい。金属膜３０２、３０３は、通常の銅箔（Ｃｕ ｆｏｉｌ）であることができるが、これに限定されるものではなく、他の導電性物質からなる薄い薄膜であってもよい。また、ドライフィルム３０４を用いて再配線層２１２ａの形成のためのパターニングを行う。これは、公知のフォトリソグラフィ工法を用いて形成することができる。ドライフィルム３０４は、感光性材料からなる公知のドライフィルムであることができる。また、ドライフィルム３０４のパターニングされた空間を導電性物質で満たすことで、再配線層２１２ａを形成する。これにより、めっき工程を用いることができ、この際、金属膜３０３はシード層の役割を担うことができる。めっき工程としては、電解銅めっきまたは無電解銅めっきなどを用いることができる。より具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などを用いることができるが、これに限定されるものではない。また、ドライフィルム３０４を除去する。これは、公知の方法、例えば、エッチング工程などを用いて行うことができる。
図１４ｂを参照すると、金属膜３０３上に再配線層２１２ａの少なくとも一部を埋め込む絶縁層２１１を形成する。また、必要に応じて、後続工程で再配線層２１２ｂを形成するためのシード層として活用されることができる金属膜３０６を絶縁層２１１上に形成する。また、キャリアフィルム３０１を剥離する。また、再配線層２１２ａの一部をパッドとして活用して、ビアのための孔２１３Ｈを形成する。これは、機械的ドリル、及び／またはレーザードリル、及び／または研磨用粒子を用いるサンドブラスト法、及び／またはプラズマを用いたドライエッチング法などにより行うことができる。また、公知のめっき工程などによりビア２１３及び再配線層２１２ｂを形成する。また、残っている金属膜３０３を公知のエッチング方法などにより除去する。この際、再配線層２１２ａが絶縁層２１１の内側方向に入り込むように再配線層２１２ａの一部を除去する。一方、一連の過程は、その順序が必ずしも限定されるものではなく、例えば、キャリアフィルム３０１を剥離する前に、貫通孔２１０Ｈの形成の前の第１連結部材２１０を形成してもよいことはいうまでもない。
図１４ｃを参照すると、次に、絶縁層２１１に貫通孔２１０Ｈを形成する。貫通孔２１０Ｈは機械的ドリル及び／またはレーザードリルで形成することができる。但し、これに限定されるものではなく、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などにより行うこともできる。機械的ドリル及び／またはレーザードリルを用いて形成した場合は、過マンガン酸塩法などのデスミア処理を行うことで、貫通孔２１０Ｈ内の樹脂スミアを除去する。また、絶縁層２１１の下側に粘着フィルム３０５を付着する。この際、再配線層２１２ａの一面が粘着フィルム３０５の一面と段差を有するように付着する。粘着フィルム３０５としては、絶縁層２１１を固定できるものであれば如何なるものでも使用可能であって、制限されない一例として、公知のテープなどを用いることができる。公知のテープの例としては、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどが挙げられる。また、絶縁層２１１の貫通孔２１０Ｈ内に半導体チップ２２０を配置する。例えば、貫通孔２１０Ｈ内の粘着フィルム３０５上に半導体チップ２２０を付着する方法によりこれを配置する。半導体チップ２２０は、接続パッド２２２が粘着フィルム３０５に付着されるようにフェイス−ダウン（ｆａｃｅ−ｄｏｗｎ）形態で配置する。この際、接続パッド２２２の一面が、粘着フィルム３０５の上面を基準として段差を有するように、すなわち、粘着フィルム３０５の付着後にも接続パッド２２２が半導体チップ２２０の内側方向に入り込むように付着する。
図１４ｄを参照すると、次に、封止材２３０を用いて半導体チップ２２０を封止する。封止材２３０は、第１連結部材２１０及び半導体チップ２２０を覆うとともに、貫通孔２１０Ｈ内の空間を満たす。封止材２３０は、公知の方法により形成することができ、例えば、封止材２３０を形成するための樹脂を未硬化状態でラミネートした後、硬化することで形成することができる。または、粘着フィルム３０５上に第１連結部材及び半導体チップ２２０を封止できるように封止材２３０を形成するための樹脂を未硬化状態で塗布した後、硬化することで形成することもできる。硬化により半導体チップ２２０が固定される。ラミネート方法としては、例えば、高温で所定時間加圧した後、減圧し、室温まで冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。硬化後の封止材２３０は、その一面が再配線層２１２ａの一面及び接続パッド２２２の一面との関係において段差を有する。また、粘着フィルム３０５を剥離する。剥離方法は特に制限されず、公知の方法により行うことができる。例えば、粘着フィルム３０５として、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどを用いた場合には、粘着フィルム３０５を熱処理して付着力を弱くしてから行うか、または粘着フィルム３０５に紫外線を照射して付着力を弱くしてから行うことができる。また、粘着フィルム３０５を除去した第１連結部材２１０及び半導体チップ２２０の下側に第２連結部材２４０を形成する。第２連結部材２４０は、絶縁層２４１ａ、２４１ｂ、２４１ｃを順に形成し、この際、それぞれの絶縁層２４１ａ、２４１ｂ、２４１ｃを形成した後、該当層にそれぞれ再配線層２４２ａ、２４２ｂ、２４２ｃ及びビア２４３ａ、２４３ｂ、２４３ｃを上述のようなめっき工程などにより形成することで形成することができる。
必要に応じて、第２連結部材２４０上にパッシベーション層２５０を形成する。パッシベーション層２５０は、同様に、パッシベーション層２５０の前駆体をラミネートしてから硬化させる方法、パッシベーション層２５０の形成物質を塗布してから硬化させる方法などにより形成することができる。パッシベーション層２５０には、第２連結部材２４０の再配線層２４２ｃの少なくとも一部が露出するように開口部（符号不図示）を形成することができ、その上に、公知のメタル化方法によりアンダーバンプ金属層２６０を形成することもできる。
必要に応じて、アンダーバンプ金属層２６０上に接続端子２７０を形成する。接続端子２７０の形成方法は特に限定されず、その構造や形態に応じて当該技術分野における公知の方法により形成することができる。接続端子２７０はリフロー（ｒｅｆｌｏｗ）により固定することができ、固定力を強化するために、接続端子２７０の一部はパッシベーション層２５０に埋め込まれ、残りの部分は外部に露出するようにすることで、信頼度を向上させることができる。
一方、一連の過程は、大量生産が容易となるように、大型サイズのキャリアフィルム３０１を準備し、上述の過程を経て複数のファン−アウト半導体パッケージ２００Ａを製造した後、ソーイング（Ｓａｗｉｎｇ）工程により個別のファン−アウト半導体パッケージ２００Ａにシンギュレーションすることにより行ってもよい。この場合、生産性に優れるという利点がある。
本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明において、「上部、下部、上側、下側、上面、下面」等は、添付の図面に基づいて判断する。例えば、第１連結部材は、再配線層よりも上部に位置する。但し、特許請求の範囲がこれに限定されるものではない。また、垂直方向とは上述した上部及び下部の方向を意味し、水平方向とはこれと垂直な方向を意味する。このとき、垂直断面とは垂直方向の平面で切断した場合を意味するもので、図面に示した断面図をその例として挙げることができる。また、水平断面とは水平方向の平面で切断した場合を意味するもので、図面で示す平面図をその例として挙げることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。ここで、本実施形態に係る発明の例を項目として記載する。
［項目１］
貫通孔を有する第１連結部材と、
前記第１連結部材の貫通孔に配置されて、接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記第１連結部材及び前記半導体チップの少なくとも一部を封止する封止材と、
前記第１連結部材及び前記半導体チップ上に配置された第２連結部材と、を含み、
前記第１連結部材及び前記第２連結部材は、前記半導体チップの接続パッドと電気的に連結された再配線層をそれぞれ含み、
前記第２連結部材と前記封止材との間の界面は、前記第２連結部材と前記第１連結部材の再配線層との間の界面及び前記第２連結部材と前記半導体チップの接続パッドとの間の界面と異なるレベルに位置する、ファン−アウト半導体パッケージ。
［項目２］
前記第２連結部材と接する前記第１連結部材の再配線層の下面、及び前記第２連結部材と接する前記半導体チップの接続パッドの下面は、前記第２連結部材と前記封止材との間の界面を基準として、それぞれ前記第１連結部材及び前記半導体チップの上部方向に入り込んでいる、項目１に記載のファン−アウト半導体パッケージ。
［項目３］
前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記第１連結部材の再配線層の下面と、の間の段差をｈ１とし、前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記半導体チップの接続パッドの下面と、の間の段差をｈ２としたときに、ｈ１＞ｈ２を満たす、項目２に記載のファン−アウト半導体パッケージ。
［項目４］
前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記第１連結部材の再配線層の下面と、の間の段差をｈ１とし、前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記半導体チップの接続パッドの下面と、の間の段差をｈ２としたときに、前記ｈ１は０．５μｍ〜４．０μｍであり、前記ｈ２は０．５μｍ〜１．０μｍである、項目２に記載のファン−アウト半導体パッケージ。
［項目５］
前記半導体チップは、本体と、前記本体の一面上に形成された接続パッドと、前記本体の一面上に形成されて前記接続パッドの一部を覆うパッシベーション膜と、を含む、項目１から４のいずれか一項に記載のファン−アウト半導体パッケージ。
［項目６］
前記封止材は、前記半導体チップのパッシベーション膜と前記第２連結部材との間の空間の少なくとも一部を満たす、項目５に記載のファン−アウト半導体パッケージ。
［項目７］
前記第１連結部材の最下側再配線層は、下面が露出するように前記第１連結部材の下側に埋め込まれている、項目１から６のいずれか一項に記載のファン−アウト半導体パッケージ。
［項目８］
前記第１連結部材の最上側再配線層は前記第１連結部材の上側に突出している、項目７に記載のファン−アウト半導体パッケージ。
［項目９］
前記第１連結部材の前記最下側再配線層と前記最上側再配線層は前記第１連結部材内の一つ以上のビアを介して互いに電気的に連結されている、項目８に記載のファン−アウト半導体パッケージ。
［項目１０］
前記第１連結部材は、前記最下側再配線層と前記最上側再配線との間に配置された中間側再配線層をさらに含む、項目８に記載のファン−アウト半導体パッケージ。
［項目１１］
前記中間側再配線層は、一つ以上のビアを介して前記最下側再配線層及び前記最上側再配線層と電気的に連結されている、項目１０に記載のファン−アウト半導体パッケージ。
［項目１２］
前記第１連結部材は一つの再配線層を有し、
前記一つの再配線層は前記最上側でありながら前記最下側再配線層である、項目８に記載のファン−アウト半導体パッケージ。
［項目１３］
前記第２連結部材上に配置され、前記第２連結部材の再配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、
前記パッシベーション層の開口部上に配置され、前記第２連結部材の露出した再配線層と連結されたアンダーバンプ金属層と、
前記アンダーバンプ金属層上に配置され、少なくとも一つがファン−アウト領域に配置された接続端子と、をさらに含む、項目１から１２のいずれか一項に記載のファン−アウト半導体パッケージ。
［項目１４］
再配線層が形成された第２連結部材と、
前記第２連結部材上に配置されて、貫通孔を有し、前記第２連結部材の最下側再配線層と電気的に連結された再配線層の下面が露出するように埋め込まれた第１連結部材と、
前記第２連結部材上の前記第１連結部材の貫通孔に配置され、前記第２連結部材の再配線層と電気的に連結された接続パッドを有する半導体チップと、
前記第２連結部材上に配置され、前記第１連結部材及び前記半導体チップの少なくとも一部を封止する封止材と、を含み、
前記第１連結部材の再配線層の下面は前記封止材の下面と段差を有する、ファン−アウト半導体パッケージ。
［項目１５］
前記半導体チップの接続パッドの下面は前記封止材の下面よりも上部に位置する、項目１３に記載のファン−アウト半導体パッケージ。
［項目１６］
再配線層が形成された第２連結部材と、
前記第２連結部材上に配置されて、貫通孔を有し、前記第２連結部材の最下側再配線層と電気的に連結された再配線層の下面が露出するように埋め込まれた第１連結部材と、
前記第２連結部材上の前記第１連結部材の貫通孔に配置され、前記第２連結部材の再配線層と電気的に連結された接続パッドを有する半導体チップと、
前記第２連結部材上に配置され、前記第１連結部材及び前記半導体チップの少なくとも一部を封止する封止材と、を含み、
前記半導体チップの接続パッドの下面は前記封止材の下面と段差を有する、ファン−アウト半導体パッケージ。
［項目１７］
貫通孔を有し、一つ以上の下部電気的連結体を含む第１連結部材と、
前記第１連結部材の貫通孔に配置され、複数の接続パッドを有する半導体チップと、
前記第１連結部材及び前記半導体チップの下部に配置され、上面が前記下部電気的連結体及び前記接続パッドと向かい合う第２連結部材と、
前記貫通孔内の前記第２連結部材の上面上に配置された封止材と、を含み、
前記下部電気的連結体は、前記第１連結部材の下面を基準に段差ｈ１を有するようにリセスされた外面を有し、
前記接続パッドは、前記半導体チップの下面を基準に段差ｈ２を有するようにリセスされた外面を有する、ファン−アウト半導体パッケージ。
［項目１８］
前記段差ｈ１は前記段差ｈ２よりも大きい、項目１７に記載のファン−アウト半導体パッケージ。
［項目１９］
前記第１連結部材は、前記下部電気的連結体と電気的に連結された一つ以上の上部電気的連結体をさらに含み、
前記上部電気的連結体は、前記第１連結部材の上面を基準に突出している外面を有する、項目１７または１８に記載のファン−アウト半導体パッケージ。
［項目２０］
前記第２連結部材は、前記第１連結部材の下部電気的連結体または前記半導体チップのパッドと電気的に連結される一つ以上の上部電気的連結体と、
前記第２連結部材の上部電気的連結体と電気的に連結され、接続端子を介して回路基板と電気的に連結される一つ以上の下部電気的連結体と、を含む、項目１７から１９のいずれか一項に記載のファン−アウト半導体パッケージ。
［項目２１］
前記半導体チップは、前記半導体チップの前記下面が提供されて、前記接続パッドが露出し、前記第２連結部材と接するパッシベーション膜を含み、
前記パッシベーション膜の一部は前記段差ｈ２の厚さを有する、項目１７から２０のいずれか一項に記載のファン−アウト半導体パッケージ。
［項目２２］
前記第１連結部材は、前記第１連結部材の下面が提供されて、前記第１連結部材の下部電気的連結体が露出し、前記第２連結部材と接する絶縁層を含み、
前記絶縁層の一部は前記段差ｈ１の厚さを有する、項目１７から２１のいずれか一項に記載のファン−アウト半導体パッケージ。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００、１００Ａ、２００Ａ ファン−アウト半導体パッケージ
１１０、２１０ 第１連結部材
１１１ａ、１１１ｂ、２１１ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、２１２ａ、２１２ｂ 再配線層
１１３ａ、１１３ｂ、２１３ ビア
１２０、２２０ 半導体チップ
１２１、２２１ 本体
１２２、２２２ 接続パッド
１２３、２２３ パッシベーション膜
１３０、２３０ 封止材
１３１、２３１ 開口部
１４０、２４０ 第２連結部材
１４１ａ、１４１ｂ、１４１ｃ、２４１ａ、２４１ｂ、２４１ｃ 絶縁層
１４２ａ、１４２ｂ、１４２ｃ、２４２ａ、２４２ｂ、２４２ｃ 再配線層
１４３ａ、１４３ｂ、１４３ｃ、２４３ａ、２４３ｂ、２４３ｃ ビア
１５０、２５０ パッシベーション層
１５１、２５１ 開口部
１６０、２６０ アンダーバンプ金属層
１７０、２７０ 接続端子

Claims (20)

  1. 貫通孔を有する第１連結部材と、
    前記第１連結部材の貫通孔に配置されて、接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記第１連結部材及び前記半導体チップの少なくとも一部を封止する封止材と、
    前記第１連結部材及び前記半導体チップ上に配置された第２連結部材と、
    を含み、
    前記第１連結部材及び前記第２連結部材は、前記半導体チップの接続パッドと電気的に連結された再配線層をそれぞれ含み、
    前記第２連結部材と前記封止材との間の界面は、前記第２連結部材と前記第１連結部材の再配線層との間の界面及び前記第２連結部材と前記半導体チップの接続パッドとの間の界面と異なるレベルに位置して、
    前記第２連結部材と接する前記第１連結部材の再配線層の下面、及び前記第２連結部材と接する前記半導体チップの接続パッドの下面は、
    前記第２連結部材と前記封止材との間の界面を基準として、それぞれ前記第１連結部材及び前記半導体チップの上部方向に入り込んでいて、
    前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記第１連結部材の再配線層の下面と、の間の段差をｈ１とし、
    前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記半導体チップの接続パッドの下面と、の間の段差をｈ２としたときに、
    ｈ１＞ｈ２を満たす、
    ファン−アウト半導体パッケージ。
  2. 前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記第１連結部材の再配線層の下面と、の間の段差をｈ１とし、
    前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記半導体チップの接続パッドの下面と、の間の段差をｈ２としたときに、
    前記ｈ１は０．５μｍ〜４．０μｍであり、
    前記ｈ２は０．５μｍ〜１．０μｍである、
    請求項１に記載のファン−アウト半導体パッケージ。
  3. 前記半導体チップは、
    本体と、
    前記本体の一面上に形成された接続パッドと、
    前記本体の一面上に形成されて前記接続パッドの一部を覆うパッシベーション膜と、
    を含む、
    請求項１または２に記載のファン−アウト半導体パッケージ。
  4. 前記封止材は、前記半導体チップのパッシベーション膜と前記第２連結部材との間の空間の少なくとも一部を満たす、
    請求項３に記載のファン−アウト半導体パッケージ。
  5. 前記第１連結部材の最下側再配線層は、下面が露出するように前記第１連結部材の下側に埋め込まれている、
    請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。
  6. 前記第１連結部材の最上側再配線層は前記第１連結部材の上側に突出している、
    請求項５に記載のファン−アウト半導体パッケージ。
  7. 前記第１連結部材の前記最下側再配線層と前記最上側再配線層は前記第１連結部材内の一つ以上のビアを介して互いに電気的に連結されている、
    請求項６に記載のファン−アウト半導体パッケージ。
  8. 前記第１連結部材は、前記最下側再配線層と前記最上側再配線層との間に配置された中間側再配線層をさらに含む、
    請求項６に記載のファン−アウト半導体パッケージ。
  9. 前記中間側再配線層は、一つ以上のビアを介して前記最下側再配線層及び前記最上側再配線層と電気的に連結されている、
    請求項８に記載のファン−アウト半導体パッケージ。
  10. 前記第２連結部材上に配置され、前記第２連結部材の再配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、
    前記パッシベーション層の開口部上に配置され、前記第２連結部材の露出した再配線層と連結されたアンダーバンプ金属層と、
    前記アンダーバンプ金属層上に配置され、少なくとも一つがファン−アウト領域に配置された接続端子と、
    をさらに含む、
    請求項１から９のいずれか一項に記載のファン−アウト半導体パッケージ。
  11. 前記第１連結部材は、
    第１絶縁層と、
    前記第１絶縁層の下側に埋め込まれた第１再配線層と、
    前記第１絶縁層の上面上に突出配置され、下面が前記第１絶縁層の上面と接する第２再配線層と、
    前記第１絶縁層を貫通し、前記第１再配線層及び前記第２再配線層を電気的に接続する第１ビアと、
    前記第１絶縁層の上面上に配置され、前記第２再配線層を覆う第２絶縁層と、
    前記第２絶縁層の上面上に配置され、下面が前記第２絶縁層の上面と接する第３再配線層と、及び
    前記第２絶縁層を貫通し、前記第２再配線層及び前記第３再配線層を電気的に接続する第２ビアと
    を含み、
    前記第１ビア及び前記第２ビアはそれぞれ前記第２再配線層及び前記第３再配線層と境界なく一体化され、
    前記第１再配線層及び前記第２再配線層は前記接続パッドと電気的に接続される、
    請求項１から５のいずれか１項に記載のファン−アウト半導体パッケージ。
  12. 再配線層が形成された第２連結部材と、
    前記第２連結部材上に配置されて、貫通孔を有し、前記第２連結部材の最下側再配線層と電気的に連結された再配線層の下面が露出するように埋め込まれた第１連結部材と、
    前記第２連結部材上の前記第１連結部材の貫通孔に配置され、前記第２連結部材の再配線層と電気的に連結された接続パッドを有する半導体チップと、
    前記第２連結部材上に配置され、前記第１連結部材及び前記半導体チップの少なくとも一部を封止する封止材と、
    を含み、
    前記第１連結部材の再配線層の下面は前記封止材の下面と段差を有して、
    前記第２連結部材と接する前記第１連結部材の再配線層の下面、及び前記第２連結部材と接する前記半導体チップの接続パッドの下面は、
    前記第２連結部材と前記封止材との間の界面を基準として、それぞれ前記第１連結部材及び前記半導体チップの上部方向に入り込んでいて、
    前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記第１連結部材の再配線層の下面と、の間の段差をｈ１とし、
    前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記半導体チップの接続パッドの下面と、の間の段差をｈ２としたときに、
    ｈ１＞ｈ２を満たす、
    ファン−アウト半導体パッケージ。
  13. 再配線層が形成された第２連結部材と、
    前記第２連結部材上に配置されて、貫通孔を有し、前記第２連結部材の最下側再配線層と電気的に連結された再配線層の下面が露出するように埋め込まれた第１連結部材と、
    前記第２連結部材上の前記第１連結部材の貫通孔に配置され、前記第２連結部材の再配線層と電気的に連結された接続パッドを有する半導体チップと、
    前記第２連結部材上に配置され、前記第１連結部材及び前記半導体チップの少なくとも一部を封止する封止材と、
    を含み、
    前記半導体チップの接続パッドの下面は前記封止材の下面と段差を有して、
    前記第２連結部材と接する前記第１連結部材の再配線層の下面、及び前記第２連結部材と接する前記半導体チップの接続パッドの下面は、
    前記第２連結部材と前記封止材との間の界面を基準として、それぞれ前記第１連結部材及び前記半導体チップの上部方向に入り込んでいて、
    前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記第１連結部材の再配線層の下面と、の間の段差をｈ１とし、
    前記第２連結部材と前記封止材との間の界面と、前記第２連結部材と接する前記半導体チップの接続パッドの下面と、の間の段差をｈ２としたときに、
    ｈ１＞ｈ２を満たす、
    ファン−アウト半導体パッケージ。
  14. 前記第１連結部材は、
    第１絶縁層と、
    前記第１絶縁層の下側に埋め込まれた第１再配線層と、
    前記第１絶縁層の上面上に突出配置され、下面が前記第１絶縁層の上面と接する第２再配線層と、
    前記第１絶縁層を貫通し、前記第１再配線層及び前記第２再配線層を電気的に接続する第１ビアと、
    前記第１絶縁層の上面上に配置され、前記第２再配線層を覆う第２絶縁層と、
    前記第２絶縁層の上面上に配置され、下面が前記第２絶縁層の上面と接する第３再配線層と、及び
    前記第２絶縁層を貫通し、前記第２再配線層及び前記第３再配線層を電気的に接続する第２ビアと
    を含み、
    前記第１ビア及び前記第２ビアはそれぞれ前記第２再配線層及び前記第３再配線層と境界なく一体化され、
    前記第１再配線層及び前記第２再配線層は前記接続パッドと電気的に接続される、
    請求項１２または１３に記載のファン−アウト半導体パッケージ。
  15. 貫通孔を有し、一つ以上の下部電気的連結体を含む第１連結部材と、
    前記第１連結部材の貫通孔に配置され、複数の接続パッドを有する半導体チップと、
    前記第１連結部材及び前記半導体チップの下部に配置され、上面が前記下部電気的連結体及び前記複数の接続パッドと向かい合う第２連結部材と、
    前記貫通孔内の前記第２連結部材の上面上に配置された封止材と、
    を含み、
    前記下部電気的連結体は、前記第１連結部材の下面を基準に段差ｈ１を有するようにリセスされた外面を有し、
    前記複数の接続パッドは、前記半導体チップの下面を基準に段差ｈ２を有するようにリセスされた外面を有し、
    前記段差ｈ１は前記段差ｈ２よりも大きい、
    ファン−アウト半導体パッケージ。
  16. 前記第１連結部材は、前記下部電気的連結体と電気的に連結された一つ以上の上部電気的連結体をさらに含み、
    前記上部電気的連結体は、前記第１連結部材の上面を基準に突出している外面を有する、
    請求項１５に記載のファン−アウト半導体パッケージ。
  17. 前記第２連結部材は、前記第１連結部材の下部電気的連結体または前記半導体チップのパッドと電気的に連結される一つ以上の上部電気的連結体と、
    前記第２連結部材の上部電気的連結体と電気的に連結され、接続端子を介して回路基板と電気的に連結される一つ以上の下部電気的連結体と、
    を含む、
    請求項１５または１６に記載のファン−アウト半導体パッケージ。
  18. 前記半導体チップは、前記半導体チップの前記下面が提供されて、前記複数の接続パッドが露出し、前記第２連結部材と接するパッシベーション膜を含み、
    前記パッシベーション膜の一部は前記段差ｈ２の厚さを有する、
    請求項１５から１７のいずれか一項に記載のファン−アウト半導体パッケージ。
  19. 前記第１連結部材は、前記第１連結部材の下面が提供されて、前記第１連結部材の下部電気的連結体が露出し、前記第２連結部材と接する絶縁層を含み、
    前記絶縁層の一部は前記段差ｈ１の厚さを有する、
    請求項１５から１８のいずれか一項に記載のファン−アウト半導体パッケージ。
  20. 前記第１連結部材は、
    第１絶縁層と、
    前記第１絶縁層の下側に埋め込まれた第１再配線層と、
    前記第１絶縁層の上面上に突出配置され、下面が前記第１絶縁層の上面と接する第２再配線層と、
    前記第１絶縁層を貫通し、前記第１再配線層及び前記第２再配線層を電気的に接続する第１ビアと、
    前記第１絶縁層の上面上に配置され、前記第２再配線層を覆う第２絶縁層と、
    前記第２絶縁層の上面上に配置され、下面が前記第２絶縁層の上面と接する第３再配線層と、及び
    前記第２絶縁層を貫通し、前記第２再配線層及び前記第３再配線層を電気的に接続する第２ビアと
    を含み、
    前記第１ビア及び前記第２ビアはそれぞれ前記第２再配線層及び前記第３再配線層と境界なく一体化され、
    前記第１再配線層及び前記第２再配線層は前記複数の接続パッドと電気的に接続される、
    請求項１５から１９のいずれか１項に記載のファン−アウト半導体パッケージ。
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