KR20210076685A - 팬 아웃 반도체 패키지 - Google Patents

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KR20210076685A
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Abstract

본 발명의 팬 아웃 반도체 패키지는 내부에 관통홀을 가지는 프레임 기판; 상기 관통홀에 배치된 반도체 칩을 포함하고, 상기 반도체 칩은 칩 바디, 상기 칩 바디의 상면에 형성된 칩 패드 및 상기 칩 패드를 둘러싸면서 상기 칩 바디상에 형성된 패시베이션층을 포함하고; 상기 관통홀 내의 상기 반도체 칩의 양측면에 형성된 봉지층; 및 상기 칩 바디의 에지 부분 상부의 상기 패시베이션층 상에 형성된 가드링을 포함한다.

Description

팬 아웃 반도체 패키지{Fan-Out Semiconductor Package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 팬 아웃(Fan-Out) 반도체 패키지(Semiconductor Package)에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 칩도 크기가 점차 줄어들고 있다. 반면, 반도체 칩 상의 솔더 볼들 사이의 간격은 세계 반도체 표준 협회의 국제 표준에 의해 정해져 있기 때문에 반도체 칩에 대한 솔더 볼들의 개수 조절이 쉽지 않다. 이를 해결하기 위해 팬 아웃(Fan-Out) 반도체 패키지(Semiconductor Package)가 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성 있는 구조를 갖는 팬 아웃 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지는 내부에 관통홀을 가지는 프레임 기판; 상기 관통홀에 배치된 반도체 칩을 포함하고, 상기 반도체 칩은 칩 바디, 상기 칩 바디의 상면에 형성된 칩 패드 및 상기 칩 패드를 둘러싸면서 상기 칩 바디상에 형성된 패시베이션층을 포함하고; 상기 관통홀 내의 상기 반도체 칩의 양측면에 형성된 봉지층; 및 상기 칩 바디의 에지 부분 상부의 상기 패시베이션층 상에 형성된 가드링을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지는 내부에 관통홀을 가지는 프레임 기판; 상기 관통홀에 배치된 반도체 칩을 포함하고, 상기 반도체 칩은 칩 바디, 상기 칩 바디의 상면에 형성된 적어도 하나의 칩 패드, 상기 칩 패드 상에 형성된 캡층, 및 상기 칩 패드와 캡층의 일부를 둘러싸게 상기 칩 바디 상에 형성된 패시베이션층을 포함하고; 상기 관통홀 내의 상기 반도체 칩의 양측면에 형성된 봉지층; 및 상기 칩 바디의 에지 부분 상부의 상기 패시베이션층 상에 형성되고 상기 봉지층의 상면과 동일 레벨의 상면을 갖는 가드링을 포함한다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지는 내부에 관통홀을 가지는 프레임 기판; 상기 관통홀에 배치된 반도체 칩을 포함하고, 상기 반도체 칩은 칩 바디, 상기 칩 바디의 상면에 형성된 적어도 하나의 칩 패드, 상기 칩 패드 상에 형성된 캡층, 및 상기 캡층을 노출하게 상기 칩 바디상에 형성된 패시베이션층을 포함하고; 상기 관통홀 내의 상기 반도체 칩의 양측면에 형성된 봉지층; 및 상기 칩 바디의 에지 부분 상부의 상기 패시베이션층 상에 형성되고 상기 봉지층의 상면보다 높은 레벨의 상면을 갖는 가드링을 포함한다.
본 발명의 팬 아웃 반도체 패키지는 칩 바디의 에지 부분 상의 패시베이션층 상에 가드링을 형성함으로써 칩 패드나 칩 패드 상의 캡층(capping layer) 방향으로 봉지층의 블리딩(bleeding, 유출)을 방지할 수 있다. 이에 따라, 본 발명의 팬 아웃 반도체 패키지는 칩 바디 상의 칩 패드나 캡층 상에 봉지층이 형성되지 않아 패키지 불량을 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지를 개략적으로 도시한 평면도이고,
도 2는 도 1의 II-II'에 따른 단면도로써, 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
도 3은 도 2의 "A" 부분의 확대도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
도 5는 도 4의 "B" 부분의 확대도이다.
도 6 내지 도 9는 도 2 및 도 3의 팬 아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 10 내지 도 11은 도 4 및 도 5의 팬 아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
도 16 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 팬 아웃 반도체 패키지의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 팬 아웃 반도체 패키지의 구성을 나타낸 블록도이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 팬 아웃 반도체 패키지의 구성을 개략적으로 나타낸 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일하거나 비슷한 참조부호 또는 참조 번호를 사용하고, 이들에 대한 중복 설명은 간단히 설명하거나 생략한다. 이하의 설명에서 상면 및 하면은 도면의 위치에 따라 상대적인 개념일 수 있고, 제1 면 및 제2 면도 도면의 위치에 따라 상대적인 개념일 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지를 개략적으로 도시한 평면도이고, 도 2는 도 1의 II-II'에 따른 단면도로써, 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이고, 도 3은 도 2의 "A" 부분의 확대도이다.
구체적으로, 팬 아웃(fan-out) 반도체 패키지(100)는 도 2에 도시한 바와 같이 반도체 칩(118)이 위치하는 팬 인(fan-in) 영역(FI)과, 반도체 칩(118)의 양측에 마련되는 팬 아웃(fan-out) 영역(FO)을 포함할 수 있다.
팬 아웃(fan-out) 반도체 패키지(100)는 팬 아웃 영역(FO)의 상부나 하부에 반도체 칩(118)과 전기적으로 연결되는 솔더 볼들(미도시)을 더 형성할 수 있다. 팬 인 영역(FI)은 도 1에 도시한 바와 같이 반도체 칩(118)이 형성 칩 인 영역(CHIA)에 해당할 수 있다. 팬 아웃 영역(FO)은 칩 인 영역(CHIA)의 둘레에 형성되는 칩 아웃 영역(CHOA)에 해당할 수 있다. 팬 아웃 반도체 패키지(100)는 FOPLP(Fan Out Panel Level Package) 형태인 패키지일 수 있다.
반도체 칩(118)은 복수의 개별 소자(individual devices, 미도시)를 포함할 수 있다. 복수의 개별 소자는 다양한 미세 전자 소자(microelectronics devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
팬 아웃 반도체 패키지(100)는 도 2에 도시한 바와 같이 내부에 관통홀(101H)을 가지는 프레임 기판(106)과, 관통홀(101H)에 배치된 반도체 칩(118), 관통홀(101H) 내의 반도체 칩(118)의 양측면에 형성된 봉지층(119, encapsulation layer)을 포함할 수 있다. 프레임 기판(106)은 인쇄 회로 기판일 수 있다.
프레임 기판(106)은 관통홀(101H)의 양측에 위치하는 프레임 바디(101), 프레임 바디(101) 내에 형성된 다층 배선 구조체(104)를 포함할 수 있다. 프레임 바디(101)는 페놀 수지, 에폭시 수지, 폴리이미드중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 프레임 바디(101)는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
다층 배선 구조체(104)는 프레임 바디(101) 내에 형성된 복수개의 배선층들(103), 및 배선층들(103)을 서로 연결하는 비아(105)를 포함할 수 있다. 배선층(103)은 금속층으로 이루어질 수 있다. 예를 들면, 배선층(103)은ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 비아(105)는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
반도체 칩(118)은 칩 바디(107), 칩 바디(107)의 상면에 형성된 칩 패드(109), 칩 패드(109) 상에 형성된 캡층(113), 칩 패드(109) 및 캡층(113)을 둘러싸면서 칩 바디(107) 상에 형성된 패시베이션층(115)을 포함할 수 있다. 칩 패드(109) 및 캡층(113)은 패드 구조물(114)로 명명될 수 있다.
칩 바디(107)는 반도체 물질, 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 칩 바디(107)는 반도체 물질, 예를 들면 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
칩 패드(109)는 도 2에서는 편의상 2개 도시하지만 복수개일 수 있다. 칩 패드(109)는 알루미늄 패드나 구리 패드와 같은 금속 패드일 수 있다. 칩 패드(109)는 전기적으로 도통하는 도전 패드일 수 있다. 캡층(113)은 칩 패드(109)를 보호하고 칩 패드(109)와 도전층(미도시)간의 전기적 연결을 용이하게 하기 위한 보호층일 수 있다. 캡층(113)은 선택적으로 형성할 수 있다. 캡층(113)은 금속층, 예컨대 구리층일 수 있다. 캡층(113)은 전기적으로 도통하는 도전층일 수 있다.
봉지층(119)은 관통홀(101H) 내의 반도체 칩(118)의 양측면에 형성될 수 있다. 봉지층(119)은 프레임 기판(106)과 반도체 칩(118) 사이에 형성될 수 있다. 봉지층(119)은 칩 바디(107) 및 프레임 기판(16)의 하면에 형성되어 있을 수 있다. 봉지층(119)은 칩 바디(107)의 에지 부분 및 패시베이션층(115)의 에지 부분에 형성되어 있을 수 있다. 봉지층(119)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
패시베이션층(115)은 칩 패드(109)의 양측을 모두 둘러싸면서 캡층(113)의 일부분을 둘러싸게 형성되어 있다. 패시베이션층(115)은 절연층, 예컨대 실리콘 질화층일 수 있다. 패시베이션층(115)은 반도체 칩(118)의 최외부(또는 최외각부)에 형성된 보호층일 수 있다. 패시베이션층(115)은 캡층(113)을 노출하게 형성될 수 있다. 캡층(113)이 형성되지 않을 경우에는, 패시베이션층(115)은 칩 패드(109)만을 둘러싸면서 칩 패드(109)를 노출하게 형성될 수 있다.
팬 아웃 반도체 패키지(100)는 칩 바디(107)의 에지 부분 상부의 패시베이션층(115) 상에 형성된 가드링(117, guide ring)을 포함한다. 가드링(117)은 금속 가드링, 예컨대 구리 가드링일 수 있다. 가드링(117)은 캡층(113)과 동일 제조 단계에서 형성될 수 있다.
가드링(117)은 도 1에서 도시한 바와 같이 칩 인 영역(CHIA)을 둘러싸면서 형성될 수 있다. 가드링(117)은 도 1에 도시한 바와 같이 칩 인 영역(CHIA)과 칩 아웃 영역(CHOA) 사이에 형성될 수 있다. 가드링(117)은 평면적 관점에서 칩 바디(107)의 에지 부분을 둘러싸는 연속층일 수 있다. 가드링(117)은 평면적 관점에서 하나의 몸체로 구성된 댐 구조물일 수 있다. 가드링(117)은 봉지층(119)의 일면과 접할 수 있다. 가드링(117)은 봉지층(119)을 형성할 때 칩 패드(109) 상의 캡층(113, capping layer) 방향으로 봉지층(119)의 블리딩(bleeding, 유출)을 방지하는 역할을 수행한다.
여기서, 도 3을 참조하여 팬 아웃 반도체 패키지(100)를 구성하는 각 요소들을 좀더 자세하게 설명한다.
보다 상세하게, 칩 바디(107)는 상면(107a) 및 하면(107b)을 포함할 수 있다. 프레임 기판(106)을 구성하는 프레임 바디(101)는 상면(101a) 및 하면(101b)을 포함할 수 있다. 칩 바디(107)의 하면(107b)은 프레임 기판(106)을 구성하는 프레임 바디(101)의 하면(101b)보다 낮은 레벨에 위치할 수 있다.
봉지층(119)은 상면(119a) 및 하면(119b)을 포함할 수 있다. 봉지층(119)은 칩 바디(107)의 에지 부분 및 패시베이션층(115)의 에지 부분에 형성되어 있을 수 있다. 가드링(117)의 높이(height)는 5㎛ 이하일 수 있다. 가드링(117)의 높이(height)는 패시베이션층(115)의 상면(115a)으로부터 5㎛ 이하일 수 있다. 가드링(117)의 상면(117a)은 LV1로 표시한 바와 같이 봉지층(119)의 상면(119a)과 동일 레벨을 가질 수 있다. LV1로 표시한 바와 같이 가드링(117)의 상면(117a)은 캡층(113)의 상면(113a)과 동일 레벨에 위치할 수 있다. 패시베이션층(115)의 상면(115a)은 봉지층(119)의 상면(119a)보다 낮은 레벨에 위치할 수 있다. 캡층(113)은 중앙 부분에 상면보다 리세스된 리세스 부분(113r)을 포함할 수 있다.
팬 아웃 반도체 패키지(100)는 봉지층(119)의 상면(119a)과 가드링(117)의 상면(117a)을 동일 레벨로 형성함으로써 봉지층(119)의 형성 과정에서 캡층(113) 방향으로 봉지층(119)이 블리딩(bleeding, 유출)되지 않아 패키지 불량을 방지할 수 있다.
더하여, 팬 아웃 반도체 패키지(100)는 칩 패드(109)의 양측의 칩 바디(107)의 에지 부분에는 크랙(crack) 방지용 링(111)이 더 설치될 수 있다. 크랙 방지용 링(111)은 웨이퍼(미도시) 상에 구현된 복수개의 반도체 칩들을 개별 반도체 칩(118)으로 만들기 위해 웨이퍼를 다이싱(dicing, 절단)할 때 반도체 칩(118)으로 전파되는 크랙(crack)을 방지하기 위하여 형성될 수 있다. 크랙 방지용 링(111)은 금속 링으로 형성될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이고, 도 5는 도 4의 "B" 부분의 확대도이다.
구체적으로, 도 4는 도 1의 II-II'에 따른 단면도에 해당할 수 있다. 도 4 및 도 5의 팬 아웃 반도체 패키지(100-1)는 도 2 및 도 3의 팬 아웃 반도체 패키지(100)와 비교할 때, 반도체 칩(118-1)과 프레임 기판(106)간의 상대적 위치 관계, 가드링(117-1)과 봉지층(119-1)의 상대적 위치 관계, 및 가드링(117-1)과 프레임 기판(106)의 상대적 위치 관계를 제외하고는 거의 동일할 수 있다. 도 4 및 도 5에서, 도 2 및 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
팬 아웃 반도체 패키지(100-1)는 도 4에 도시한 바와 같이 내부에 관통홀(101H)을 가지는 프레임 기판(106)과, 관통홀(101H)에 배치된 반도체 칩(118-1), 관통홀(101H) 내의 반도체 칩(118-1)의 양측면에 형성된 봉지층(119-1)을 포함할 수 있다. 반도체 칩(118-1)은 칩 바디(107), 칩 패드(109), 캡층(113), 및 패시베이션층(115)을 포함할 수 있다. 칩 패드(109) 및 캡층(113)은 패드 구조물(114)로 명명될 수 있다.
봉지층(119-1)은 관통홀(101H) 내의 반도체 칩(118-1)의 양측면에 형성될 수 있다. 봉지층(119-1)은 프레임 기판(106)과 반도체 칩(118) 사이에 형성될 수 있다. 봉지층(119-1)은 칩 바디(107) 및 프레임 기판(16)의 하면에 형성되어 있을 수 있다. 봉지층(119-1)은 칩 바디(107)의 에지 부분에 형성되어 있을 수 있다.
패시베이션층(115)은 칩 패드(109)의 양측을 모두 둘러싸면서 캡층(113)의 일부분을 둘러싸게 형성되어 있다. 패시베이션층(115)은 캡층(113)을 노출하게 형성될 수 있다. 캡층(113)이 형성되지 않을 경우에는, 패시베이션층(115)은 칩 패드(109)만을 둘러싸면서 칩 패드(109)를 노출하게 형성될 수 있다.
팬 아웃 반도체 패키지(100-1)는 칩 바디(107)의 에지 부분 상부의 패시베이션층(115) 상에 형성된 가드링(117-1)을 포함한다. 가드링(117-1)은 금속 가드링, 예컨대 구리 가드링일 수 있다. 가드링(117-1)은 캡층(113)과 동일 제조 단계에서 형성될 수 있다.
가드링(117-1)은 평면적 관점에서 칩 바디(107)의 에지 부분을 둘러싸는 연속층일 수 있다. 가드링(117-1)은 평면적 관점에서 하나의 몸체로 구성된 댐 구조물일 수 있다. 가드링(117-1)은 봉지층(119-1)을 형성할 때 칩 패드(109) 상의 캡층(113) 방향으로 봉지층(119-1)의 블리딩(bleeding, 유출)을 방지하는 역할을 수행한다.
여기서, 도 5를 참조하여 팬 아웃 반도체 패키지(100-1)를 구성하는 각 요소들을 좀더 자세하게 설명한다.
보다 상세하게, 칩 바디(107)의 하면(107b)은 프레임 기판(106)을 구성하는 프레임 바디(101)의 하면(101b)과 동일 레벨에 위치할 수 있다. 봉지층(119-1)은 칩 바디(107)의 에지 부분의 상부에 형성될 수 있다. 봉지층(119-1)은 패시베이션층(115)의 에지 부분과 접하여 형성되어 있을 수 있다.
LV2로 표시한 바와 같이 가드링(117-1)의 상면(117a)은 봉지층(119-1)의 상면(119a)보다 높은 레벨을 가질 수 있다. LV2로 표시한 바와 같이 가드링(117-1)의 상면(117a)은 캡층(113)의 상면(113a)과 동일 레벨에 위치할 수 있다. LV3으로 표시한 바와 같이 패시베이션층(115)의 상면(115a)은 봉지층(119-1)의 상면(119a)과 동일 레벨에 위치할 수 있다. LV4로 표시한 바와 같이 칩 바디(107)의 하면(107b)은 프레임 바디(101)의 하면(101b)과 동일 레벨을 가질 수 있다.
팬 아웃 반도체 패키지(100)는 봉지층(119-1)의 상면(119a)보다 가드링(117-1)의 상면(117a)을 높은 레벨로 형성하더라도 봉지층(119-1)의 형성 과정에서 캡층(113) 방향으로 봉지층(119-1)이 블리딩(bleeding, 유출)되지 않아 패키지 불량을 방지할 수 있다.
도 6 내지 도 9는 도 2 및 도 3의 팬 아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 6을 참조하면, 웨이퍼 프로세스(웨이퍼 제조 공정)를 통하여 반도체 칩(118)을 준비한다. 웨이퍼 프로세스는 웨이퍼 상에 확산 공정. 박막 형성 공정, 이온 주입 공정 및 사진 식각 공정을 통하여 트랜지스터와 같은 전자 소자들을 포함하는 반도체 칩(118)을 제조하는 프로세스일 수 있다. 웨이퍼 상에는 복수개의 반도체 칩들이 제조될 수 있다. 웨이퍼를 개별 반도체 칩 단위로 절단하는 다이싱 공정을 통하여 도 6과 같은 반도체 칩(118)이 제조될 수 있다.
반도체 칩(118)은 앞서 설명한 바와 같이 칩 바디(107), 칩 바디(107)의 상면에 형성된 칩 패드(109), 칩 패드(109) 상에 형성된 캡층(113), 칩 패드(109) 및 캡층(113)을 둘러싸면서 칩 바디(107) 상에 형성된 패시베이션층(115)을 포함할 수 있다. 패시베이션층(115)의 에지 부분 상에 가드링(117)을 형성한다. 가드링(117)은 칩 바디(107)의 에지 부분의 상부에 형성한다. 캡층(113) 및 가드링(117)은 웨이퍼 프로세스를 진행할 때 동일 제조 공정 단계에서 형성할 수 있다.
도 7을 참조하면, 내부에 관통홀(101H)을 갖는 프레임 기판(106)을 준비한다. 프레임 기판(106)은 관통홀(101H)의 양측에 위치하는 프레임 바디(101), 프레임 바디(101) 내에 형성된 다층 배선 구조체(104)를 포함할 수 있다. 다층 배선 구조체(104)는 프레임 바디(101) 내에 형성된 복수개의 배선층들(103), 및 배선층들(103)을 서로 연결하는 비아(105)를 포함할 수 있다.
계속하여, 관통홀(101H)이 형성된 프레임 기판(106)을 테이프 기판(121) 상에 부착한다. 최하면에 위치하는 배선층(103)이 테이프 기판(121)에 부착되게 프레임 기판(106)을 테이프 기판(121) 상에 부착한다. 이렇게 되면, 테이프 기판(121)의 중앙 부분에 관통홀(101H)이 위치하며, 테이프 기판(121)의 양측 부분에 프레임 바디(101)가 위치할 수 있다.
도 8을 참조하면, 프레임 기판(106)의 관통홀(101H) 내에 가드링(117) 및 캡층(113)을 아래로 하여 반도체 칩(118)을 테이프 기판(121)에 부착시킨다. 활성면, 즉 캡층(113)이 형성된 상면을 아래로 하여 반도체 칩(118)을 테이프 기판(121)에 부착시킨다.
이렇게 되면, 반도체 칩(118)의 캡층(113) 및 가드링(117)이 테이프 기판(121)에 부착되고, 칩 바디(107)는 일면, 즉 하면(107b)은 위로 향하게 된다. 칩 바디(107)의 하면은 프레임 바디(101)의 상면(101a)보다 높은 레벨에 위치할 수 있다.
반도체 칩(118)을 테이프 기판(121)에 부착할 때, 반도체 칩(118)은 프레임 기판(106)의 일 측면과 이격되어 위치시킬 수 있다. 반도체 칩(118)이 프레임 기판(106)과 이격되면 테이프 기판(121)의 일면이 노출될 수 있다.
도 9를 참조하면, 테이프 기판(121) 상에서 반도체 칩(118) 및 프레임 기판(106)을 밀봉하는 봉지층(119)을 형성한다. 봉지층(119)은 반도체 칩(118) 및 프레임 기판(106)을 충분히 밀봉하도록 두껍게 형성한다. 봉지층(119)은 프레임 바디(101)의 상면(101a) 및 칩 바디(107)의 하면(107b)보다 두껍게 형성한다.
봉지층(119)을 형성할 때, 패시베이션층 상에 형성된 가드링(117)이 테이프 기판(121)에 접착되어 있기 때문에 캡층(113) 방향으로 봉지층(119)이 블리딩(유출)되지 않는다. 다시 말해, 봉지층(119)을 형성할 때 가드링(117)이 캡층(113)의 상부나 캡층(113) 사이로 봉지층(119)이 블리딩되지 않아 패키지 불량을 방지할 수 있다. 계속하여, 테이프 기판(121)을 제거하면 도 2 및 도 3에 도시한 팬 아웃 반도체 패키지(100)가 제조될 수 있다.
도 10 내지 도 11은 도 4 및 도 5의 팬 아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 앞서 도 6 및 도 7의 제조 과정을 진행한다. 반도체 칩(118-1)은 도 2 및 도 3의 반도체 칩(118)과 구별을 위해 일부 구성 요소들의 참조번호를 변경한다. 반도체 칩(118-1)은 칩 바디(107), 칩 바디(107)의 상면에 형성된 칩 패드(109), 칩 패드(109) 상에 형성된 캡층(113), 칩 패드(109) 및 캡층(113)을 둘러싸면서 칩 바디(107) 상에 형성된 패시베이션층(115)을 포함할 수 있다.
패시베이션층(115)의 에지 부분 상에 가드링(117-1)을 형성한다. 가드링(117-1)은 칩 바디(107)의 에지 부분의 상부에 형성한다. 캡층(113) 및 가드링(117-1)은 웨이퍼 프로세스를 진행할 때 동일 제조 공정 단계에서 형성할 수 있다.
도 10을 참조하면, 프레임 기판(106)의 관통홀(101H) 내에 가드링(117-1) 및 캡층(113)을 아래로 하여 반도체 칩(118)을 테이프 기판(121)에 부착시킨다. 활성면, 즉 캡층(113) 및 가드링(117-1)이 형성된 상면을 아래로 하여 반도체 칩(118-1)을 테이프 기판(121)에 부착시킨다.
반도체 칩(118-1)과 테이프 기판(121)과의 부착할 때 캡층(113) 및 가드링(117-1)이 테이프 기판(121) 내부로 침투하도록 하고, 패시베이션층(115)이 테이프 기판과 밀착하도록 하여 반도체 칩(118-1)과 테이프 기판(121)과의 접착성을 향상시킨다. 이렇게 되면, 반도체 칩(118-1)의 캡층(113) 및 가드링(117-1)이 테이프 기판(121) 내로 침투하여 부착되고, 칩 바디(107)는 일면, 즉 하면(107b)은 위로 향하게 된다. 칩 바디(107)의 하면은 프레임 바디(101)의 상면(101a)과 동일 레벨에 위치할 수 있다.
반도체 칩(118-1)을 테이프 기판(121)에 부착할 때, 반도체 칩(118-1)은 프레임 기판(106)의 일 측면과 이격되어 위치시킬 수 있다. 반도체 칩(118-1)이 프레임 기판(106)과 이격되면 테이프 기판(121)의 일면이 노출될 수 있다.
도 11을 참조하면, 테이프 기판(121) 상에서 반도체 칩(118-1) 및 프레임 기판(106)을 밀봉하는 봉지층(119-1)을 형성한다. 봉지층(119-1)은 반도체 칩(118-1) 및 프레임 기판(106)을 충분히 밀봉하도록 두껍게 형성한다. 봉지층(119-1)은 프레임 바디(101)의 상면(101a) 및 칩 바디(107)의 하면(107b)보다 두껍게 형성한다.
봉지층(119-1)을 형성할 때, 패시베이션층(115)이 테이프 기판(121)에 접착되어 있고 가드링(117-1)이 테이프 기판(121) 내로 침투되어 있기 때문에 캡층(113) 방향으로 봉지층(119-1)이 블리딩(유출)되지 않는다. 다시 말해, 봉지층(119-1)을 형성할 때 가드링(117-1)이 캡층(113)의 상부나 캡층(113) 사이로 봉지층(119-1)이 블리딩되지 않아 패키지 불량을 방지할 수 있다. 계속하여, 테이프 기판(121)을 제거하면 도 4 및 도 5에 도시한 팬 아웃 반도체 패키지(100-1)가 제조될 수 있다.
이하에서는 앞서 설명한 팬 아웃 반도체 패키지(100, 100-1)의 사상을 이용한 다양한 실시예의 팬 아웃 반도체 패키지의 구조를 설명한다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도들이다.
구체적으로, 팬 아웃 반도체 패키지(200)는 프레임 기판(205), 반도체 칩(210), 봉지층(213), 및 가드링(212)을 포함할 수 있다. 팬 아웃 반도체 패키지(200)는 프레임 기판(205)을 포함하는 패널 레벨(panel level) 패키지일 수 있다.
프레임 기판(205)은 도 2 내지 도 5의 프레임 기판(106)에 해당할 수 있다. 반도체 칩(210)은 도 1 내지 도 5의 반도체 칩(118-1)에 해당할 수 있다. 봉지층(213)은 도 1 내지 도 5의 봉지층(119, 119-1)에 해당할 수 있다. 가드링(212)은 도 4 및 도 5의 가드링(117-1)에 해당할 수 있다.
도 12에서, 앞서 도 1 내지 도 5와 동일한 내용은 간단히 설명하거나 생략한다. 팬 아웃 반도체 패키지(200)는 모든 구성 요소들을 설명하기 것이 아니며, 본 발명의 주요 개념을 설명하기 위하여 일부는 생략되어 도시한 것이다. 예컨대, 반도체 칩(210)에서 편의상 패시베이션층은 도시하지 않는다.
팬 아웃 반도체 패키지(200)는 반도체 칩(210)의 외부에 형성된 하부 재배선 구조체(201)를 포함할 수 있다. 프레임 기판(205) 내에는 반도체 칩(210)이 매립되어 있을 수 있다. 반도체 칩(210)은 활성면(210a, 제1 면, 상면)과 활성면(210a)에 반대되는 비활성면(210b, 제2 면, 하면)을 가질 수 있다.
반도체 칩(210)은 활성면(210a) 상에 배치되는 패드 구조물(211)을 포함할 수 있다. 패드 구조물(211)은 도 2 내지 도 5의 패드 구조물(114)에 해당할 수 있다. 패드 구조물(211)은 칩 패드 및 캡층을 포함할 수 있다. 패드 구조물(211)은 반도체 칩(210)이 포함하는 개별 소자와 전기적으로 연결될 수 있다. 일부 실시예에서, 반도체 칩(210)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)를 포함할 수 있다.
프레임 기판(205)은 복수개의 배선층들(238)이 적층된 다층 인쇄 회로 기판일 수 있다. 복수개의 배선층들(238)은 서로 전기적으로 연결될 수 있다. 프레임 기판(205)은 프레임 바디(205bd)로 이루어질 수 있다. 프레임 바디(205bd)는 도 2 내지 도 5의 프레임 바디(101)에 해당할 수 있다.
프레임 기판(205)의 제1 면(205a, 하면) 및 제2 면(205b, 상면)의 근방에 각각 제1 연결 패드(207a) 및 제2 연결 패드(207b)가 배치될 수 있다. 프레임 기판(205) 내에는 제1 연결 패드(207a) 및 제2 연결 패드(207b)를 연결하는 배선층(238), 프레임 바디(205bd)를 관통하는 비아(240)를 포함하는 다층 배선 구조체가 형성될 수 있다.
제1 연결 패드(207a), 제2 연결 패드(207b) 및 배선층(238)은 금속층으로 이루어질 수 있다. 프레임 기판(205)은 프레임 바디(205bd)를 관통하는 관통홀(205H)을 가질 수 있다. 반도체 칩(210)은 프레임 기판(205)의 관통홀(205H) 내에 배치될 수 있다. 관통홀(205H)의 수평 단면적은 반도체 칩(210)의 수평 단면적보다 클 수 있다. 관통홀(205H)의 깊이, 즉 프레임 기판(205)의 두께는 반도체 칩(210)의 두께보다 크거나 같을 수 있다.
반도체 칩(210)은 프레임 기판(205)의 관통홀(205H)의 내측면과 이격되도록 관통홀(205H) 내에 배치될 수 있다. 이에 따라, 관통홀(205H) 내에서 반도체 칩(210)을 감싸면서 반도체 칩(210)의 제2 면(205b) 상에 봉지층(213)이 형성될 수 있다. 프레임 기판(205)의 제2 면(205b) 상에도 봉지층(213)이 형성될 수 있다. 제2 연결 패드(207b)는 봉지층(213)에 의해 덮여질 수 있다.
팬 아웃 반도체 패키지(200)는 봉지층(213)을 형성하는 제조 공정에서 가드링(212)으로 인하여 반도체 칩(210)의 활성면(제1 면, 210a) 상에 봉지층(213)이 형성되지 않아 패키지 불량을 줄일 수 있다. 반도체 칩(210)의 패드 구조물(211)과 프레임 기판(205)의 제1 연결 패드(207a)는 실질적으로 동일 레벨을 가질 수 있다. 반도체 칩(210)의 활성면(210a) 및 프레임 기판(205)의 제1 면(205a) 상에는 하부 재배선 구조체(201)가 배치될 수 있다. 하부 재배선 구조체(201)는 복수개의 층들로 이루어질 수 있다.
하부 재배선 구조체(201)는 하부 재배선층(201a) 및 하부 재배선 절연층(201b)을 포함할 수 있다. 하부 재배선층(201a)은 복수개의 재배선 패턴들이나 배선층들이 적층된 다층 구조일 수 있다. 하부 재배선 절연층(201b)은 복수개의 절연층들이 적층된 다층 구조일 수 있다. 하부 재배선층(201a)은 금속층, 예컨대 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 물질로 이루어질 수 있다.
하부 재배선 구조체(201) 상에는 제1 커버층(293, cover layer)이 형성될 수 있다. 제1 커버층(293)은 하부 재배선 구조체(201)를 보호하기 위하여 형성될 수 있다. 제1 커버층(293)은 하부 재배선층(201a)과 연결된 하부 재배선 패드부(294a)의 일부분을 노출시킬 수 있다. 제1 커버층(293)은 예를 들면, 필러가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 필러는 예를 들면, SiO2 필러일 수 있다. 제1 커버층(293)은 예를 들면, ABF(Ajinomoto Build-up Film)로 형성할 수 있다
제1 커버층(293)에 의하여 노출되는 하부 재배선 패드부(294a) 부분에 제1 외부 연결 패드(291a)가 형성될 수 있다. 제1 커버층(293) 형성에 따라 제1 외부 연결 패드(291a)를 미세하게 형성할 수 있다. 제1 커버층(293)은 재배선 패드부(294a) 및 제1 외부 연결 패드(291a)의 두께보다 두꺼울 수 있다.
제1 외부 연결 패드(291a)에는 외부 연결 단자(290)가 부착될 수 있다. 외부 연결 단자(290)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(290)는 팬 아웃 반도체 패키지(200)와 외부 장치 사이를 전기적으로 연결할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬 아웃 반도체 패키지(200-1)는 도 12의 팬 아웃 반도체 패키지(200)와 비교할 때 프레임 바디(205bd) 내에 배선층, 비아 및 연결 패드가 형성되지 않을 것을 제외하고는 동일할 수 있다. 도 13에서, 도 12와 동일한 참조번호는 간단히 설명하거나 생략한다.
팬 아웃 반도체 패키지(200-1)는 프레임 기판(205), 반도체 칩(210), 봉지층(213), 및 가드링(212)을 포함할 수 있다. 프레임 기판(205)을 구성하는 프레임 바디(205bd) 내에 배선층, 비아 및 연결 패드가 배치되지 않을 수 있다.
팬 아웃 반도체 패키지(200-1)는 관통홀(205H) 내에서 반도체 칩(210)을 감싸면서 반도체 칩(210)의 제2 면(205b) 상에 봉지층(213)이 형성될 수 있다. 프레임 기판(205)의 제2 면(205b) 상에도 봉지층(213)이 형성될 수 있다. 가드링(212)으로 인하여 반도체 칩(210)의 활성면(제1 면, 210a) 상에는 봉지층(213)이 형성되지 않을 수 있다.
팬 아웃 반도체 패키지(200-1)는 반도체 칩(210)의 활성면(210a) 및 프레임 기판(205)의 제1 면(205a) 상에는 하부 재배선 구조체(201)가 배치될 수 있다. 하부 재배선 구조체(201)는 하부 재배선층(201a) 및 하부 재배선 절연층(201b)을 포함할 수 있다. 하부 재배선 구조체(201)의 아래 부분에는 제1 커버층(293, cover layer)이 형성될 수 있다.
제1 커버층(293)에 의하여 노출되는 하부 재배선 패드부(294a) 부분에 제1 외부 연결 패드(291a)가 형성될 수 있다. 제1 외부 연결 패드(291a)에는 외부 연결 단자(290)가 부착될 수 있다. 외부 연결 단자(290)는 팬 아웃 반도체 패키지(200-1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬 아웃 반도체 패키지(200-2)는 도 12의 팬 아웃 반도체 패키지(200)와 비교할 때 프레임 기판(205) 및 반도체 칩(210) 상에 상부 재배선 구조체(203)가 더 형성되어 있고, 상부 재배선 구조체(203) 상에 상부 패키지(200T)가 적층된 적층 패키지인 것을 제외하고는 동일할 수 있다. 도 14에서, 도 12와 동일한 참조 번호는 간단히 설명하거나 생략한다.
팬 아웃 반도체 패키지(200-2)는 하부 패키지(200B) 및 상부 패키지(200T)를 포함하는 적층 패키지일 수 있다. 하부 패키지(200B)는 하부 반도체 칩(210)의 외부로 하부 재배선 구조체(201) 및 상부 재배선 구조체(203)가 형성되어 있을 수 있다.
프레임 기판(205) 및 하부 반도체 칩(210) 상에 위치하는 봉지층(213) 상에 상부 재배선 구조체(203)가 위치할 수 있다. 상부 재배선 구조체(203)는 복수개의 층들로 이루어질 수 있다. 상부 재배선 구조체(203)는 상부 재배선층(203a)과 상부 재배선 절연층(203b)을 포함할 수 있다. 상부 재배선층(203a)은 수평적으로 서로 연결된 배선 패턴일 수 있다. 상부 재배선층(203a)은 봉지층(213)을 관통하여 제2 연결 패드(207b)와 연결될 수 있다.
상부 재배선 구조체(203)의 상부 재배선 패드부(294b) 상에는 패키지 연결 단자(292)가 바로 연결될 수 있다. 상부 재배선 패드부(294b)는 상부 재배선층(203a)의 일부분에 형성될 수 있다. 패키지 연결 단자(292)는 예를 들면, 솔더볼 또는 범프일 수 있다. 패키지 연결 단자(292)는 하부 패키지(200B)와 상부 패키지(200T) 사이를 전기적으로 연결할 수 있다. 상부 패키지(200T)는 패키지 연결 단자(292)를 사이에 두고, 하부 패키지(200B) 상에 부착될 수 있다.
상부 패키지(200T)는 패키지 기판(251) 상에 부착된 상부 반도체 칩(231)을 포함할 수 있다. 상부 패키지 기판(251)과 상부 반도체 칩(231)은 본딩 와이어나 범프를 통하여 전기적으로 연결될 수 있다. 도 14에서는, 상부 반도체 칩(231)은 범프(미도시)를 이용하여 상부 패키지 기판(251)과 연결될 수 있다.
상부 반도체 칩(231)은 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
상부 반도체 칩(231)은 하나의 반도체 칩일 수 있으나, 이에 한정되지 않는다. 예를 들면, 상부 반도체 칩(231)은 복수의 메모리 반도체 칩들일 수 있다. 일부 실시예에서, 상부 패키지(200T)는 상부 반도체 칩(231)을 제어하기 위한 컨트롤러 칩을 더 포함할 수 있다.
상부 패키지(200T)는 상부 반도체 칩(231)의 적어도 일부를 감싸는 상부 봉지층(255)을 포함할 수 있다. 상부 봉지층(255)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다. 상부 봉지층(255)은 상부 반도체 칩(231)의 비활성면(상부 반도체 칩(231)의 상면)을 덮는 것으로 도시되었으나, 이에 한정되지 않는다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 팬 아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬 아웃 반도체 패키지(200-3)는 도 14의 팬 아웃 반도체 패키지(200-2)와 비교할 때, 하부 반도체 칩(210)의 비활성면(210b) 상에 봉지층이 형성되어 있지 않고, 상부 재배선 구조체(203) 상에 복수개의 상부 반도체 칩들(231)을 포함하는 상부 패키지(200T')가 적층된 적층 패키지인 것을 제외하고는 동일할 수 있다. 도 15에서, 도 14와 동일한 참조 번호는 간단히 설명하거나 생략한다.
팬 아웃 반도체 패키지(200-3)는 하부 패키지(200B') 및 상부 패키지(200T')를 포함하는 적층 패키지일 수 있다. 하부 패키지(200B')는 프레임 기판(205) 내에 매립된 하부 반도체 칩(210)을 포함할 수 있다. 하부 반도체 칩(210)은 활성면(210a) 상에 배치되는 패드 구조물(211)을 포함할 수 있다. 프레임 기판(205) 내에는 프레임 바디(205bd)를 관통하는 비아(240)가 형성될 수 있다. 하부 반도체 칩(210)의 활성면(210a) 및 프레임 기판(205)의 제1 면(205a) 상에는 하부 재배선 구조체(201)가 배치될 수 있다. 하부 재배선 구조체(201)는 하부 재배선층(201a) 및 하부 재배선 절연층(201b)을 포함할 수 있다.
하부 재배선 구조체(201)의 아래 부분에는 제1 커버층이 형성되지 않고 바로 제1 외부 연결 패드(291a)가 형성될 수 있다. 제1 외부 연결 패드(291a)는 하부 재배선층(201a)과 연결될 수 있다. 제1 외부 연결 패드(291a)에는 외부 연결 단자(290)가 부착될 수 있다.
프레임 기판(205) 및 하부 반도체 칩(210) 상에 상부 재배선 구조체(203)가 위치할 수 있다. 상부 재배선 구조체(203)는 상부 재배선층(203a)과 상부 재배선 절연층(203b)을 포함한다. 상부 재배선 구조체(203) 상에는 제2 커버층(190) 및 제2 외부 연결 패드(291b)가 형성될 수 있다. 제2 외부 연결 패드(291b)는 상부 재배선층(203a)과 전기적으로 연결될 수 있다. 제2 커버층(190)을 형성할 경우, 보다 정밀하게 제2 외부 연결 패드(291b)를 형성할 수 있다.
제2 커버층(190)은 상부 재배선 절연층(203b)과 동일한 물질로 형성할 수 있다. 예컨대, 제2 커버층(190)은 투명한 유기층일 수 있다. 제2 커버층(190)은 PID(Photo Imageable dielectric)층일 수 있다.
제2 외부 연결 패드(291b) 상에는 패키지 연결 단자(292b)가 형성될 수 있다. 패키지 연결 단자(292) 상에는 상부 패키지(200T')가 탑재될 수 있다. 상부 패키지(200T')는 패키지 연결 단자(292)를 사이에 두고, 하부 패키지(200B') 상에 부착될 수 있다. 상부 패키지(200T)는 상부 패키지 기판(251) 상에 부착된 상부 반도체 칩(231)을 포함할 수 있다.
상부 반도체 칩(231)은 제1 상부 반도체 칩(231a) 및 제2 상부 반도체 칩 (231b)을 포함할 수 있다. 제1 상부 반도체 칩(231a) 및 제2 상부 반도체 칩(231b)은 본딩 와이어(233)에 의해 상부 패키지 기판(215)과 연결될 수 있다. 상부 반도체 칩(231)은 메모리 칩이나 컨트롤러 칩을 포함할 수 있다. 상부 패키지(200T')는 상부 반도체 칩(231)의 적어도 일부를 감싸는 상부 봉지층(255)을 포함할 수 있다.
도 16 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 팬 아웃 반도체 패키지의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
구체적으로, 도 16 내지 도 19는 도 5의 반도체 패키지(200-3)의 제조 방법을 설명하기 위하여 제공된 것이다. 도 16을 참조하면, 하부 반도체 칩(210)이 수납될 관통홀(205H)을 갖는 프레임 기판(205)이 제공될 수 있다. 관통홀(205H) 내에 하부 반도체 칩(210)이 배치할 수 있다. 하부 반도체 칩(210)은 활성면(210a)과 활성면(210a)에 반대되는 비활성면(210b)을 가질 수 있다. 활성면(210a)에는 패드 구조물(211) 및 가드링(212)이 형성될 수 있다.
프레임 기판(205)의 일면에는 하부 반도체 칩(210)을 고정하기 위한 테이프 기판(295)이 제공될 수 있다. 테이프 기판(295)는 필름 형태이거나 지지 플레이트 형태일 수 있다. 일부 실시예에서, 테이프 기판(295)은 폴리이미드를 포함할 수 있다. 프레임 기판(205)은 프레임 바디(205bd)로 구성될 수 있다. 프레임 바디(205bd) 내에는 비아(240)가 배치될 수 있다.
계속하여, 관통홀(205H) 내부 및 하부 반도체 칩(210)의 양측면에 봉지층(213)을 형성한다. 봉지층(213)을 형성할 때 가드링(212)으로 인하여 하부 반도체 칩(210)의 활성면(210a) 상에는 봉지층(213)이 형성되지 않아 패키지 불량을 방지할 수 있다.
도 17을 참조하면, 테이프 기판(295)을 제거한 후, 노출된 프레임 기판(205)의 제1 면(205a) 및 하부 반도체 칩(210))의 표면에 대하여 하부 재배선 구조체(201)를 형성한다. 여기서는 하부 재배선 구조체(201)를 먼저 형성하는 것으로 예시하였지만, 추후 설명될 상부 재배선 구조체(203)가 먼저 형성될 수도 있다.
하부 재배선 구조체(201)를 형성하기 위하여 하부 재배선 절연층(201b)을 형성할 수 있다. 이어서, 재배선 절연층(201b)을 몰드 역할을 할 수 있도록 패터닝한다. 계속하여, 패터닝된 재배선 절연층(201b) 내에 씨드 금속층을 형성하고, 전해 도금, 무전해 도금, 또는 침지 도금(immersion plating)과 같은 도금 방법을 통해 하부 재배선층(201a)을 형성할 수 있다.
이와 같은 과정은 1회 수행될 수도 있고, 필요에 따라 복수회 수행될 수도 있다. 이와 같이 하부 재배선 구조체(201)를 형성하는 방법은 통상의 기술자에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다. 하부 재배선 구조체(201)의 하면에는 하부 재배선층(201a)과 전기적으로 연결되는 제1 외부 연결 패드(291a)를 형성한다.
도 18을 참조하면, 프레임 기판(205)의 반대면인 제2 면(205b)에 대해서도 도 17에서와 동일한 방법으로 상부 재배선 구조체(203)를 형성할 수 있다. 상부 재배선 구조체(203)는 상부 재배선층(203a)과 상부 재배선 절연층(203b)을 포함한다. 상부 재배선 구조체(203)의 형성 방법은 도 17에 설명하였으므로 여기서는 중복되는 설명을 생략한다.
상부 재배선 구조체(203) 상에 제2 커버층(190)을 형성한다. 제2 커버층(190)은 투명한 유기층일 수 있다. 제2 커버층(190)은 PID(Photo Imageable dielectric)층일 수 있다. 제2 커버층(190)을 패터닝하여 상부 재배선층(203a)을 노출하는 복수개의 콘택홀들을 형성한 후, 콘택홀들 내에 제2 외부 연결 패드(291b)를 형성하여 하부 패키지(200B)를 완성한다. 제2 외부 연결 패드(291b)는 상부 재배선층(203a)과 전기적으로 연결되는 부분에 형성될 수 있다.
도 19를 참조하면, 하부 패키지(200B') 위에 상부 패키지(200T')를 제공한다. 상부 패키지(200T)는 상부 반도체 칩(231)이 본딩 와이어(233)에 의하여 상부 패키지 기판(251) 상에 실장된 것으로서, 도 5의 상부 패키지(200T')와 실질적으로 동일하기 때문에 여기서는 상세한 설명을 생략한다. 이어서, 도 19에 도시한 바와 같이 하부 패키지(200B') 위에 상부 패키지(200T')를 탑재하여 팬 아웃 반도체 패키지(200-3)를 완성한다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 팬 아웃 반도체 패키지의 구성을 나타낸 블록도이다.
구체적으로, 반도체 패키지(1000)는 본 발명의 팬 아웃 반도체 패키지(200-2, 200-3)에 해당할 수 있다. 반도체 패키지(1000)는 컨트롤러 칩(1020), 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)를 포함할 수 있다. 반도체 패키지(1000)는 컨트롤러 칩(1020), 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)에 각각 동작 전압의 전류를 공급하는 전원 관리 장치(power management integrated circuit, PMIC, 또는 전원 관리 칩, 1022)를 더 포함할 수 있다. 각 구성 요소들에 인가되는 각 동작 전압은 동일하게 또는 서로 다르게 설계될 수 있다.
컨트롤러 칩(1020) 및 전원 관리 칩(1022)을 포함하는 하부 패키지(1030)는 앞서 설명한 본 발명의 하부 패키지(200B, 200B') 일 수 있다. 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)를 포함하는 상부 패키지(1040)는 앞서 설명한 본 발명의 상부 패키지(200T, 200T')일 수 있다.
반도체 패키지(1000)는 개인용 컴퓨터(personal computor, PC) 또는 모바일 장치 내에 포함되도록 구현될 수 있다. 모바일 장치는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라(digital video camera), PMP (portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
컨트롤러 칩(1020)은 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043) 각각의 동작을 제어할 수 있다. 예컨대, 컨트롤러 칩(1020)은 집적 회로 (IC), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 모바일 AP, 칩셋(chip set), 또는 칩들의 집합으로 구현될 수 있다. 예컨대, 컨트롤러(20)는 중앙 처리 유닛(central processing unit, CPU), 그래픽 처리 유닛 (graphics processing unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다. 일부 실시예들에 있어서, 컨트롤러 칩(1020)은 모뎀의 기능과 AP의 기능을 수행할 수 있다.
메모리 컨트롤러(1043)는 컨트롤러 칩(1020)의 제어에 따라, 제2 메모리 칩(1045)을 제어할 수 있다. 제1 메모리 칩(1041)은 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM (static RAM)으로 구현될 수 있으나 이에 한정되는 것은 아니다. 제2 메모리 칩(1045)은 스토리지 메모리 장치로 구현될 수 있다. 스토리지 메모리 장치는 불휘발성 메모리 장치로 구현될 수 있다.
스토리지 메모리 장치는 플래시-기반 메모리 장치로 구현될 수 있으나 이에 한정되는 것은 아니다. 제2 메모리 칩(1045)은 NAND-타입 플래시 메모리 장치로 구현될 수 있다. NAND-타입 플래시 메모리 장치는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이는 복수의 메모리 셀들을 포함할 수 있고, 상기 복수의 메모리 셀들 각각은 1-비트의 정보 또는 2-비트 이상의 정보를 저장할 수 있다.
제2 메모리 칩(1045)이 플래시-기반 메모리 장치로 구현될 때, 메모리 컨트롤러(1043)는 멀티미디어 카드 인터페이스(multimedia card(MMC)) 인터페이스, 임베디드 MMC(embedded MMC(eMMC)) 인터페이스, 또는 유니버셜 플래시 스토리지 (universal flash storage(UFS)) 인터페이스를 사용(또는 지원)할 수 있으나 이에 한정되는 것은 아니다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 팬 아웃 반도체 패키지의 구성을 개략적으로 나타낸 블록도이다.
구체적으로, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)를 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
반도체 패키지(1100)는 앞서 본 발명에서 예시한 반도체 패키지(200-2, 200-3)일 수 있다. 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)은 앞서 예시한 하부 패키지(200B, 200B')일 수 있다. 메모리(1120)는 앞서 예시한 상부 패키지(200T, 200T')일 수 있다. 인터페이스(1130) 및 기능 블록들(1150)은 앞서 예시한 하부 패키지(200B, 200B')의 일부분에 해당될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 팬 아웃 반도체 패키지, 118: 반도체 칩, 101H: 관통홀, 103: 배선층, 105: 비아, 106: 프레임 기판, 109: 칩 패드, 113: 캡층, 114: 패드 구조물, 1115: 패시베이션층, 117: 가드링, 119: 봉지층

Claims (10)

  1. 내부에 관통홀을 가지는 프레임 기판;
    상기 관통홀에 배치된 반도체 칩을 포함하고, 상기 반도체 칩은 칩 바디, 상기 칩 바디의 상면에 형성된 칩 패드 및 상기 칩 패드를 둘러싸면서 상기 칩 바디상에 형성된 패시베이션층을 포함하고;
    상기 관통홀 내의 상기 반도체 칩의 양측면에 형성된 봉지층; 및
    상기 칩 바디의 에지 부분 상부의 상기 패시베이션층 상에 형성된 가드링을 포함하여 이루어지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  2. 제1항에 있어서, 상기 가드링은 평면적 관점에서 상기 칩 바디의 에지 부분을 둘러싸는 연속층이고, 상기 가드링은 상기 봉지층의 일면과 접하는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  3. 제1항에 있어서, 상기 프레임 기판 및 반도체 칩의 일면에는 평면적으로 상기 칩 패드와 전기적으로 연결되는 재배선 구조체가 형성되어 있는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  4. 내부에 관통홀을 가지는 프레임 기판;
    상기 관통홀에 배치된 반도체 칩을 포함하고, 상기 반도체 칩은 칩 바디, 상기 칩 바디의 상면에 형성된 적어도 하나의 칩 패드, 상기 칩 패드 상에 형성된 캡층, 및 상기 칩 패드와 캡층의 일부를 둘러싸게 상기 칩 바디 상에 형성된 패시베이션층을 포함하고;
    상기 관통홀 내의 상기 반도체 칩의 양측면에 형성된 봉지층; 및
    상기 칩 바디의 에지 부분 상부의 상기 패시베이션층 상에 형성되고 상기 봉지층의 상면과 동일 레벨의 상면을 갖는 가드링을 포함하여 이루어지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  5. 제4항에 있어서, 상기 가드링의 상면은 상기 캡층의 상면과 동일 레벨에 위치하고, 상기 패시베이션층의 상면은 상기 봉지층의 상면보다 낮은 레벨에 위치하고, 상기 가드링은 상기 봉지층의 일면과 접하는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  6. 제4항에 있어서, 상기 프레임 기판 및 반도체 칩의 일면에는 평면적으로 상기 칩 패드와 전기적으로 연결되는 재배선 구조체 및 재배선 패드가 형성되어 있고, 상기 재배선 구조체 상에는 상기 재배선 패드와 전기적으로 연결되는 패키지가 더 배치되어 있는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  7. 제4항에 있어서, 상기 칩 바디의 상면의 에지 부분에는 상기 크랙 방지용 링이 더 형성되어 있는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  8. 내부에 관통홀을 가지는 프레임 기판;
    상기 관통홀에 배치된 반도체 칩을 포함하고, 상기 반도체 칩은 칩 바디, 상기 칩 바디의 상면에 형성된 적어도 하나의 칩 패드, 상기 칩 패드 상에 형성된 캡층, 및 상기 캡층을 노출하게 상기 칩 바디상에 형성된 패시베이션층을 포함하고;
    상기 관통홀 내의 상기 반도체 칩의 양측면에 형성된 봉지층; 및
    상기 칩 바디의 에지 부분 상부의 상기 패시베이션층 상에 형성되고 상기 봉지층의 상면보다 높은 레벨의 상면을 갖는 가드링을 포함하여 이루어지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  9. 제8항에 있어서, 상기 캡층의 상면과 상기 가드링의 상면은 동일 레벨을 갖고, 상기 봉지층의 상면은 상기 패시베이션층의 상면과 동일 레벨을 갖고, 상기 칩 바디의 하면은 상기 프레임 기판의 하면과 동일 레벨을 갖는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  10. 제8항에 있어서, 상기 가드링은 평면적 관점에서 하나의 몸체로 구성된 댐 구조물인 것을 특징으로 하는 팬 아웃 반도체 패키지.
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