TWI636532B - 扇出型半導體封裝 - Google Patents

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TWI636532B
TWI636532B TW106107464A TW106107464A TWI636532B TW I636532 B TWI636532 B TW I636532B TW 106107464 A TW106107464 A TW 106107464A TW 106107464 A TW106107464 A TW 106107464A TW I636532 B TWI636532 B TW I636532B
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Doo Hwan Lee
李斗煥
Ju Hyeon Kim
金柱賢
Dae Kyu Ahn
安大圭
Sung Won Jeong
鄭丞洹
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Samsung Electronics Co., Ltd.
南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝包括：一第一連接構件，具有一 貫穿孔；一半導體晶片，位於貫穿孔中，具有一主動表面與及位於一相對側上的一被動表面，主動表面具有一連接墊。一密封體密封第一連接構件的至少一部分及半導體晶片的至少一部分。一第二連接構件位於第一連接構件及半導體晶片上。第一連接構件及第二連接構件分別包括電性連接至半導體晶片的連接墊的一重佈線層。第二連接構件與密封體之間的介面位於和第二連接構件與第一連接構件的重佈線層之間的介面的水平高度或第二連接構件與半導體晶片的連接墊之間的介面的水平高度不同的水平高度上。

Description

扇出型半導體封裝 [相關申請案的交叉參考]
本申請案主張於2016年6月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0077630號的優先權，所述韓國專利申請案全文併入本案供參考。
本發明是有關於一種半導體封裝，例如扇出型半導體封裝，其中連接端子可在配置有半導體晶片的區域的外側延伸。
與半導體晶片相關的技術發展的近期主要趨勢是組件的尺寸顯著減小。在半導體封裝領域中，隨著對小型半導體晶片等的需求增加，因此已要求封裝具有小的尺寸且實現多個引腳。
為滿足此種要求，所提出的一種封裝技術是扇出型封裝。扇出型封裝容許在配置有半導體晶片的區域的外側對連接端子進行重佈線，因而具有小的尺寸且使得能夠實現多個引腳。
在製造扇出型封裝的製程中，由於密封半導體晶片的密封體朝半導體晶片的連接墊滲漏等而頻繁地出現缺陷。另外，當連接到半導體晶片的連接墊的第二連接構件的通孔的尺寸不足夠時，通孔的可靠性可能會降低。
本發明的態樣提供一種扇出型半導體封裝以藉由密封體來解決滲漏缺陷且提高通孔可靠性。
根據本發明的態樣，一第二連接構件與一密封體之間的一介面位於和第二連接構件與一第一連接構件的一重佈線層之間的一介面的一水平高度及第二連接構件與一半導體晶片的一連接墊之間的一介面的一水平高度不同的水平高度上。
根據本發明的態樣，一種扇出型半導體封裝包括：一第一連接構件，具有一貫穿孔。一半導體晶片位於第一連接構件的貫穿孔中，且具有一主動表面及位於半導體晶片的一相對側上的一被動表面，主動表面具有一連接墊。一密封體密封第一連接構件的至少一部分及半導體晶片的至少一部分。一第二連接構件位於第一連接構件及半導體晶片上。第一連接構件及第二連接構件分別包括一重佈線層，電性連接至半導體晶片的連接墊。第二連接構件與密封體之間的一介面位於和第二連接構件與第一連接構件的重佈線層之間的一介面的一水平高度或第二連接構件與半導體晶片的連接墊之間的一介面的一水平高度不同的水平高度上。
根據本發明的態樣，第一連接構件的重佈線層的一下表面具有相對於密封體的一下表面的一台階高度。
根據本發明的態樣，半導體晶片的連接墊的一下表面具有相對於密封體的一下表面的一台階高度。
100‧‧‧半導體封裝
100A、2100‧‧‧扇出型半導體封裝
110、210‧‧‧第一連接構件
110H、210H‧‧‧貫穿孔
111a、111b、141a、141b、141c、211、2141、2241‧‧‧絕緣層
112a、112b、112c、142a、142b、142c、212a、212b、2142、2242‧‧‧重佈線層
113a、113b、143a、143b、143c、213、2143、2243‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧主體
122、2122、2222‧‧‧連接墊
123、2223‧‧‧保護膜
130、2130‧‧‧密封體
131、151、2251‧‧‧開口
140‧‧‧第二連接構件
150、2150、2250‧‧‧保護層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
213H‧‧‧孔
301‧‧‧載體膜
302、303、306‧‧‧金屬膜
304‧‧‧乾膜
305‧‧‧黏合膜
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧組件
2140‧‧‧連接構件
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2240‧‧‧連接構件
2243h‧‧‧開孔
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
h1‧‧‧台階高度
h2‧‧‧台階高度
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中：圖1是說明一電子裝置系統的一實例的方塊示意圖。
圖2是說明一電子裝置的一實例的立體示意圖。
圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖面示意圖。
圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意圖。
圖5是說明一扇入型半導體封裝配置於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖7是說明一扇出型半導體封裝的剖面示意圖。
圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。
圖10是沿圖9所示的扇出型半導體封裝的線I-I’截取的平面示意圖。
圖11A至圖11D是說明製造圖9所示扇出型半導體封裝的示例性製程的示意圖。
圖12是說明一扇出型半導體封裝的另一實例的剖面示意圖。
圖13是沿圖12所示扇出型半導體封裝的線II-II'截取的平面 示意圖。
圖14A至圖14D是說明製造圖12所示扇出型半導體封裝的示例性製程的示意圖。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在所述附圖中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
在說明中一組件與另一組件的「連接(connection)」的含義包括藉由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接(electrically connected)」可包括實體連接或可不包括實體連接。應理解，當以「第一(first)」及「第二(second)」來指代元件時，該元件並非由此受到限制。使用「第一」及「第二」可能僅用於將該元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元 件。相似地，第二元件亦可被稱作第一元件。
在本文中，上部部分、下部部分、上側、下側、上表面、下表面等是在附圖中在其說明的上下文中進行設計。舉例而言，第一連接構件配置於較重佈線層高的水平高度上。然而，本申請專利範圍並非僅限於此。垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。垂直橫截面指代沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖面示意圖。水平橫截面指代沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面示意圖。
本文所用的用語是對示例性實施例進行闡述而未必限制本發明。除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1是說明一電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000可容置主板1010。主板1010可包括實體地連接至及/或電性地連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如 中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比數位轉換器(analog-digital converter，ADC)、應用專用積體電路(application-specific IC，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。晶片相關組件1020可彼此組合。
網路相關組件1030可包括以下協定的組件：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取(high speed packet access+，HSPA+)、高速下行封包存取(high speed downlink packet access+，HSDPA+)、高速上行封包存取(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多 重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G、4G、及5G以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括用於多種其他無線標準或協定或者有線標準或協定的組件。網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic condenser，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動式(passive)組件等。其他組件1040可與上述晶片相關組件1020及/或網路相關組件1030一起彼此組合。
端視電子裝置1000的一種類型，電子裝置1000可包括可實體地連接至及/或電性地連接至主板1010或可不實體地連接至及/或不電性地連接至主板1010的其他組件。所述其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大 容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)(圖中未示出)等。然而，所述其他組件並非僅限於此，而是亦可端視電子裝置1000等的一種類型包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。 然而，電子裝置1000並非僅限於此，而是可為能夠處理資料的任何其他電子裝置。
圖2是說明一電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101內，且各種組件1120可實體地連接至及/或電性地連接至主板1110。其他組件，例如照相機1130，可實體地連接至及/或電性地連接至主板1110或可不實體地連接至及/或不電性地連接至主板1110，且可容置於主體1101內。組件1120中的某些組件可為晶片相關組件，且半導體封裝100可為例如應用處理器，但並非僅限於此。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。
半導體封裝
一般而言，可將諸多精細的電路整合至單個半導體晶片中。然而，半導體晶片本身無法用作成品的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片無法單獨使用，而是在封裝狀態下封裝且使用於電子裝置中。
由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差(a difference in circuit widths)，因此需要進行半導體封裝。半導體晶片的連接墊的尺寸及半導體晶片的連接墊的間隔是非常精細的，但在電子裝置中使用的主板的組件配置墊的尺寸及所使用的主板的各組件配置墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及連接墊的間隔。因此，可能難以將半導體晶片直接配置於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的，利用封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝及扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖面示意圖。
圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：主體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁(Al)等導電材料；以及例如氧化物膜、氮化物膜等保護膜2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少一部分。由於連接墊2222顯著小，因此可能難以將積體電路(IC)配置於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板上等。
因此，可端視半導體晶片2220的尺寸而在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222打開的開孔2243h；且接著形成配線圖案2242及通孔2243。可形成保護連接構件2240的保護層2250、可形成開口2251、及可形成凸塊下金屬層2260等。因此可製造出包括例如半導體晶片2220、連接構件2240、保護層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
扇入型半導體封裝可具有封裝形式，其中半導體晶片的所有連接墊，例如輸入/輸出(input/output，I/O)端子等，均配置於元件的內部，可具有極佳的電性特性且可能夠以低成本進行生產。因此，已以扇入型半導體封裝形式製造出配置於智慧型電話中的諸多元件，且已開發出配置於智慧型電話中的諸多元件以在 具有緊湊尺寸的同時實現快速的訊號傳送。
由於所有的輸入/輸出端子均需要配置於扇入型半導體封裝中的半導體晶片的內部，所以扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。由於上述缺點，扇入型半導體封裝無法直接配置於電子裝置的主板上。即使當在重佈線製程中增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔時，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接配置於電子裝置的主板上。
圖5是說明一扇入型半導體封裝配置於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在電子裝置被配置於中介基板2301上的情況下最終配置於所述電子裝置的主板2500上。可將焊料球2270等固定至底部填充樹脂2280等，且半導體晶片2220的外側可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可內埋於單獨的中介基板2302中，其中半導體晶片2220的連接墊2222在扇入型半導體封裝內 埋於中介基板中的情況下藉由中介基板2302進行重佈線，且扇入型半導體封裝最終配置於電子裝置的主板2500上。
可能難以在電子裝置的主板上直接配置並使用扇入型半導體封裝。因此，如上所述的扇入型半導體封裝可配置於單獨的中介基板上且接著藉由封裝製程配置於電子裝置的主板上，或者可藉由內埋於中介基板中而在電子裝置的主板上配置及使用。
扇出型半導體封裝
圖7是說明一扇出型半導體封裝的剖面示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可被密封體2130保護。半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重佈線。在連接構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護膜(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2241、形成於絕緣層2241上的重佈線層2142、及將連接墊2122、重佈線層2142等電性連接至彼此的通孔2143。
如上所述，扇出型半導體封裝可具有輸入/輸出端子藉由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片的內部。因 此，元件的尺寸減小，且需要減小球的尺寸及間距，因而使得標準化球佈局可能不適用於扇入型半導體封裝。扇出型半導體封裝具有輸入/輸出端子藉由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。因此，即使當半導體晶片的尺寸減小時，實際上仍可在扇出型半導體封裝中使用標準化球佈局，以使得扇出型半導體封裝可在不使用單獨的中介基板的條件下配置於電子裝置的主板上，如以下所闡述。
圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的一情形的剖面示意圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等配置於電子裝置的主板2500上。扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸範圍以外的扇出區，以使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下配置於電子裝置的主板2500上。
由於扇出型半導體封裝可在無需單獨的中介基板的條件下配置於電子裝置的主板上，因此扇出型半導體封裝可被實現為具有比使用中介基板的扇入型半導體封裝的厚度較小的厚度。因此，半導體封裝可被微型化及薄化，且可具有極佳的熱特性及電性特性，以使得半導體封裝尤其適合用於行動產品。半導體封裝可較使用印刷電路板(PCB)的通用堆疊封裝(package on package，POP)型半導體封裝更為緊湊，且可解決因出現翹曲現象而引起的問題。
扇出型半導體封裝指如上所述將半導體晶片配置於電子裝置等的主板上且保護半導體晶片不受外部衝擊的封裝技術。扇出型半導體封裝在概念上不同於具有與扇入型半導體封裝的規模、目的等不同的規模、目的等的印刷電路板(PCB)，例如中介基板等，且印刷電路板中內埋有扇入型半導體封裝。
在下文中，將參照圖式闡述其中藉由密封體而使得滲漏缺陷能夠得以改善且通孔穩定性能夠得以提高的扇出型半導體封裝。
圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。
圖10是沿圖9所示的扇出型半導體封裝的線I-I'截取的平面示意圖。
參照圖式，根據本發明中的示例性實施例的扇出型半導體封裝100A可包括第一連接構件110，第一連接構件110具有貫穿孔110H及形成於下側中的重佈線層112a。半導體晶片120配置於第一連接構件110的貫穿孔110H中，其中在下側中形成有連接墊122。第二連接構件140配置於第一連接構件110及半導體晶片120下方，且連接至第一連接構件110的重佈線層112a及半導體晶片120的連接墊122。密封體130密封第一連接構件110的至少一部分及半導體晶片120的至少一部分，且與第二連接構件140的一表面接觸。密封體130與第二連接構件140的一表面接觸的 一表面可與第一連接構件110的重佈線層112a的一表面及半導體晶片120的連接墊122的一表面具有相應的台階高度h1及台階高度h2。換言之，第二連接構件140與密封體130之間的介面可位於和第二連接構件140與重佈線層112a之間的介面的水平高度及/或第二連接構件140與連接墊122之間的介面的水平高度不同的水平高度上。
由於密封體130與第二連接構件140的一表面接觸的一表面與重佈線層112a的一表面及/或連接墊122的一表面具有相應的台階高度h1及台階高度h2，因此當形成密封體130時，可防止用於形成密封體130的樹脂朝第一連接構件110的重佈線層112a及半導體晶片120的連接墊122滲漏。為使重佈線層112a及連接墊122能夠向內凹陷，第一連接構件110的絕緣層111a及半導體晶片120的保護膜123可充當障壁來防止用於形成密封體130的樹脂在樹脂硬化之前滲漏。
密封體130與第二連接構件140的一表面接觸的一表面具有台階高度h1及台階高度h2，以允許第二連接構件140的相對較大的通孔143a連接至重佈線層112a及連接墊122。在第二連接構件140連接至重佈線112及連接墊122的通孔143a中，可能會由於各種原因所產生的應力而出現裂紋、分層等。當因通孔143a相對大而充分地確保通孔143a的體積時，上述問題可顯著減少，從而進一步提高可靠性。
在下文中，將更詳細地闡述根據本發明中的示例性實施 例的包括在扇出型半導體封裝100A中的每個配置。
由於第一連接構件110用於支撐扇出型半導體封裝100A，因此可易於維持剛度且可易於保證密封體130的厚度的均勻性。由於設置佈線區域以形成重佈線層112a、重佈線層112b、及重佈線層112c，因此可減少第二連接構件140的層的數目，從而可解決在形成第二連接構件140時出現的缺陷問題。第一連接構件110可具有貫穿孔110H，且可被配置成在貫穿孔110H內與第一連接構件110間隔開預定距離。換言之，半導體晶片120的側面的附近區域被第一連接構件110環繞。然而，示例性實施例並非僅限於此，且可以各種方式修改成其他形式。
第一連接構件110可包括多個絕緣層111a及絕緣層111b以及重佈線層112a、重佈線層112c及重佈線層112b，重佈線層112a內埋於絕緣層111a及絕緣層111b中以將一表面暴露至下側，重佈線層112c被配置成容許一表面突出至上側，且重佈線層112b配置於第一連接構件110內。第一連接構件可包括通孔113a及通孔113b，通孔113a穿過絕緣層111a的一部分以將重佈線層112a與重佈線層112b連接至彼此，通孔113b穿過絕緣層111b的一部分以將重佈線層112b與重佈線層112c連接至彼此。
在所述圖式中，第一連接構件110被示出為設置成兩個絕緣層111a及絕緣層111b以及通孔113a及通孔113b，但第一連接構件110中的絕緣層及通孔的數目可多於兩個。可同樣地增加配置於第一連接構件中的重佈線層的數目。
絕緣層111a及絕緣層111b的材料並不受特別限制，只要材料能夠支撐封裝即可。舉例而言，絕緣層111a及絕緣層111b的材料可使用絕緣材料，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或其中浸漬有例如玻璃纖維及/或無機填料等加強材料的樹脂，例如預浸體、ABF膜(Ajinomoto build-up film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。若需要，則可使用感光成像介電樹脂作為絕緣材料。
重佈線層112a、重佈線層112b、及重佈線層112c充當重佈線圖案，且重佈線層112a、重佈線層112b、及重佈線層112c的形成材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、其合金等導電材料。重佈線層112a、重佈線層112b、及重佈線層112c可端視對應層的設計而執行各種功能。舉例而言，重佈線層可充當接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。重佈線層可包括通孔墊、連接端子墊等。
在最上重佈線層(即，在本發明示例性實施例中，重佈線層112a、重佈線層112b、及重佈線層112c中的重佈線層112c)的經由密封體130中的開口131暴露出的一部分上可視需要進一步形成表面處理層(圖中未示出)。表面處理層(圖中未示出)可 藉由例如電解鍍金、無電鍍金、有機可焊性保護(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍敷、熱空氣焊料均塗(hot air solder leveling，HASL)等形成。
在連接至第二連接構件140的最下重佈線層(即，在本發明示例性實施例中，重佈線層112a、重佈線層112b、及重佈線層112c中的重佈線層112a)中，連接至第二連接構件140的一表面以密封體130與第二連接構件140的一表面接觸的一表面為基準而向第一連接構件110之上凹陷，以具有台階高度h1。因此，如上所述，當形成密封體130時，會防止用於形成密封體130的樹脂朝第一連接構件110的重佈線層112a滲漏。台階高度h1可為0.5微米至4.0微米，較佳地為1.0微米至4.0微米，且更佳地為2.0微米至4.0微米。當如上所述提供深度時，滲漏防止效果極佳，且能夠確保第二連接構件140的連接至重佈線層112a的通孔143a的具有足夠的體積。
通孔113a及通孔113b容許在不同層中形成的重佈線層112a、重佈線層112b、及重佈線層112c電性連接至彼此。因此，在第一連接構件110內形成電性路徑。通孔113a及通孔113b的形成材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、其合金等導電材料。通孔113a及通孔113b可被完全填充以導電材料，抑或與在所述圖式中不同，導電材料可沿開孔的壁形成。除錐形形狀外，可應用任何形狀，包 括柱形形狀等。
半導體晶片120可為其中將數百個至數百萬個元件或更多元件整合於單個晶片內的積體電路(IC)。舉例而言，積體電路可為應用處理器晶片，例如，中央處理器(例如，中央處理單元)、圖形處理器(例如，圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。
當半導體晶片120為積體電路時，半導體晶片可包括主體121，連接墊122可形成於主體121的表面上，且保護膜123可形成於主體121的表面上並覆蓋連接墊122的一部分。主體121可基於例如主動晶圓而形成。在此種情形中，基材(base material)可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等形成。連接墊122可被設置成容許半導體晶片120電性連接至其他組件，且作為連接墊122的形成材料，可使用導電材料而無限制。連接墊122可藉由第二連接構件140、第一連接構件110等進行重佈線。在半導體晶片120中，具有連接墊122的表面為主動表面，而相對的表面為被動表面。保護膜123用於保護主體121免受外部環境影響。 舉例而言，保護膜可被形成為氧化物膜、氮化物膜等，抑或可由氧化物膜與氮化物膜構成的雙層形成。此外，在主體121與連接墊122之間以及在主體121與保護膜123之間可進一步配置額外絕緣膜(圖中未示出)等。
在連接墊122中，連接至第二連接構件140的一表面相對於密封體130與第二連接構件140的表面接觸的表面向上凹陷 以具有台階高度h2。因此，如上所述，當形成密封體130時，會防止用於形成密封體130的樹脂朝半導體晶片120的連接墊122滲漏。台階高度h2可為0.5微米至1.0微米，較佳地為0.5微米至0.9微米，且更佳地為0.5微米至0.8微米。當如上所述提供深度時，滲漏防止效果極佳，且能夠確保第二連接構件140的連接至連接墊122的通孔143a具有足夠的體積。
重佈線層112a的台階高度h1可大於連接墊122的台階高度h2。換言之，可滿足h1>h2。連接至第一連接構件110的重佈線層112a的通孔143a可確保較連接至連接墊122的通孔143a大的體積。一旦連接至重佈線層112a的通孔143a確保具有足夠的尺寸，便可更有利地確保訊號傳送可靠性。
密封體130被配置成保護第一連接構件110及/或半導體晶片120。密封體的形式不受特別限制，只要密封體覆蓋第一連接構件110的至少一部分及/或半導體晶片120的至少一部分即可。 舉例而言，密封體130可填充第一連接構件110的上側及半導體晶片120的上側、以及貫穿孔110H內第一連接構件110與半導體晶片120之間的空間。密封體130可填充半導體晶片120的保護膜123與第二連接構件140之間的空間的至少一部分。由於密封體130填充貫穿孔110H，因此密封體130可端視具體材料而充當黏合劑並同時可減少彎曲(buckling)。
密封體130可由使用多種材料形成的多個層形成。舉例而言，貫穿孔110H內的空間可以填充第一密封體，且第一連接構 件110及半導體晶片120可被第二密封體覆蓋。作為另外一種選擇，可使用第一密封體來填充貫穿孔110H內的空間且覆蓋第一連接構件110及半導體晶片120達預定厚度，且在第一密封體上可進一步覆蓋第二密封體達預定厚度。除此之外，密封體可以各種形式來施加。
密封體130的具體材料不受特別限制。舉例而言，密封體130的具體材料可為絕緣材料。在此種情形中，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；其中浸漬有例如玻璃纖維及/或無機填料等加強材料的樹脂，例如，預浸體、ABF膜、FR-4、雙馬來醯亞胺三嗪(BT)、感光成像介電樹脂等。作為另外一種選擇，亦可使用例如環氧模製化合物(epoxy molding compound，EMC)等模製材料作為所述絕緣材料。
密封體130可具有較第一連接構件110的絕緣層111a及絕緣層111b的形成材料的彈性模數低的彈性模數。隨著密封體130的彈性模數相對小的情況下，扇出型半導體封裝100A的翹曲可以藉由相對於半導體晶片120的翹曲效應及應力分散效應而降低。 由於密封體130填充貫穿孔110H的空間，因此可能存在相對於半導體晶片120的彎曲效應。由於密封體130覆蓋半導體晶片120，因此在半導體晶片120中產生的應力可分散並消散。然而，當彈性模數顯著低時，變形可變得顯著嚴重，因而密封體130可能無法發揮其基本作用。
密封體130可包含電磁攔截(electromagnetic interception)所需要的導電顆粒。可使用任何導電顆粒，只要可達成電磁攔截即可。舉例而言，可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、焊料等來形成導電顆粒，但並非僅限於此。
第二連接構件140被配置成對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十或數百個連接墊122可藉由第二連接構件140而進行重佈線，且可藉由連接端子170根據連接墊122的功能而實體地連接及/或電性地連接。第二連接構件140可包括：絕緣層141a、絕緣層141b、及絕緣層141c；重佈線層142a、重佈線層142b、及重佈線層142c，配置於絕緣層141a、絕緣層141b、及絕緣層141c上；以及通孔143a、通孔143b、及通孔143c，穿過相應的絕緣層141a、絕緣層141b、及絕緣層141c且電性連接重佈線層142a、重佈線層142b、及重佈線層142c。在根據本發明中的示例性實施例的扇出型半導體封裝100A中，第二連接構件140可由多個重佈線層142a、重佈線層142b、及重佈線層142c形成，但並非僅限於此。作為另外一種選擇，第二連接構件可被形成為單層結構，抑或可具有與上述不同的數目的層。
可對絕緣層141a、絕緣層141b、及絕緣層141c使用絕緣材料。除上述絕緣材料之外，可使用例如感光成像介電樹脂等感光成像介電材料。絕緣層141a、絕緣層141b、及絕緣層141c可被形成為相對薄的，且可更易於達成通孔143a、通孔143b、及通孔143c的精細間距。絕緣層141a、絕緣層141b、及絕緣層141c 的材料可相同，或者若需要，亦可不同。絕緣層141a、絕緣層141b、及絕緣層141c可被整合成使其邊界並不清楚。
重佈線層142a、重佈線層142b、及重佈線層142c可實質上用於進行重佈線，且重佈線層142a、重佈線層142b、及重佈線層142c的形成材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料等。重佈線層142a、重佈線層142b、及重佈線層142c可端視對應的層的設計而用於執行各種功能。舉例而言，重佈線層可充當接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。 此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。重佈線層可包括通孔墊、連接端子墊等。
在重佈線層142a、重佈線層142b、及重佈線層142c中的重佈線層142c的某些被暴露表面上可視需要進一步形成表面處理層(圖中未示出)。表面處理層(圖中未示出)並不受特別限制，且表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍敷、熱空氣焊料均塗等來形成。
通孔143a、通孔143b、及通孔143c容許在不同的層中形成的重佈線層142a、重佈線層142b、及重佈線層142c、以及連接墊122等電性連接至彼此。如此一來，在扇出型半導體封裝100A內形成電性路徑。通孔143a、通孔143b、及通孔143c中的形成 材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料等。通孔143a、通孔143b、及通孔143c可被完全填充以導電材料，抑或導電材料可沿所述通孔的壁形成。可應用任何形狀，包括錐形形狀、柱形形狀等。
根據本發明中的示例性實施例的扇出型半導體封裝100A可更包括配置於第二連接構件140上的保護層150。保護層150可被配置成保護第二連接構件140不受外部物理損壞或化學損壞等。保護層150可具有開口151，開口151暴露出第二連接構件140的重佈線層142a、重佈線層142b、及重佈線層142c中的重佈線層142c的至少一部分。開口151可完全地或部分地暴露出重佈線層142c的一個表面，且可視需要暴露出重佈線層142c的一側。
保護層150的材料不受特別限制，而是可為例如以下材料：感光性絕緣材料，例如感光性絕緣樹脂；或阻焊劑；或不包含玻璃纖維但其中浸漬有填料的絕緣樹脂，例如，包含無機填料及環氧樹脂的ABF膜等。當使用ABF膜等時，所述材料可被選擇成滿足方程式(1)至方程式(4)，以提高板級可靠性(board level reliability)。
方程式(1)：彈性模數×熱膨脹係數230GPa．ppm/℃
方程式(2)：厚度10微米
方程式(3)：表面粗糙度1奈米
方程式(4)：吸水率1.5%
根據本發明中的示例性實施例的扇出型半導體封裝100A可更包括凸塊下金屬層160，凸塊下金屬層160配置於保護層150的開口151內的壁上及第二連接構件140的被暴露出的重佈線層142c上。凸塊下金屬層160可提高隨後闡述的連接端子170的連接可靠性。因此，可提高扇出型半導體封裝100A的板級可靠性。 凸塊下金屬層160可藉由使用導電材料的金屬化方法而形成。
根據本發明中的示例性實施例的扇出型半導體封裝100A可包括配置於凸塊下金屬層160上的連接端子170。連接端子170可被配置成容許在外部對扇出型半導體封裝100A進行實體地及/或電性地連接。扇出型半導體封裝100A可經由連接端子170而配置於電子裝置的母板上。舉例而言，連接端子170中的每一者可使用例如焊料等導電材料形成，但連接端子170的材料並非僅限於此。
連接端子170中的每一者可為焊盤(land)、球、引腳等。 連接端子170可被形成為多層式結構或單層式結構。當連接端子170被形成為多層式結構時，連接端子170可包含銅柱及焊料。當連接端子170被形成為單層式結構時，連接端子170可包含錫-銀焊料及銅。然而，此僅為實例，且連接端子170並非僅限於此。 連接端子170的數目、間隔、佈置等不受特別限制，而是可端視設計詳情而進行充分地修改。舉例而言，根據半導體晶片120的連接墊122的數量，連接端子170可被設置成數十至數千的數量，但並非僅限於此。連接端子170亦可被設置成數十至數千或更多 的數量或者數十至數千或更少的數量。
連接端子170中的至少一者可配置於扇出區中。扇出區為除其中配置有半導體晶片120的區域之外的區域。換言之，根據本發明中的示例性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實作多個輸入/輸出端子，且可有利於3D互連。 另外，相較於球柵陣列(ball grid array，BGA)封裝、焊盤柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可在無需單獨的基板的條件下配置於電子裝置上。因此，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
儘管圖式中未示出，但若需要，則在第一連接構件110的貫穿孔110H的內壁上可進一步配置金屬層。換言之，半導體晶片120的側面的附近區域可被金屬層環繞。由半導體晶片120產生的熱量可經由金屬層而在扇出型半導體封裝100A的向上方向及/或向下方向上有效地輻射出，且金屬層可有效地阻擋電磁波。
儘管所述圖式中未示出，但若需要，則在第一連接構件110的貫穿孔110H內可配置多個半導體晶片，且第一連接構件110的貫穿孔110H的數目可為多個，其中半導體晶片配置於相應的貫穿孔中。例如電容器、電感器等單獨的被動式組件可與半導體晶片一起被嵌於貫穿孔110H內。表面配置技術組件亦可配置於保護層150上。
圖11A至圖11D是說明製造圖9所示扇出型半導體封裝 的示例性製程的示意圖。
圖11A示出載體膜301的製備。在載體膜301的一表面或兩表面上可形成金屬膜302及金屬膜303。可對金屬膜302與金屬膜303之間的結合表面進行表面處理以使金屬膜302、303能夠在後續分離製程中易於彼此分離。作為另外一種選擇，在金屬膜302與金屬膜303之間設置釋放層，以使金屬膜302、303能夠在後續製程中易於彼此分離。載體膜301可為絕緣基板，且載體膜301的任何材料均為可接受的。金屬膜302及金屬膜303可為銅箔，但並非僅限於此。作為另外一種選擇，金屬膜302、303可為使用不同導電材料形成的薄箔。可利用乾膜304執行用於形成重佈線層112a的圖案化。可利用光微影方法來形成所述重佈線層。乾膜304可為使用感光性材料形成的乾膜。以導電材料來填充乾膜304的圖案化空間，以形成重佈線層112a。可利用鍍敷製程。金屬膜303可充當晶種層。鍍敷製程可為電鍍銅或無電鍍銅等。可利用化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、濺鍍、減性製程、加性製程、半加性製程(semi-additive process，SAP)、經修改半加性製程(modified semi-additive process，MSAP)等來形成所述重佈線層，但並非僅限於此。藉由利用例如蝕刻製程等方法來移除乾膜304。
圖11B示出在金屬膜303上嵌有重佈線層112a的至少一部分的絕緣層111a的形成。可形成穿過絕緣層111a的通孔113a。 在絕緣層111a上可形成重佈線層112b。可藉由以下方法來形成絕緣層111a：其中利用層壓(lamination)方法層壓絕緣層111a的前驅物並進行硬化的方法，或其中藉由施加方法施加前驅物材料並進行硬化的方法等。可藉由以下方法來形成通孔113a及重佈線層112b：其中利用機械鑽孔及/或雷射鑽孔等形成開孔以利用乾膜等進行圖案化；以及在鍍敷製程等中填充所述開孔及圖案化空間。在絕緣層111a上可形成嵌有重佈線層112b的絕緣層111b。 可形成穿過絕緣層111b的通孔113b。在絕緣層111b上可形成重佈線層112c。形成重佈線層112c的方法與上述方法相同。可剝離(peel off)載體膜301。所述剝離可將金屬膜302與金屬膜303彼此分離。可利用刀片來進行分離，但所述分離並非僅限於此，而是可使用任何方法。
第一連接構件110被闡述為在剝離載體膜301之前先於貫穿孔的形成而形成，但並非僅限於此。在剝離載體膜301之後，可根據上述製程來形成第一連接構件110。換言之，製程次序未必僅限於以上所說明的次序。
圖11C示出剩餘的金屬膜303被移除及貫穿孔110H的形成。可藉由蝕刻方法等來移除剩餘的金屬膜303。可移除重佈線層112a的一部分以使重佈線層112a能夠向絕緣層111a內凹陷。在絕緣層111a及絕緣層111b內形成貫穿孔110H。可藉由利用機械鑽孔及/或雷射鑽孔來形成貫穿孔110H。然而，貫穿孔110H的形成並非僅限於此，而是可藉由利用研磨顆粒的噴砂方法、利用電 漿的乾式蝕刻方法等執行。當貫穿孔110H是藉由利用機械鑽孔及/或雷射鑽孔而形成時，可執行例如高錳酸鹽方法等除汙(desmearing)處理來移除貫穿孔110H內的樹脂污垢。可將黏合膜305附裝於絕緣層111a及絕緣層111b下方。可將重佈線層112a的一表面附裝成具有相對於黏合膜305的一表面的台階高度。可使用任何材料作為黏合膜305，只要材料能夠固定絕緣層111a及絕緣層111b即可。舉例而言，可使用膠帶等，但並不受限制。舉例而言，膠帶可為：其中黏合力被熱處理弱化的熱處理固化黏合膠帶；其中黏合力被紫外輻射弱化的紫外固化(ultraviolet curable)黏合膠帶等。在絕緣層111a及絕緣層111b的貫穿孔110H內可配置半導體晶片120。舉例而言，可藉由將半導體晶片120附裝至貫穿孔110H內的黏合膜305的方法來配置半導體晶片。可以面朝下(face-down)的形式來配置半導體晶片120，以使得連接墊122能夠附裝至黏合膜305。在此種情形中，連接墊122的一表面被附裝成以黏合膜305的上表面為基準具有台階高度，亦即，使連接墊122能夠在將連接墊122附裝至黏合膜305之後向半導體晶片120內凹陷。
圖11D示出使用密封體130來密封半導體晶片120。密封體130可覆蓋第一連接構件110以及半導體晶片120，且可填充貫穿孔110H內的空間。可利用適當的方法來形成密封體130。舉例而言，在用於形成密封體130的樹脂未硬化的同時層壓樹脂之後，可將樹脂硬化以形成密封體130。作為另外一種選擇，為在黏 合膜305上密封第一連接構件110及半導體晶片120，在用於形成密封體130的樹脂未硬化的同時施加樹脂之後，可將樹脂硬化以形成密封體130。可藉由硬化來固定半導體晶片120。層壓方法可為例如以下方法：其中在高溫下將樹脂加壓某一時間、且接著減小壓力、並且在熱壓製程中使樹脂冷卻至室溫、且在之後的冷壓製程中冷卻樹脂以分離作業工具等。施加方法可為：例如，藉由擠壓施加油墨的絲網印刷方法、其中使油墨霧化以進行施加的噴塗印刷方法等。在硬化之後，在密封體130中，密封體130的一表面具有相對於重佈線層112a的一表面及連接墊122的一表面的台階高度。可剝離黏合膜305。剝離方法不受特別限制。舉例而言，當黏合膜305為其中黏合力被熱處理弱化的熱處理固化黏台膠帶、或其中黏合力被紫外輻射弱化的紫外固化黏合膠帶等時，在對黏合膜305進行熱處理以弱化黏合力之後可執行剝離，抑或在藉由利用紫外射線輻射黏合膜305以弱化黏合力之後可執行剝離。在自其移除黏合膜305的第一連接構件110下方及半導體晶片120下方形成第二連接構件140。可藉由以下方式來形成第二連接構件140：依序地形成絕緣層141a、絕緣層141b、及絕緣層141c，且在形成絕緣層141a、絕緣層141b、及絕緣層141c中的每一者之後，如上所述在鍍敷製程等中在對應層中形成重佈線層142a、重佈線層142b、及重佈線層142c以及通孔143a、通孔143b、及通孔143c。
若需要，則在第二連接構件140上可形成保護層150。可 藉由以下方法來形成保護層150：其中層壓保護層150的前驅物並進行硬化的方法、其中施加保護層150的形成材料並進行硬化的方法等。在保護層150中，可形成開口以暴露出第二連接構件140的重佈線層142c的至少一部分，且可藉由金屬化方法而在上方形成凸塊下金屬層160。
若需要，則可在凸塊下金屬層160上形成連接端子170。 連接端子170的形成方法並不受特別限制，且可端視連接端子的結構或形式來形成所述連接端子170。可藉由迴焊來固定連接端子170。為增強固定力，將連接端子170的一部分嵌於保護層150中，連接端子170的其餘部分可向外暴露出，從而提高可靠性。
可易於大規模生產地製備出具有大的尺寸的載體膜301，可在上述製程中製造出多個扇出型半導體封裝100A，且可在鋸割製程中執行單體化而成為單獨的扇出型半導體封裝100A。 此可提供極佳的生產率。
圖12是說明一扇出型半導體封裝的另一實例的剖面示意圖。
圖13是沿圖12所示扇出型半導體封裝的線II-II'截取的平面示意圖。
在下文中，對本發明示例性實施例中與關於前面示例性實施例闡述的特徵對應的特徵不再予以贅述。
參照圖12及圖13，通孔213容許在不同水平高度上形成的重佈線層212a及重佈線層212b電性連接至彼此。因此，在第 一連接構件210內形成電性路徑。通孔213的形成材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料等。通孔213可被完全填充以導電材料，抑或導電材料可沿開孔的壁形成。通孔213可根據圖式而具有錐形形狀。此可提供便利性，且可易於執行鍍敷。 然而，通孔的形狀未必僅限於此。在某些情形中，直徑可為近似恆定的。舉例而言，通孔213可具有柱形形狀。直徑表示當在橫截面中觀察時自一側至一側的距離，且通孔的形狀未必僅限於圓形或橢圓形。
圖14A至圖14D是說明製造圖12所示扇出型半導體封裝的示例性製程的示意圖。
在下文中，對本發明示例性實施例中與關於前面示例性實施例所述的步驟及特徵對應的步驟及特徵不再予以贅述。
圖14B示出在金屬膜303上形成內埋有重佈線層212a的至少一部分的絕緣層211。在絕緣層211上可形成金屬膜306，金屬膜306可用作用於在後續製程中形成重佈線層212b的晶種層。 可剝離載體膜301。可使用重佈線層212a的一部分作為接墊以形成通孔的孔213H，此可藉由利用機械鑽孔及/或雷射鑽孔及/或研磨顆粒的噴砂方法及/或利用電漿的乾式蝕刻方法等來執行。通孔213及重佈線層212b可在鍍敷製程等中形成。可藉由蝕刻方法等來移除其餘的金屬膜303。在此種情形中，為使重佈線層212a能夠向絕緣層211內凹陷，可移除重佈線層212a的一部分。所述製 程未必僅限於上述順序。舉例而言，在形成貫穿孔210H之前的第一連接構件210可以在剝離載體膜之前形成。
如上所述，根據本發明中的示例性實施例，可提供一種滲漏缺陷得以解決且通孔可靠性得以提高的扇出型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (20)

  1. 一種扇出型半導體封裝，包括：一第一連接構件，具有一貫穿孔；一半導體晶片，位於該第一連接構件的該貫穿孔中，具有一主動表面及位於該半導體晶片的一相對側上的一被動表面，該主動表面具有一連接墊；一密封體，密封該第一連接構件的至少一部分及該半導體晶片的一部分；以及一第二連接構件，位於該第一連接構件上及該半導體晶片上，其中該第一連接構件及該第二連接構件中的每一者包括相應的一重佈線層，該些重佈線層電性連接至該半導體晶片的該連接墊，該第一連接構件的該重佈線層與該第二連接構件接觸的一下表面及該半導體晶片的該連接墊與該第二連接構件接觸的一下表面相對於該第二連接構件與該密封體之間的介面凹陷，以及該第一連接構件的該重佈線層與該第二連接構件接觸的該下表面相對於該第二連接構件與該密封體之間的該介面的一台階高度為h1，該半導體晶片的該連接墊與該第二連接構件接觸的該下表面相對於該第二連接構件與該密封體之間的介面的一台階高度為h2，且滿足h1>h2。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中：h1大於h2並處於0.5微米至4.0微米範圍內，且h2處於0.5微米至1.0微米範圍內。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該半導體晶片包括一主體、形成於該主體的一表面上的該連接墊、以及形成於該主體的該表面上且覆蓋該連接墊的一部分的一保護膜。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中該密封體填充該半導體晶片的該保護膜與該第二連接構件之間的一空間的至少一部分。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第一連接構件的一最下重佈線層內埋於該第一連接構件具有被暴露的一下表面的一下側中。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中，在該第一連接構件的一上側上，一最上重佈線層自該第一連接構件向上突起。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中該最下重佈線層與該最上重佈線層藉由該第一連接構件中的一或多個通孔而彼此電性連接。
  8. 如申請專利範圍第6項所述的扇出型半導體封裝，其中該第一連接構件更包括位於該最下重佈線層與該最上重佈線層之間的一中間重佈線層。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中該中間重佈線層藉由該一或多個通孔而電性連接至該最下重佈線層及該最上重佈線層中的每一者。
  10. 如申請專利範圍第6項所述的扇出型半導體封裝，其中該第一連接構件具有作為該最上重佈線層及該最下重佈線層的一單層重佈線層。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：一下部保護層，位於該第二連接構件上且具有一開口，該開口暴露出該第二連接構件的一最下重佈線層的至少一部分；一凸塊下金屬層，位於該保護層的該開口上且連接至該第二連接構件的被暴露的該最下重佈線層；以及一連接端子，位於該凸塊下金屬層上，其中該下部保護層、該凸塊下金屬層、及該連接端子中的至少一者位於一扇出區中。
  12. 一種扇出型半導體封裝，包括：一第二連接構件，包括一重佈線層；一第一連接構件，位於該第二連接構件上，具有一貫穿孔，且包括電性連接至該第二連接構件的該重佈線層且內埋有被暴露的一下表面的一最下重佈線層、自該第一連接構件向上突起的一最上重佈線層以及位於該最下重佈線層與該最上重佈線層之間的一中間重佈線層；一半導體晶片，位於該第一連接構件的該貫穿孔中並位於該第二連接構件上，且包括一連接墊，該連接墊電性連接至該第二連接構件的該重佈線層；以及一密封體，位於該第二連接構件上，且密封該第二連接構件的至少一部分及該半導體晶片的至少一部分，其中該第一連接構件的該最下重佈線層的一下表面具有相對於該密封體的一下表面的一台階高度。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中該半導體晶片的該連接墊的一下表面具有相對於該密封體的該下表面的一台階高度。
  14. 一種扇出型半導體封裝，包括：一第二連接構件，該第二連接構件中形成有一重佈線層；一第一連接構件，位於該第二連接構件上，具有一貫穿孔，且包括電性連接至該第二連接構件的該重佈線層且內埋有被暴露的一下表面的一最下重佈線層、自該第一連接構件向上突起的一最上重佈線層以及位於該最下重佈線層與該最上重佈線層之間的一中間重佈線層；一半導體晶片，位於該第一連接構件的該貫穿孔中並位於該第二連接構件上，且包括一連接墊，該連接墊電性連接至該第二連接構件的該重佈線層；以及一密封體，位於該第二連接構件上，且密封該第二連接構件的至少一部分及該半導體晶片的至少一部分，其中該半導體晶片的該連接墊的一下表面具有相對於該密封體的一下表面的一台階高度。
  15. 一種扇出型半導體封裝，包括：一第一連接構件，包括一貫穿孔且具有一或多個下部電性連接部，該一或多個下部電性連接部具有相對於該第一連接構件的一下表面凹陷的一第一台階高度h1的多個外表面；一半導體晶片，位於該貫穿孔內且包括多個連接墊，該多個連接墊具有相對於該半導體晶片的一下表面凹陷的一第二台階高度h2的多個外表面；一第二連接構件，位於該第一連接構件及該半導體晶片下方，具有一上表面，該上表面面對該第一連接構件的該一或多個下部電性連接部及該半導體晶片的該些連接墊；以及一密封體，位於該貫穿孔中且位於該第二連接構件的該上表面的至少一部分上。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第一台階高度h1大於該第二台階高度h2。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第一連接構件包括：一或多個上部電性連接部，具有自該第一連接構件的該上表面突起的多個外表面且電性連接至相應的該一或多個下部電性連接部。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第二電性連接構件包括：一或多個上部電性連接部，電性連接至該半導體晶片的該些連接墊或該第一連接構件的該一或多個下部電性連接部；以及一或多個下部電性連接部，電性連接至相應的該一或多個上部電性連接部且藉由相應的多個連接端子而連接至一電路板。
  19. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該半導體晶片包括：一保護膜，提供該半導體晶片的該下表面，暴露出該多個連接墊，且與該第二連接構件接觸，其中該保護膜的一部分具有為該第二台階高度h2的一厚度。
  20. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第一連接構件包括：一絕緣層，提供該第一連接構件的該下表面，暴露出該第一連接構件的該一或多個下部電性連接部，且與該第二連接構件接觸，其中該絕緣層的一部分具有為該第一台階高度h1的一厚度。
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