TWI712112B - 半導體封裝 - Google Patents

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TWI712112B
TWI712112B TW107128420A TW107128420A TWI712112B TW I712112 B TWI712112 B TW I712112B TW 107128420 A TW107128420 A TW 107128420A TW 107128420 A TW107128420 A TW 107128420A TW I712112 B TWI712112 B TW I712112B
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沈正虎
元俊榮
金漢
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：支撐構件，具有彼此相對的第一 表面與第二表面，具有彼此間隔開的第一貫穿孔與第二貫穿孔，且具有將所述第一表面與所述第二表面彼此連接的配線結構；第一被動組件，設置於所述支撐構件的所述第一表面上且連接至所述配線結構；連接構件，設置於支撐構件的第二表面上且具有連接至配線結構的重佈線層；半導體晶片，設置於第一貫穿孔中且具有連接至重佈線層的連接墊；第二被動組件，設置於第二貫穿孔中且連接至重佈線層；第一包封體，設置於支撐構件的第一表面上且包封第一被動組件；以及第二包封體，包封支撐構件、第一包封體及半導體晶片。

Description

半導體封裝 [相關申請案的交叉引用]
本申請案主張2018年l月2日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0000413號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種安裝有至少一個半導體晶片及多㊣個被動組件的半導體封裝。
隨著行動設備顯示器的尺寸的增大，越來越有必要增大電池的容量。隨著電池容量的增大，電池在行動設備中所佔用的區域增大，且因此需要減小印刷電路板(printed circuit board,PCB)的尺寸。因此，安裝組件的區域減小，進而使得對模組化(modularization)的關注持續增加。
同時，用於安裝多個組件的相關技術的實例可包括板上晶片(chip on board,COB)技術。COB方案是一種使用表面安裝技術(surface mounting technology,SMT)將㊣個別的被動元件 及半導體封裝安裝於印刷電路板上的方案。然而，在此種方案中，為了維持組件之間的最小間隔需要較寬的安裝區域，組件之間的電磁干擾(electromagnetic interference,EMI)較大，且特別是，半導體晶片與被動組件之間的距離較大，進而使得電氣雜訊(electric noise)增加。
本揭露的態樣可提供一種能夠在對半導體晶片與多個被動組件進行模組化的過程中使空間消耗顯著降低的同時解決電性雜訊的半導體封裝。
根據本揭露的態樣，一種半導體封裝可包括：支撐構件，具有彼此相對的第一表面與第二表面，具有彼此間隔開的第一貫穿孔與第二貫穿孔，且具有將所述第一表面與所述第二表面彼此連接的配線結構；第一被動組件，設置於所述支撐構件的所述第一表面上且連接至所述配線結構；連接構件，設置於所述支撐構件的所述第二表面上且具有連接至所述配線結構的重佈線層；半導體晶片，設置於所述第一貫穿孔中且具有連接至所述重佈線層的連接墊；第二被動組件，設置於所述第二貫穿孔中且連接至所述重佈線層；第一包封體，設置於所述支撐構件的所述第一表面上且包封所述第一被動組件；以及第二包封體，包封所述支撐構件、所述第一包封體及所述半導體晶片。
根據本發明的另一態樣，一種半導體封裝可包括：支撐 構件，具有彼此相對的第一表面與第二表面，具有至少一個貫穿孔，且具有將所述第一表面與所述第二表面彼此連接的配線結構；第一被動組件，設置於所述支撐構件的所述第一表面上且連接至所述配線結構；連接構件，設置於所述支撐構件的所述第二表面上且具有連接至所述配線結構的重佈線層；半導體晶片，設置於所述至少一個貫穿孔中且具有連接至所述重佈線層的連接墊；第二被動組件，設置於所述至少一個貫穿孔中且連接至所述重佈線層；以及包封體，包封設置於所述支撐構件的所述第一表面上的所述第一被動組件以及所述半導體晶片和所述第二被動組件。
100、100A、100B:半導體封裝
110:支撐構件
110A:第一表面
110A’、110A”:區域
110B:第二表面
110HA、110HB:貫穿孔
112a:第一配線圖案
112b:第二配線圖案
113、143H、2143、2243:通孔
115:配線結構
120:半導體晶片
120P、2122、2222:連接墊
125A、125B:被動組件
131:第一包封體
132:第二包封體
135a:第一屏蔽層
135b:第二屏蔽層
135c:導電通孔
140、140’、2140、2240:連接構件
141、141’、2141、2241:絕緣層
142、142’:重佈線層/配線圖案
142H:圖案
143、143’:重佈線層/通孔
150、2150、2223、2250:鈍化層
160、2160、2260:凸塊下金屬層
170:電性連接結構/外部連接端子
200:載體膜
1000:電子裝置
1010、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101、2121、2221:本體
1110:母板
1120:組件/電子組件
2100:扇出型半導體封裝
2120、2220:半導體晶片
2130、2290:包封體
2142:重佈線層
2170、2270:低熔點金屬或合金球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2251:開口
2280:底部填充樹脂
2301、2302:中介基板
HD:散熱結構
I-I’:線
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及其他優點，在所附圖式中： 圖l為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板(interposers㊣㊣b㊣strate)上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於 電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面面㊣㊣㊣示㊣㊣㊣㊣意㊣㊣圖圖㊣㊣㊣。
圖10為沿圖9的半導體封裝的線I-I,所截取的平面圖。
圖11A至圖11E為用於闡述製造圖9的半導體封裝中所採用的支撐構件的製程中的主要製程的剖面圖。
圖12A至圖12D為用於闡述製造圖9中所示半導體封裝的方法中的主要製程的剖面圖。
圖13及圖14為示出根據本揭露中的各種例示性實施例的半導體封裝的剖面圖。
在下文中，將參照所附圖式闡述本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖l，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網 路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random accessmemory,DRAM))、非揮發性記憶體(例如唯讀記憶體(read onlymemory,ROM))或快閃記憶體等；應用處理器晶片，例如中央處理器(例如中央處理單元(central processing unit,CPU))、圖形處理器(例如圖形處理單元(graphics processing unit,GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter,ADC)或應用專用積體電路(application-specific integrated circuit,ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
㊣網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity,Wi-Fi)(電氣及電子工程師學會(Institute ofElectrical And Electronics Engineers,IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long termevolution,LTE)、僅支援資料的演進(evolution data only,Ev-DO)、高速封包存取+(high speed packetaccess+,HSPA+)、高速下行封包存取+(high speed downlink packetaccess+,HSDPA+)、高 速上行封包存取+(high speed uplink packet access+,HSUPA+)、增強型資料GSM環境(enhanced data GSM environment,EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system,GPS)、通用封包無線電服務(general packet radio service,GPRS)、分碼多重存取(code division multiple access,CDMA)、分時多重存取(timedivision multiple access,TDMA)、數位增強型無線電訊(digitalenhanced cordless telecommunications,DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferriteinductor)、功率電感器(power inductor)、鐵氧體珠粒(ferritebeads)、低溫共燒陶瓷(low temperature co-fired ceramic,LTCC)、電磁干擾(EMI)濾波器或多層陶瓷電容器(multilayer ceramiccapacitor,MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接 至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk,CD)驅動機(未繪示)或數位多功能光碟(digital versatile disk,DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personaldigital assistant,PDA)、數位攝影機、數位照相機(digital stillcamera)、㊣網路系統、電腦、監視器、平板個人電腦(personalcomputer,PC)、筆記型PC(laptop PC)、隨身型易網機PC(netbookPC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板ll10的其他組件(例如照相機 1130)可容置於本體1101中。電子組件1120中的㊣些電子組件1120可為晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
㊣般而言，半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身無法單獨使用，而是封裝於電子裝置等中且在電子裝置等中以封裝狀㊣㊣㊣使㊣㊣㊣
之所以需要進行半導體封裝，是因為半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖，且圖4為示出扇出型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，其包括矽(Si)、鍺(Ge)或砷化鎵(GaAs)等；連接墊2222，其形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223(例如是氧化物膜或氮化物膜等)，其形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可能為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重新分佈。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，並形成敞露連接墊2222的通孔孔洞2243h，且接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，並可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可利用低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳送並同時具有小型尺寸。
然而，由於在扇入型半導體封裝中所有I/O端子皆需要設置於半導體晶片內，因此扇入型半導體封裝的空間限制較大。 因此，難以將此種結構應用於具有大量I/O端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔，在此種情形中，半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔仍可能不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖，且圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，I/O端子)可藉由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基 板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定低熔點金屬或合金球2270等，且半導體晶片2220的外側可利用包封體2290等覆蓋。 或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(即，I/O端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重新分佈。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成低熔點金屬或合金球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化 層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，連接構件2140可在於半導體晶片2120外部形成包封體2130之後形成。在此種情形中，自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔來執行用於連接構件2140的製程，且因此通孔2143可具有隨著其變得靠近於所述半導體晶片而變小的寬度(參見放大區)。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重新分佈，並朝半導體晶片之外進行設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有I/O端子皆需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行設置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上 之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由低熔點金屬或合金球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適宜用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝指代一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照所附圖式詳細闡述本揭露的各種例示 性實施例。
圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖，且圖10為沿圖9的半導體封裝的線I-I’所截取的平面圖。
參照圖9及圖10，根據本例示性實施例的半導體封裝100可包括：支撐構件110，具有彼此相對的第一表面110A與第二表面110B且具有彼此間隔開的第一貫穿孔110HA與第二貫穿孔110HB；第一被動組件125A，設置於支撐構件110的第一表面110A上；連接構件140，設置於支撐構件110的第二表面110B上且具有重佈線層142及143；半導體晶片120，設置於第一貫穿孔110HA中且具有連接至重佈線層142及143的連接墊120P；以及第二被動組件125B，設置於第二貫穿孔110HB中且連接至重佈線層142及143。
根據本例示性實施例，支撐構件110的上表面(即，第一表面)以及連接構件140的上表面可作為被動組件(例如被動組件125A和125B)的額外安裝空間使用。
具體而言，被動組件125B可在第二貫穿孔110HB內安裝於連接構件140的上表面上，同時第一被動組件125A可設置於支撐構件110的第一表面110A上。可提供安裝有第二被動組件125B的多個第二貫穿孔110HB(例如，兩個貫穿孔)且所述多個第二貫穿孔110HB可被設置成環繞第一貫穿孔110HA。同時，所述多個第二貫穿孔110HB可具有不同的位置、尺寸或形狀等，以 顯著地增大空間密度。
第一被動組件125A與第二被動組件125B可具有不同的尺寸(例如，高度、面積或體積等)。如圖9及圖10中所示，第一被動組件125A具有的尺寸可大於第二被動組件125B的尺寸。 第一被動組件125A可在支撐構件110的第一表面110A上設置於相對窄的空間中。第一被動組件125A及第二被動組件125B中的至少一者可包括具有不同尺寸的多個被動組件。
本例示性實施例中採用的包封體可包括第一包封體131和第二包封體132。第一包封體131包封第一被動組件125A。第二包封體132包封半導體晶片120及第二被動組件125B。第一包封體131可設置於支撐構件110的第一表面110A上。
此處，第一包封體131可被提供為實質上耦合至支撐構件110的支撐體(supporter)的部分。具體而言，在半導體封裝100中，支撐構件110的厚度可慮及例如半導體晶片120等安裝組件而藉由貫穿孔110HA及110HB的深度來確定，且本例示性實施例中採用的支撐構件110的厚度可慮及第一包封體131的厚度(即，藉由對第一包封體131的厚度進行求和)而被設計成小於實際需要的厚度。
舉例而言，如圖9中所示，設置於第一貫穿孔110HA中的半導體晶片120的安裝高度可大於支撐構件110的厚度。第一包封體131的上表面的高度(例如，支撐構件110的厚度與設置於支撐構件110上的第一包封體131的厚度之和)可高於半導 體晶片120的安裝高度。
第一包封體131的側表面可具有與支撐構件110的側壁實質上齊平的共面表面。此種平的共形表面可被理解為藉由在安裝第一被動組件125A且施加第一包封體131之後形成第一貫穿孔110HA及第二貫穿孔110HB(參見圖11C及圖11D)而獲得的結果。
第二包封體132可被提供來用於整個封裝結構。舉例而言，如圖9中所示(亦參見圖12B)，第二包封體132可被形成為包封上面形成有第一包封體131的支撐構件110，且包封分別安裝於第一貫穿孔110HA中及第二貫穿孔110HB中的半導體晶片120及第二被動組件125B。
如圖9中所示，第一屏蔽層135a可設置在支撐構件110及第一包封體131的側表面上以及第一包封體131的上表面上。 第一屏蔽層135a可執行與設置於支撐構件110上的第一被動組件125A相關的屏蔽功能以及屏蔽半導體晶片120與第二被動組件125B之間的電磁干擾的功能，半導體晶片120與第二被動組件125B設置於不同的貫穿孔110HA與110HB中。
根據本例示性實施例的半導體封裝100可更包括第二屏蔽層135b，其設置於第二包封體132上且連接至第一屏蔽層135a。第二屏蔽層135b可被提供為藉由在第二包封體132中形成的導電通孔135c而連接至第一屏蔽層135a的單一屏蔽結構。
如上所述，模組的尺寸可藉由將支撐構件110的第一表 面110A作為安裝區域使用來減小，且關於組件之間的電磁干擾(EMI)的雜訊可藉由減小所述組件之間的間隔來減少。EMI屏蔽效能可藉由引入額外的屏蔽結構而改善。根據以上所述結構，由於由電池所佔用的區域隨著電池容量的增大而增大，因此此種結構可大大地有利於將例如板上晶片(COB)等表面安裝技術(SMT)模組小型化。
本例示性實施例中採用的支撐構件110可具有配線結構115，其將第一表面110A與第二表面110B彼此連接。
在支撐構件110的第二表面110B上，配線結構115可連接至連接構件140的重佈線層142及143。安裝於第一貫穿孔110HA中的半導體晶片120可包括連接墊120P，且連接墊120P可連接至連接構件140的重佈線層142及143。
設置於第二貫穿孔110HB中的第二被動組件125B可連接至連接構件140的重佈線層142及143。第一被動組件125A可設置於支撐構件110的第一表面110A上且連接至配線結構115，且亦可利用與第二被動組件125B相似的方式經由配線結構115連接至連接構件140的重佈線層142及143。
在連接構件140的下表面上可設置鈍化層150，且鈍化層150的開口中可設置電性連接至重佈線層142的凸塊下金屬層160。電性連接結構170可經由凸塊下金屬層160電性連接至重佈線層142。
在下文中，將更詳細闡述根據本例示性實施例的半導體 封裝100中所包括的各個組件。
支撐構件110可視特定材料而改善半導體封裝100的剛性，且可用於確保包封體的厚度均勻性。半導體晶片120及第二被動組件125B可分別設置於支撐構件110的第一貫穿孔110HA及第二貫穿孔110HB中。半導體晶片120及第二被動組件125B可被設置成與第一貫穿孔110HA的壁面及第二貫穿孔110HB的壁面間隔開預定距離。
支撐構件110可包括絕緣結構，且所述絕緣結構並無特別限制，而是可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(玻璃布或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build-up Film，ABF)、FR-4或雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)作為絕緣結構。
第一屏蔽層135a可被設置成在環繞第一包封體131中的第一被動組件125A(參見圖9)的同時環繞設置於第二貫穿孔110HB中的第二被動組件125B(參見圖10)。第一屏蔽層135a可連接至接地GND圖案。舉例而言，第一屏蔽層135a可連接至連接構件140的重佈線層142及143中的接地圖案。與其他屏蔽層元件(第二屏蔽層135b及導電通孔135c)一起，第一屏蔽層135a的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鈦(Ti)或其合金，且第一屏蔽層135a可藉 由鍍覆製程(plating process)形成。
支撐構件110的配線結構115可包括第一配線圖案112a及第二配線圖案112b以及通孔113。構成支撐構件110的絕緣層可被配置成多層，且配線結構115亦可具有多層式圖案。支撐構件110的配線結構所具有的厚度可大於連接構件140的重佈線層142及143的厚度。實施有配線結構115的支撐構件110可作為疊層封裝(PoP)的封裝使用。
半導體晶片120可為以數百至數百萬個元件或更多數量的元件整合於單一晶片中提供的積體電路(IC)。在此種情形中，積體電路可例如為電源管理IC(power management IC，PMIC)，但並非僅限於此。同時，半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或重佈線層。積體電路可以主動晶圓(active wafer)為基礎而形成。在此種情形中，半導體晶片120的本體的基材(base material)可為矽(Si)、鍺(Ge)或砷化鎵(GaAs)等。在本體上可形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁(Al)等的導電材料。在本體上可形成暴露出連接墊120P的鈍化層(未繪示)，且所述鈍化層可為氧化物膜或氮化物膜等，或者氧化物層與氮化物層所構成的雙層。絕緣層(未繪示)等可進一步設置於其它需要的位置中。
第一被動組件125A及第二被動組件125B可分別為多層陶瓷電容器(MLCC)、低電感晶片電容器(low inductance chip capacitor，LICC)、電感器、珠粒或各種其他種類的濾波器等。第一被動組件125A與第二被動組件125B可具有不同的厚度，且可具有與半導體晶片120的厚度不同的厚度。在根據本例示性實施例的半導體封裝100中，第一被動組件125A及第二被動組件125B可被劃分並排列於第一貫穿孔110HA及第二貫穿孔110HB中，以使被動組件125A及125B與半導體晶片120之間的厚度偏差顯著減小。
第一包封體131及第二包封體132可包括絕緣材料。第一包封體131可由與第二包封體132相同的樹脂形成。所述絕緣材料可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有包括於熱固性樹脂中及熱塑性樹脂中的強化材料(例如無機填料)的樹脂，例如味之素構成膜(ABF)、FR-4或雙馬來醯亞胺三嗪(BT)等。另外，可使用習知的模製材料，例如環氧模製化合物(epoxy molding compound，EMC)等，且必要時可使用感光成像包封體(photo imagable encapsulant，PIE)。或者，亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料中及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料作為絕緣材料。
半導體晶片120的連接墊120P可延伸且利用連接構件140而重新分佈。另外，連接構件140可將半導體晶片120與第一被動組件125A及第二被動組件125B彼此電性連接。半導體晶片 120的數十至數百個具有各種功能的連接墊120P可藉由連接構件140進行重新分佈，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括絕緣層141、設置於絕緣層141上的配線圖案142以及貫穿絕緣層141並將各配線圖案142彼此連接的通孔143。連接構件140可由單層形成，且亦可由數量較圖式中所示的數量多的多層形成。絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料而非如上所述的絕緣材料來作為所述絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光性質時，絕緣層141可被形成為具有較小的厚度，並可更容易地實現通孔143的精密間距。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142及143可用於對連接墊120P實質上進行重新分佈。舉例而言，重佈線層142及143可包括導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鈦(Ti)或其合金。重佈線層142、143可視對應層的設計而定來執行各種功能。舉例而言，重佈線層142及143可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各 種訊號，例如資料訊號等。
連接構件140可包括設置於半導體晶片120的主動面上的散熱結構HD。散熱結構HD可包括與重佈線層一起形成的圖案142H及通孔143H，且可如在本例示性實施例中一樣為堆疊通孔形式，但並非僅限於此。散熱結構HD可經由電性連接結構170連接至主板，以有效地耗散自半導體晶片120產生的熱量。
鈍化層150可保護連接構件140不受外部物理性或化學性損傷。鈍化層150可具有開口以暴露出連接構件140的重佈線層142及143的至少部分。在鈍化層150中形成的開口的數量可為數十至數千個。鈍化層150可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，鈍化層150可由ABF形成，但並非僅限於此。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，從而導致半導體封裝100的板級可靠性的改善。凸塊下金屬層160可連接至經由鈍化層150的開口而暴露出的連接構件140的重佈線層142及143。可藉由習知金屬化方法，使用習知導電材料(例如金屬)以在鈍化層150的開口中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可另外配置以將半導體封裝100物理連接或電性連接至外部。舉例而言，半導體封裝100可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如低熔點金屬或合金等導電材料形成。電性連接結 構170中的每一者可為接腳(land)、球或引腳等。電性連接結構170可形成為多層或單層。在電性連接結構170形成為多層的情形中，電性連接結構170可包括銅柱以及低熔點金屬或合金，且在電性連接結構170形成為單層的情形中，電性連接結構170可包括例如Sn-Ag或Sn-Al-Cu等低熔點金屬或銅，但並非僅限於此。 電性連接結構170的數量、間隔、佈置形式等並無特別限制。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一些可設置於扇出區中。所述扇出區是指除半導體晶片120所設置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維內連線(3D interconnection)。另外，相較於球柵陣列(ball grid array，BGA)封裝或接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度。
圖11A至圖11E為用於闡述製造圖9的半導體封裝中採用的支撐構件的製程中的主要製程的剖面圖。
參照圖11A，可製備具有彼此相對的第一表面110A與第二表面110B的支撐構件110，且可形成將第一表面110A與第二表面110B彼此連接的配線結構115。
支撐構件110可包括絕緣結構。舉例而言，絕緣結構可 包括例如環氧樹脂等熱固性樹脂及例如聚醯亞胺等熱塑性樹脂，且可更包括例如玻璃纖維等各種類型的強化材料及/或例如預浸體、ABF、FR-4或BT等的填料。
可形成通孔113以及第一配線圖案112a及第二配線圖案112b，通孔113貫穿絕緣結構，第一配線圖案112a與第二配線圖案112b設置於支撐構件110的第一表面110A及第二表面110B上且藉由通孔113彼此電性連接。第一配線圖案112a可提供用於與第一被動組件125A的連接端子連接的區域。必要時，可將配線結構115提供為由三或更多個層構成的多層式結構。第一配線圖案112a及第二配線圖案112b以及通孔113可由導電材料形成，所述導電材料例如為銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鈦(Ti)或其合金等，且可藉由例如鍍覆製程形成第一配線圖案112a及第二配線圖案112b以及通孔113。
接下來，參照圖11B，可在支撐構件110的第一表面110A上安裝第一被動組件125A。
第一被動組件125A可為具有相對小的尺寸的被動組件。亦即，第一被動組件125A可為被動組件，所述被動組件具有的尺寸小於欲安裝於貫穿孔結構中的第二被動組件125B(圖12A)的尺寸。舉例而言，第一被動組件125A可為MLCC、LICC、電感器、珠粒、各種種類的濾波器等。第一被動組件125A的高度可與支撐構件110的厚度一起決定安裝空間的深度。可利用表面安裝技術將第一被動組件125A接合至第一配線圖案112a。亦即， 可藉由Au或低熔點合金將第一被動組件125A的連接端子連接至第一配線圖案112a。
接下來，參照圖11C，可將第一包封體131施加至支撐構件110的第一表面110A上以覆蓋第一被動組件125A。
可藉由習知方法形成第一包封體131，且第一包封體131可包封設置於支撐構件110的第一表面110A上的第一被動組件125A。舉例而言，亦可藉由施加液體樹脂或者對膜進行層壓並接著將經層壓的膜固化來形成第一包封體131。可藉由固化製程將第一被動組件125A固定至支撐構件110。舉例而言，可使用對ABF進行層壓的方法。在此種情形中，可使用以下的方法：在高溫下執行對膜進行按壓的熱按壓製程(hot press process)達預定時間、對所述膜進行解壓縮且接著將所述膜冷卻至室溫，並藉由在冷按壓製程(cold press process)中冷卻所述膜來分離作業工具等。
作為施加第一包封體的另一方法的實例，可使用例如利用刮刀施加油墨的網版印刷法(screen printing method)、以霧形式施加油墨的噴墨印刷法(spray printing method)等各種製程。 可使用FR-4、BT樹脂等而非ABF來作為第一包封體131。另外，亦可使用例如環氧模製化合物(EMC)等習知的模製材料，且在特定實例中可使用為感光材料的感光成像包封體(PIE)。
接下來，參照圖11D，可在支撐構件110中形成第一貫穿孔110HA及第二貫穿孔110HB。
第一貫穿孔110HA及第二貫穿孔110HB可提供安裝有 厚度大於半導體晶片120及第一被動組件125A的厚度的第二被動組件125B的空間。可使用機械鑽孔(mechanical drilling)及/或雷射鑽孔(laser drilling)來形成第一貫穿孔110HA及第二貫穿孔110HB。然而，第一貫穿孔110HA及第二貫穿孔110HB並非僅限於此，且亦可藉由使用顆粒進行研磨的噴砂法(sand blasting method)或使用電漿的乾蝕刻法(dry etching method)等形成第一貫穿孔110HA及第二貫穿孔110HB。在可使用機械鑽孔及/或雷射鑽孔形成第一貫穿孔110HA及第二貫穿孔110HB的情形中，可藉由使用高錳酸鹽法(permanganate method)等執行除膠渣製程(desmear process)，自第一貫穿孔110HA的表面及第二貫穿孔110HB的表面移除樹脂膠渣(smear)。
接下來，參照圖11E，可在支撐構件110的側表面及第一包封體131的側表面(如圖11D所示的標號“S”)上以及第一包封體131的上表面上形成第一屏蔽層135a。
在本製程中形成的第一屏蔽層135a可執行與設置於支撐構件110上的第一被動組件125A相關的屏蔽功能以及屏蔽分別設置於第一貫穿孔110HA中與第二貫穿孔110HB中的半導體晶片120與第二被動組件125B之間的電磁干擾的功能。第一屏蔽層135a可連接至接地GND圖案。舉例而言，第一屏蔽層135a可連接至連接構件140的重佈線層142及143中的接地圖案。
第一屏蔽層135a的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鈦(Ti)或其 合金，且可藉由鍍覆製程形成第一屏蔽層135a。
圖12A至圖12D為用於闡述製造圖9中所示半導體封裝的方法中的主要製程的剖面示意圖。
參照圖12A，可將載體膜200貼附至支撐構件110的第二表面110B，且可分別在支撐構件110的第一貫穿孔110HA中及第二貫穿孔110HB中設置半導體晶片120及第二被動組件125B。
載體膜200可設置於支撐構件110的第二表面110B上且可在後續製程中用作用於處理支撐構件110的支撐體。本例示性實施例中採用的載體膜200可為例如可拆載體膜(detachable carrier film，DCF)等包括絕緣層及金屬層的銅箔層壓體(copper foil laminate)。作為另一實例，載體膜200可為各種習知類型的黏合膜。舉例而言，黏合膜可為黏合會藉由熱處理而削弱的熱固性黏合膠帶或黏合會藉由紫外線輻照而削弱的可紫外固化黏合膠帶等。
可將在貫穿孔110HA中的載體膜200的區域上的半導體晶片120設置成面朝下的形式，以使連接墊122貼附至載體膜200。相似地，多個第二被動組件125B亦可設置在第二貫穿孔110HB中的載體膜200的區域上。
接下來，參照圖12B，可使用第二包封體132包封設置於第一貫穿孔110HA及第二貫穿孔110HB中的半導體晶片120及第二被動組件125B。
根據本製程，第二包封體132可覆蓋第一包封體131的 上表面，即第一屏蔽層135a的上表面。與第一包封體131相似，可藉由習知方法形成第二包封體132。舉例而言，可使用對ABF進行層壓的方法。作為施加第二包封體的另一方法的實例，可使用例如利用刮刀施加油墨的網版印刷法、以霧形式施加油墨的噴墨印刷法等各種製程。可使用FR-4、BT樹脂等而非ABF來作為第二包封體132。另外，亦可使用例如環氧模製化合物(EMC)等習知的模製材料，且在特定實例中可使用為感光材料的感光成像包封體(PIE)。
接下來，參照圖12C，可在第二包封體132的上表面上形成覆蓋整個半導體封裝的第二屏蔽層135b。
可經由提前形成於第二包封體132中的導電通孔135c將在本製程中形成的第二屏蔽層135b連接至第一屏蔽層135a。第二屏蔽層135b可與第一屏蔽層135a一起提供為單一屏蔽結構。 第二屏蔽層135b及導電通孔135c的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鈦(Ti)或其合金，且可藉由鍍覆製程形成第二屏蔽層135b及導電通孔135c。
接下來，參照圖12D，可移除載體膜200，且可在支撐構件110的第二表面110B上形成連接構件140。
連接構件可包括重佈線層142及143，重佈線層142及143連接至半導體晶片120的連接墊120P及第二被動組件125B的連接端子。另外，可將重佈線層142及143連接至支撐構件的 配線結構115，即第二配線圖案112b，且亦可將重佈線層142及143電性連接至設置於支撐構件110的第一表面110A上的第一被動組件125A。
移除載體膜200的方法並無特別限制，且可藉由習知方法(例如，物理剝除(physical peel-off)、熱處理、紫外輻照等)移除載體膜200。可藉由依序形成多個絕緣層141並在絕緣層141中的每一者中形成配線圖案142及通孔143來獲得連接構件140。
另外，如圖9中所示，可在連接構件140上形成鈍化層150。另外，可藉由將第二重佈線層153的部分暴露出並接著形成外部連接端子170來製造圖9中所示半導體封裝100A。必要時，可在形成外部連接端子170之前形成凸塊下金屬層160。
根據本揭露中的例示性實施例的各個組件可以各種方式改變及實施。儘管以上例示性實施例示出劃分出第一貫穿孔與第二貫穿孔的形式，然而可採用僅一個貫穿孔且可將第二被動組件實施成與半導體晶片一起安裝於一個貫穿孔中。另外，根據另一例示性實施例，可省略屏蔽結構(圖13)，或者亦可使僅支撐構件的第一表面的上面設置有第一被動組件的區域低於其他區域(圖14)。
圖13及圖14為示出根據本揭露中的各種例示性實施例的半導體封裝的剖面圖。
參照圖13，除第一被動組件125A設置於支撐構件110的第一表面110A的僅部分上且連接構件140’具有單一重佈線層 而不採用屏蔽層以外，根據本例示性實施例的半導體封裝100A可被理解為與圖9及圖10中所示結構相似的結構。除非明確相反地闡述，否則可參照對圖9及圖10中所示半導體封裝100的相同組件或相似組件的說明來理解根據本例示性實施例的組件。
如圖13中所示，第一被動組件125A可設置於支撐構件110的第一表面110A的僅部分上。舉例而言，第一被動組件125A可設置於第一貫穿孔110HA及第二貫穿孔110HB的分區結構(partition structure)的僅上表面上且可不設置於半導體封裝的邊緣區上。另外，可不另外形成屏蔽層中的一者或兩者，且第一被動組件125A可藉由第一包封體131進行封裝且第二包封體132可被形成為直接接觸第一包封體131。作為實例，第二包封體132可由與第一包封體131相同的材料形成。在如本例示性實施例中一樣不形成單獨的屏蔽層的情形中，第一包封體131可不藉由單獨的製程(即，省略圖11C所示製程)形成，且一旦形成第二包封體132(圖12B所示製程)，則第二包封體132可形成為單一包封體以亦形成由圖13中的第一包封體131所代表的區域。
另外，與連接構件140’具有單一重佈線層142’及143’的形式對應的單一重佈線層可形成支撐構件110的配線結構115以及在絕緣層141’中電性連接至半導體晶片120及第二被動組件125B的通孔143’，且可包括連接至絕緣層141’上的通孔143’的配線圖案142’。根據另一例示性實施例，重佈線層可形成為多個層(具體而言，三或更多個層)而非單一層。
參照圖14，除支撐構件110的第一表面的水平高度不同且連接構件140’具有單一重佈線層以外，根據本例示性實施例的半導體封裝100B可被理解為與圖9及圖10中所示結構相似的結構。除非明確相反地闡述，否則可參照對圖9及圖10中所示半導體封裝100的相同組件或相似組件的說明來理解根據本例示性實施例的組件。另外，可參照對圖13中所示連接構件的說明來理解連接構件140’。
本例示性實施例中採用的支撐構件110的第一表面可具有不同的水平高度。具體而言，如圖14中所示，支撐構件110的第一表面的上面設置有第一被動組件125A的區域110A”具有的水平高度可低於支撐構件的第一表面的另一區域110A’的水平高度。與圖13中所示實例相似，支撐構件110的第一表面的上面設置有第一被動組件125A的區域110A”可為位於第一貫穿孔110HA與第二貫穿孔110HB之間的分區結構的上表面。當製備用於支撐構件110的絕緣結構時，所述上表面的高度可藉由僅對上面欲設置第一被動組件125A的區域110A”進行機加工而形成為較低。在此種情形中，第一包封體131可僅被提供至上面設置有第一被動組件125A的區域110A”，且第一包封體131的上表面可具有與上面不設置第一被動組件125A的區域110A’的水平高度實質上相同的平面。在此種情形中，第一包封體131可不形成於上面不設置第一被動組件125A的區域110A’上。
如上所述，模組的尺寸可藉由將支撐構件110的第一表 面作為安裝區域使用而減小，且關於組件之間的電磁干擾(EMI)的雜訊可藉由減小所述組件之間的間隔而減少。同時，EMI屏蔽效能可藉由引入額外的屏蔽結構而改善。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。可理解，當以「第一」及「第二」來指稱元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或 矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
如上所述，根據本揭露中的例示性實施例，可將支撐構件的上表面作為組件安裝區域使用，藉此增大組件安裝區域。因此，模組尺寸可減小，且組件之間的間隔可減小，藉此使關於所述組件之間的電磁干擾(EMI)的雜訊減少。EMI屏蔽效能可藉由引入額外的屏蔽結構而改善。
本揭露的各種優點及效果並非僅限於以上說明，且在對本揭露中的例示性實施例的說明中可更容易地理解所述各種優點及效果。
100：半導體封裝
110：支撐構件
110A：第一表面
110B：第二表面
110HA、110HB：貫穿孔
112a：第一配線圖案
112b：第二配線圖案
113、143H：通孔
115：㊣配線結構
120：半導體晶片
120P：連接墊
125A㊣、125B：被動組件
131：第一包封體
132：第二包封體
135a：第一屏蔽層
135b：第二屏蔽層
135c：導電通孔
140：連接構件
141：絕緣層
142：重佈線層/配線圖案
142H：圖案
143：重佈線層/通孔
150：鈍化層
160：凸塊下金屬層
170：電性連接結構/外部連接端子
HD：散熱結構
I-I，：線

Claims (13)

  1. 一種半導體封裝，包括：支撐構件，具有彼此相對的第一表面與第二表面，具有彼此間隔開的第一貫穿孔與第二貫穿孔，且具有將所述第一表面與所述第二表面彼此連接的配線結構；第一被動組件，設置於所述支撐構件的所述第一表面上且連接至所述配線結構；連接構件，設置於所述支撐構件的所述第二表面上且具有連接至所述配線結構的重佈線層；半導體晶片，設置於所述第一貫穿孔中且具有連接至所述重佈線層的連接墊；第二被動組件，設置於所述第二貫穿孔中且連接至所述重佈線層；第一包封體，設置於所述支撐構件的所述第一表面上且包封所述第一被動組件，其中所述第一包封體不包括任何穿透所述第一包封體的開口；第二包封體，包封所述支撐構件、所述第一包封體及所述半導體晶片；以及第一屏蔽層，設置於所述支撐構件及所述第一包封體的側表面上以及所述第一包封體的上表面上。
  2. 如申請專利範圍第1項所述的半導體封裝，更包括：第二屏蔽層，設置於所述第二包封體上且連接至所述第一屏 蔽層。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體的側表面與所述支撐構件的側壁實質上共面。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述支撐構件的所述第一表面的上面設置有所述第一被動組件的區域所具有的水平高度低於所述支撐構件的所述第一表面的其他區域的水平高度。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件包括散熱單元，所述散熱單元設置於與所述半導體晶片對應的區域中。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述第一被動組件所具有的尺寸小於所述第二被動組件的尺寸。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述第一被動組件及所述第二被動組件中的至少一者包括具有不同尺寸的多個被動組件。
  8. 如申請專利範圍第1項所述的半導體封裝，其中所述半導體晶片的安裝高度高於所述支撐構件的厚度，且所述第一包封體的上表面的高度高於所述半導體晶片的所述安裝高度。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體是由與所述第二包封體相同的樹脂形成。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述 第二貫穿孔是多個第二貫穿孔，且所述多個第二貫穿孔環繞所述第一貫穿孔。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述第一被動組件設置於所述支撐構件的將所述第一貫穿孔與所述第二貫穿孔彼此分離的部分上。
  12. 一種半導體封裝，包括：支撐構件，具有彼此相對的第一表面與第二表面，具有至少一個貫穿孔，且具有將所述第一表面與所述第二表面彼此連接的配線結構；第一被動組件，設置於所述支撐構件的所述第一表面上且連接至所述配線結構；連接構件，設置於所述支撐構件的所述第二表面上且具有連接至所述配線結構的重佈線層；半導體晶片，設置於所述至少一個貫穿孔中且具有連接至所述重佈線層的連接墊；第二被動組件，設置於所述至少一個貫穿孔中且連接至所述重佈線層；第一包封體，設置於所述支撐構件的所述第一表面上且包封所述第一被動組件；第二包封體，包封所述支撐構件、所述第一包封體、所述半導體晶片及所述第二被動組件；以及屏蔽層，設置於所述支撐構件及所述第一包封體的側表面上 以及所述第一包封體的上表面上，其中所述第一包封體具有與所述支撐構件的所述至少一個貫穿孔的內側表面實質上共面的側表面。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述第一包封體設置於所述支撐構件的所述第一表面上且具有與所述支撐構件對應的結構。
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