TW202002196A - 半導體封裝 - Google Patents

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wiring layer
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李用軍
金鎭洙
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝可包括：核心構件，具有第一貫穿孔及第二貫穿孔；被動組件，設置於所述核心構件的所述第一貫穿孔中；半導體晶片，設置於所述核心構件的所述第二貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上設置有連接墊；第一包封體，包封所述被動組件的至少部分且具有第一導熱度；第二包封體，包封所述半導體晶片的至少部分且具有較所述第一導熱度高的第二導熱度；以及連接構件，設置於所述半導體晶片的所述主動面上且包括電性連接至所述半導體晶片的所述連接墊的重佈線層。

Description

半導體封裝
本揭露是有關於一種包括半導體晶片及被動組件的半導體封裝。
在半導體封裝技術領域中，就半導體晶片的形式而言，一直需要小型化的半導體晶片，且就半導體晶片的功能而言，需要一種要求複雜化及多功能性的系統級封裝（system in package，SiP）技術。為達成此目的，越來越關注將多個晶片及組件安裝於單個封裝中的技術。
尤其是，在包括其中使用高頻訊號的組件（例如通訊模組或網路模組）的半導體封裝的情形中，需要開發一種用於在防止電性質減退的同時達成熱輻射性質的結構。
本揭露的態樣是提供一種包括半導體晶片及被動組件且達成改善的熱輻射性質的半導體封裝。
本揭露的另一態樣是提供一種半導體晶片及被動組件被具有不同導熱度水準的材料包封的半導體封裝。
根據本揭露的態樣，一種半導體封裝包括：核心構件，具有第一貫穿孔及第二貫穿孔；被動組件，設置於所述核心構件的所述第一貫穿孔中；半導體晶片，設置於所述核心構件的所述第二貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上設置有連接墊；第一包封體，包封所述被動組件的至少部分且具有第一導熱度；第二包封體，包封所述半導體晶片的至少部分且具有較所述第一導熱度高的第二導熱度；以及連接構件，設置於所述半導體晶片的所述主動面上且包括電性連接至所述半導體晶片的所述連接墊的重佈線層。
在下文中，將參照附圖對本揭露的實施例闡述如下。在圖式中，為清晰說明起見將誇大或減小元件的尺寸及形狀。電子裝置
圖1為示出電子裝置系統的例示性實施例的方塊圖。
參照圖1，電子裝置100可包括主板1010。在主板1010中，晶片相關組件1020、網路相關組件1030及其他組件1040可進行物理連接及/或電性連接。該些組件可與稍後將闡述的再另一組件組合，且可形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比-數位轉換器、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是可包括其他形式的晶片相關組件。此外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括：無線保真（wireless fidelity，Wi-Fi；電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。此外，網路相關組件1030可與晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor condenser，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與晶片相關組件1020及/或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的另一些組件，或可不物理連接至或不電性連接至主板1010的另一些組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機；圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，本揭露並非僅限於此，而是亦可端視電子裝置1000的類型而包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的例示性實施例的立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置中用於各種目的。舉例而言，母板1110可設置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件（例如照相機1130）可設置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為組件1120中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中，整合有眾多精細的電路，但此種半導體晶片本身可能無法用作已完成的半導體產品，且半導體晶片可能因外部物理或化學影響而受損。因此，半導體晶片可能無法照原樣使用，但可在電子裝置等中進行封裝及以封裝狀態使用。
由於半導體晶片的電路寬度與電子裝置的主板的電路寬度之間可能存在電性連接方面的差異，因而可能需要半導體封裝。具體而言，在半導體晶片的情形中，半導體晶片的連接墊的尺寸及各連接墊之間的間隔可為非常精細的，但在電子裝置中所使用的主板的情形中，主板的組件安裝墊的尺寸及各組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而可能需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
藉由封裝技術所製造的半導體封裝可端視半導體封裝的結構及用途而分類為扇入型半導體封裝或扇出型半導體封裝。
在以下說明中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3為扇入型半導體封裝在封裝前及封裝後的狀態的剖視圖。
圖4為示出對扇入型半導體封裝進行封裝的製程的剖視圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，例如氧化物層、氮化物層等，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，為了對連接墊2222進行重佈線，可根據半導體晶片2220的尺寸而在半導體晶片2220上形成連接構件2240。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）絕緣材料等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。因此，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）皆設置於半導體晶片內的一種封裝形式，且可具有優異的電性質並可以相對低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。具體而言，已開發出諸多安裝於智慧型電話中的元件以在具有緊湊的尺寸的同時達成快速的訊號傳輸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子皆需要設置在半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及各輸入/輸出端子之間的間隔可能仍不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之例示性實施例的剖視圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之例示性實施例的剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著在經歷封裝製程後再安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖視圖。
參照圖7，在扇出型半導體封裝2100中，半導體晶片2120的外部分可例如由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2202，且可在鈍化層2202的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如此，扇出型半導體封裝可具有其中輸入/輸出端子藉由形成於半導體晶片上的連接構件而向半導體晶片的外部部分進行重佈線及設置的一種形式。如上所述，在扇入型半導體封裝中，由於半導體晶片的所有輸入/輸出端子皆需要設置於半導體晶片內，因此半導體晶片的尺寸減小，且球的尺寸及間距亦需要減小。因此，可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件向半導體晶片的外部部分進行重佈線並設置的形式。因此，即使在半導體晶片的尺寸減小的情形中，亦可照樣在扇出型半導體封裝中使用標準化球佈局，且因此扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之例示性實施例的剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。換言之，如上所述，由於扇出型半導體封裝2100包括能夠將連接墊2122在半導體晶片2120上重佈線至半導體晶片2120的尺寸之外的扇出區域的連接構件2140，因此標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實作成具有較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱性質及電性質，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）型的形式更緊湊的形式實施，且可解決因翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝是指如上所述用於將半導體晶片安裝在電子裝置的主板等上並保護半導體晶片不受外部影響的封裝技術。扇出型半導體封裝是與例如中介基板等印刷電路板（PCB）的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等並具有扇入型半導體封裝嵌入其中。
在以下說明中，將參照圖式闡述其中半導體晶片及被動組件的安裝區域減小、半導體晶片與被動組件之間的電性通路縮短且熱輻射性質及電性質得以確保的半導體封裝。
圖9為示出半導體封裝的例示性實施例的剖視圖。
圖10為沿圖9的線I-I'截取的半導體封裝的剖視圖。
參照圖式，根據例示性實施例的半導體封裝100A可包括：核心構件110，具有第一貫穿孔110Ha及第二貫穿孔110Hb；第一金屬層115a及第二金屬層115b，設置於第一貫穿孔110Ha的內壁及第二貫穿孔110Hb的內壁上；至少一個被動組件125，設置於核心構件110的第一貫穿孔110Ha中；半導體晶片120，設置於核心構件110的第二貫穿孔110Hb中且具有主動面以及與主動面相對的非主動面，所述主動面上設置有連接墊122；第一包封體130a，包封核心構件110及被動組件125的至少部分；第二包封體130b，包封核心構件110及被動組件125的至少部分；連接構件140，設置於核心構件110、被動組件125及半導體晶片120的主動面上；背側配線結構190，設置於核心構件110上；背側鈍化層155，設置於背側配線結構190上；鈍化層150，設置於連接構件140上；凸塊下金屬層160，設置於鈍化層150的開口上；以及電性連接結構170，設置於鈍化層150上且連接至凸塊下金屬層160。
近來，由於用於行動設備的顯示器的尺寸增大了，因此需要增加電池容量。隨著電池容量的增加，電池所佔用的區域亦可能增加。為解決此問題，需要減小印刷電路板（PCB）的尺寸，且隨著印刷電路板的尺寸減小，組件的安裝區域的尺寸亦被設計成亦會減小。因此，增加了對模組化的興趣。相關技術中安裝多個組件的技術的實例可為板上晶片（chip on board，COB）技術。板上晶片是利用表面安裝技術（surface mount technology，SMT）將個別的被動元件及半導體封裝安裝於印刷電路板上。所述技術具有成本方面的優點，但由於需要寬的安裝區域來維持各組件之間的顯著減小的間隔，因此各組件之間的電磁干擾（EMI）是高的，且半導體晶片與被動組件之間的距離為大的，因而使得電雜訊可能增加。
然而，在根據例示性實施例的半導體封裝100A中，可在單個封裝中設置多個被動組件125及半導體晶片120並使其模組化。因此，可減小各組件之間的距離，且可減小印刷電路基板（例如主板）中的安裝區域。此外，可顯著縮短半導體晶片120與被動組件125之間的電性通路，且因此可解決雜訊問題。
此外，在根據例示性實施例的半導體封裝100A中，可分開使用第一包封體130a及第二包封體130b來包封所述多個被動組件125及半導體晶片120，且因此可改善熱輻射性質。由於半導體晶片120的熱輻射量與被動組件125的熱輻射量是不同的，因此在使用一種包封體包封半導體晶片120及被動組件125的情形中，熱輻射可能為低效率的。尤其是，例如電感器及電容器等被動組件125的性質可端視包封體的材料而受影響，且因此可能存在例如射頻（radio frequency，RF）性質等電性質減退。然而，在根據例示性實施例的扇出型半導體封裝100A中，可使用具有不同導熱度水準的第一包封體130a及第二包封體130b來分別包封被動組件125及半導體晶片120，且因此可同時確保熱輻射性質及電性質。
第一包封體130a可具有第一導熱度，且第二包封體130b可具有較第一導熱度高的第二導熱度。藉由將包封半導體晶片120（具有相對高的熱輻射量的主動組件）的第二包封體130b配置成具有較包封被動組件125的第一包封體130a的導熱度高的導熱度，可改善整個半導體封裝100A的熱輻射性質。此外，藉由將包封被動組件125的第一包封體130a配置成不包含可能會影響電性質的材料（例如金屬填料等），亦可確保電性質。第一包封體130a及第二包封體130b的材料可不受特別限制。舉例而言，可使用絕緣材料，且所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中在以上樹脂材料中包括例如填料等加強構件的樹脂，亦即，例如味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）等。此外，可使用例如環氧模製化合物（epoxy molded compound，EMC）等模製材料，且若需要，則可使用例如感光成像包封體（photo imageable encapsulant，PIE）等感光性材料。此外，若需要，則亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入無機填料及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料。
在以下說明中，將更詳細地闡述根據例示性實施例的半導體封裝100A中所包括的元件。
核心構件110可端視特定材料而進一步提高半導體封裝100A的硬度，且可用於確保第一包封體130a及第二包封體130b的厚度均勻性等。核心構件110可包括多個第一貫穿孔110Ha及第二貫穿孔110Hb。第一貫穿孔110Ha與第二貫穿孔110Hb可彼此物理地間隔開。第一貫穿孔110Ha可穿透核心構件110，且被動組件125可設置於第一貫穿孔110Ha中。如圖10所示，被動組件125可與第一貫穿孔110Ha的壁間隔開，且可被第一貫穿孔110Ha的壁環繞，但本揭露並非僅限於此。第二貫穿孔110Hb可穿透核心構件110及第一包封體130a，且半導體晶片120可設置於第二貫穿孔110Hb中。半導體晶片120可與第二貫穿孔110Hb的壁間隔開某一距離，且可被第二貫穿孔110H的壁環繞。然而，本揭露並非僅限於以上例示性實施例，而是可被修改成具有各種形式，且端視經修改的形式而定，可執行不同的功能。若需要，則可省略核心構件110，但可能有利的是包括核心構件110以確保本揭露中所預期的板級可靠性。
核心構件110可包括核心絕緣層111、設置在核心絕緣層111的兩個表面上的配線層112以及穿透核心絕緣層111並對上部分及下部分上的配線層112進行連接的核心通孔113。因此，設置在核心絕緣層111的兩個表面上的配線層112可經由核心通孔113彼此電性連接。
作為核心絕緣層111的材料，可使用絕緣材料，且在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或將樹脂材料浸入於無機填料及/或例如玻璃纖維（或玻璃布或玻璃纖維布）等核心材料中的絕緣材料，例如預浸體（prepreg）、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。核心構件110可用作支撐構件。
配線層112可用於對半導體晶片120的連接墊122進行重佈線。配線層112的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。配線層112可端視對應層的設計而執行各種功能。舉例而言，配線層112可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112可包括通孔接墊、焊線接墊、連接端子墊等。
核心通孔113可將形成於不同層上的配線層112彼此電性連接，且因此在核心構件110中形成電性通路。核心通孔113的材料亦可為導電材料。核心通孔113中的每一者可利用導電材料完全填充，或者導電材料可沿通孔孔洞的壁形成。另外，核心通孔113中的每一者可具有任何習知的形狀，例如圓柱形狀以及錐形狀。
第一金屬層115a及第二金屬層115b可分別設置在第一貫穿孔110Ha的內壁及第二貫穿孔110Hb的內壁上。第一金屬層115a及第二金屬層115b可設置成如圖10所示分別環繞被動組件125及半導體晶片120，且可在至少一個區域中連接至核心構件110的配線層112以及背側配線結構190的背側金屬層192a及背側金屬層192b的至少部分。可引入第一金屬層115a及第二金屬層115b以改善被動組件125及半導體晶片120的電磁干擾屏蔽效果及熱輻射效果。第一金屬層115a及第二金屬層115b可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第一金屬層115a及第二金屬層115b可藉由習知的鍍覆製程來形成，且可被形成作為晶種層及導電層。第一金屬層115a及第二金屬層115b可用作接地，且在此種情形中，第一金屬層115a及第二金屬層115b可電性連接至連接構件140的重佈線層142a及重佈線層142b的接地。
半導體晶片120可為其中數百至數百萬個元件整合於單一晶片中的積體電路（IC）。半導體晶片120可為處理器晶片，例如中央處理單元（CPU）、圖形處理單元（GPU）、場域可程式化閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，或者更具體而言為應用處理器（application processor，AP）。然而，半導體晶片120並非僅限於此。半導體晶片120可為邏輯晶片，例如類比-數位轉換器或應用專用積體電路（ASIC）等；或者記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體）或非揮發性記憶體（例如，唯讀記憶體及快閃記憶體），但並非僅限於此。該些半導體晶片亦可彼此組合。
在半導體晶片120中，上面設置有連接墊122的表面可為主動面，且相對的表面可為非主動面。半導體晶片120可以主動晶圓為基礎形成。在此種情形中，第一半導體晶片120的本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將第一半導體晶片120電性連接至其他組件。連接墊122的材料可為例如鋁（Al）等導電材料。在本體121上可形成使得能夠暴露出連接墊122的鈍化層，且鈍化層可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。
每一被動組件125可為電容器，例如多層陶瓷電容器（MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）、電感器（例如功率電感器或珠粒）等。被動組件125可具有不同的尺寸及厚度。另外，被動組件125可具有與半導體晶片120的厚度不同的厚度。根據例示性實施例的半導體封裝100A可在不同的製程中包封被動組件125及半導體晶片120，且因此可顯著減少上述由寬度差異所造成的缺陷問題。被動組件125的數目可不受特別限制，且可存在較圖式所示例示性實施例更多數目或更少數目的被動組件125。
第一包封體130a可填充第一貫穿孔110Ha的至少部分，且可包封被動組件125中的至少一者。包封形式可不受特別限制，且可存在可各種形式，只要第一包封體130a嵌入被動組件125的至少部分即可。第一包封體130a可覆蓋被動組件125的上表面的至少部分，且可填充第一貫穿孔110Ha的壁與所述多個被動組件125的側表面之間的空間的至少部分。第一包封體130a可延伸至核心構件110上，且設置在核心構件110上，並且可接觸核心絕緣層111的上表面。
第二包封體130b可填充第二貫穿孔110Hb的至少部分，且包封半導體晶片120。包封形式可不受特別限制，且可存在可各種形式，只要第二貫穿孔110Hb嵌入半導體晶片120的至少部分即可。舉例而言，第二貫穿孔110Hb可覆蓋核心構件110及半導體晶片120的非主動面的至少部分，且可填充第二貫穿孔110Hb的壁與半導體晶片120的側表面之間的空間的至少部分。由於第二包封體130b填充第二貫穿孔110Hb，因此第二包封體130b可充當用於固定半導體晶片120的黏合劑，且亦可減少彎曲現象。如上所述，第二包封體130b可設置在半導體晶片120的上部分上，延伸至被動組件125的上部分及核心構件的上部分，且可設置在被動組件125及核心構件110上的第一包封體130a上。因此，第一包封體130a及第二包封體130b可依序成層及設置在被動組件125及核心構件110上，且僅第二包封體130b可設置在半導體晶片120上。
第一包封體130a與第二包封體130b可包含不同的材料，且因此可具有不同的導熱度水準。如上所述，第二包封體130b可具有較第一包封體130a的導熱度高的導熱度。因此，可識別第一包封體130a與第二包封體130b之間的邊界。
連接構件140可對半導體晶片120的連接墊122進行重佈線。藉由連接構件140，可對半導體晶片120的具有各種功能的數十或數百個連接墊122進行重佈線，且連接墊122可根據所述各種功能而經由電性連接結構170物理連接至及/或電性連接至外部元件。連接構件140可包括：第一絕緣層141a，設置於核心構件110、被動組件125及第一半導體晶片120的主動面上；第一重佈線層142a，設置於第一絕緣層141a上；第一通孔143a，對第一重佈線層142a與半導體晶片120的連接墊122進行連接且對第一重佈線層142a與被動組件125進行連接；第二絕緣層141b，設置於第一絕緣層141a上；第二重佈線層142b，設置於第二絕緣層141b上；以及第二通孔143b，穿透第二絕緣層141b以對第一重佈線層142a與第二重佈線層142b進行連接。第一重佈線層142a及第二重佈線層142b可電性連接至第一半導體晶片120的連接墊122以及被動組件125。連接構件140可包括較圖所示例示性實施例更大數目的絕緣層、重佈線層及通孔。
絕緣層141a、絕緣層141b及絕緣層141c中每一者的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為所述絕緣材料。換言之，絕緣層141a及絕緣層141b中的每一者可為感光性絕緣層。在其中絕緣層141a及絕緣層141b具有感光性質的情形中，絕緣層141a及絕緣層141b的厚度可進一步減小，且可更容易達成通孔143a及通孔143b的精密間距。絕緣層141a及絕緣層141b中的每一者可為包含絕緣樹脂及無機填料的感光性絕緣層。在其中絕緣層141a及絕緣層141b為多層的情形中，絕緣層141a的材料及絕緣層141b的材料可為彼此相同，或若需要亦可為彼此不同。在其中絕緣層141a及絕緣層141b為多層的情形中，絕緣層141a及絕緣層141b可端視製程而彼此整合，進而使得絕緣層之間的邊界可為不明顯。可形成較圖中所示例示性實施例更大數目的絕緣層。
重佈線層142a及重佈線層142b可實質上用於對連接墊122進行重佈線。重佈線層142a及重佈線層142b中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。重佈線層142a及重佈線層142b可端視相應層的設計而執行各種功能。舉例而言，重佈線層142a及重佈線層142b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a及重佈線層142b可包括通孔接墊圖案、電性連接結構接墊圖案等。
通孔143a及通孔143b可對形成於不同層上的重佈線層142a及重佈線層142b、連接墊122、被動組件125等進行電性連接，且因此在封裝100A中形成電性通路。通孔143a及通孔143b中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。通孔143a及通孔143b中的每一者可利用導電材料完全填充，或者導電材料可沿通孔的壁形成。通孔143a及通孔143b可具有任何習知的形狀，例如錐形狀、圓柱形狀等。
背側配線結構190可包括：第一背側金屬層192a，設置在第一包封體130a上；背側通孔193，穿透第一包封體130a及第二包封體130b或者穿透第二包封體130b，且連接至核心構件110的配線層112或者第一背側金屬層192a；以及第二背側金屬層192b，設置在第二包封體130b上且連接至背側通孔193。第一背側金屬層192a可在至少一部分上連接至第一金屬層115a及第二金屬層115b。背側通孔193在連接至核心構件110的配線層112的情形中的深度與背側通孔193在連接至第一背側金屬層192a的情形中的深度可不同地形成。第二背側金屬層192b可設置在半導體晶片120及被動組件125的上部分上，且改善電磁干擾屏蔽效果及熱輻射效果。背側金屬層192a及背側金屬層192b以及背側通孔193的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。背側金屬層192a及背側金屬層192b以及背側通孔193的至少部分可用作接地，且在此種情形中，連接構件140的重佈線層142a及重佈線層142b上的接地可經由第一金屬層115a及第一金屬層115b電性連接。背側通孔193可具有未示出的在某一方向上沿半導體晶片120及被動組件125延伸的溝槽通孔或線通孔形狀。在此種情形中，背側通孔193與第二背側金屬層192b一起可完全屏蔽半導體晶片120及被動組件125，藉此進一步改善電磁干擾屏蔽效果。背側通孔193的形狀可在圖中的剖面中為錐形狀，且所述錐形狀可與連接構件140的通孔143a及通孔143b呈相反的方向。
鈍化層150可保護連接構件140不受外部物理或化學損害。鈍化層150可具有開口，所述開口使得能夠暴露出連接構件140的第二重佈線層142b的至少部分。在鈍化層150中所形成的開口151的數目可為數十至數千個。鈍化層150的材料可無特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。亦可在背側配線結構190上形成背側鈍化層155。背側鈍化層155可保護背側金屬層192a及背側金屬層192b。鈍化層150與背側鈍化層155可包含相同的材料，且因此可用於控制熱膨脹係數（coefficient of thermal expansion，CTE）作為對稱效果。
凸塊下金屬層160可提高電性連接結構170的連接可靠性，且因此提高封裝100A的板級可靠性。凸塊下金屬層160可連接至被鈍化層150的開口所暴露的連接構件140的第二重佈線層142b。可藉由任何已知金屬化方法且使用任何已知導電材料（例如金屬）在鈍化層150的開口中形成凸塊下金屬160，但並非僅限於此。
電性連接結構170可外部物理連接及/或外部電性連接半導體封裝100A。舉例而言，半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170可由等導電材料（例如，焊料）形成。然而，此僅為實例，且電性連接結構170的材料不特別受限於此。電性連接結構170可為接腳、球、引腳等。電性連接結構170可形成為多層結構或單層結構。在電性連接結構170形成為多層結構的情形中，電性連接結構170可包含銅（Cu）柱及焊料。在電性連接結構170形成為單層結構的情形中，電性連接結構170可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數目、間隔、設置形式等無特別限制，而是可由熟習此項技術者根據設計特定細節而以各種方式進行修改。舉例而言，電性連接結構170可被設置為數十至數千的數量，亦或多於數十至數千或者少於數十至數千的數量。
電性連接結構170中的至少一者可設置在半導體晶片120的扇出區域中。所述扇出區域可指超出設置有半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有減小的厚度，且可具有價格競爭力。
圖11A至圖11I為示出製造圖9所示半導體封裝的製程的例示性實施例的圖。
參照圖11A，可製備核心構件110，可形成穿透核心構件110的上表面及下表面的第一貫穿孔110Ha，且可在第一貫穿孔110Ha的內壁上形成第一金屬層115a。第一貫穿孔110Ha可利用機械鑽孔及/或雷射鑽孔來形成。然而，本揭露並非僅限於此。第一貫穿孔110Ha可端視核心絕緣層111的材料而藉由使用用於拋光的顆粒的噴砂方法、使用電漿的乾式蝕刻方法等來形成。第一貫穿孔110Ha的尺寸、形狀等可根據待安裝的被動組件125的尺寸、形狀等來設計。第一金屬層115a可藉由鍍覆製程來形成，且亦可與核心構件110的配線層112及核心通孔113一起形成。第一金屬層115a可連接至核心構件110的上表面及下表面上的配線層112。可理解，配線層112的部分形成第一金屬層115a，且在此種情形中，第一金屬層115a可尤其是指在配線層112中設置在第一貫穿孔110Ha的內壁中的區域。
參照圖11B，可將黏合膜180貼附至核心構件110的部分，且可在第一貫穿孔110Ha中設置被動組件125。黏合膜180的類型無特別限制，只要黏合膜180能夠固定核心構件110即可。舉例而言，可使用習知的膠帶作為黏合膜180。習知的膠帶的實例可為黏合強度藉由熱處理而變弱的熱處理可固化黏合膠帶、黏合強度藉由紫外線輻射而變弱的紫外線可固化黏合膠帶等。可例如藉由將被動組件125貼附至黏合膜180的表面而在第一貫穿孔110Ha中設置被動組件125。
參照圖11C，可使用第一包封體130a密封被動組件125，且可剝離黏合膜180。第一包封體130a可至少密封核心構件110及被動組件125的上表面，且可填充第一貫穿孔110Ha中的空間。第一包封體130a可藉由習知的方法來形成。舉例而言，第一包封體130a可藉由對第一包封體130a的前驅物進行層疊及固化來形成或者可藉由利用第一包封體130a塗佈黏合膜180的表面以密封被動組件125並進行固化來形成。藉由固化，可固定被動組件125。作為層疊方法，舉例而言，可利用其中在高溫下對物體施加壓力達某一時間段並減小壓力的熱壓製程、在冷壓製程中冷卻物體以及對加工工具進行分離的方法等。作為塗佈方法，舉例而言，可利用使用刮板塗抹油墨的網版印刷方法、使油墨霧化並對霧化的油墨進行噴射的噴射印刷方法等。剝離黏合膜180的方法可不受特別限制，但可藉由習知的方法來實作。舉例而言，在其中使用黏合強度藉由熱處理變弱的熱處理可固化黏合膠帶、黏合強度藉由紫外線輻射變弱的紫外線可固化黏合膠帶等的情形中，可在藉由黏合膜180的熱處理或藉由對黏合膜180照射紫外射線而使黏合膜180的黏合強度變弱之後，形成黏合膜180的剝離。
參照圖11D，可形成穿透核心構件110及第一包封體130a的上表面及下表面的第二貫穿孔110Hb，可在第二貫穿孔110Hb的內壁中形成第二金屬層115b，且可在第一包封體130a上形成第一背側金屬層192a。第二貫穿孔110Hb可藉由機械鑽孔及/或雷射鑽孔來形成。第二貫穿孔110Hb可被形成為與第一貫穿孔110Ha間隔開，且第二貫穿孔110Hb的尺寸、形狀等可根據待安裝的半導體晶片120的尺寸、形狀及數目來設計。第二金屬層115b可藉由鍍覆製程來形成，且可連接至核心構件110的上表面及/或下表面上的配線層112。在鍍覆製程中，鍍覆材料可自第二金屬層115b延伸至第一包封體130a，且可形成第一背側金屬層192a。
參照圖11E，可將黏合膜185貼附至核心構件110的部分，且可在第二貫穿孔110Hb中設置半導體晶片120。可例如藉由將半導體晶片120貼附至黏合膜185的表面而在第二貫穿孔110Hb中設置半導體晶片120。半導體晶片120可設置成面朝下的形式，以使連接墊122貼附至黏合膜185。
參照圖11F，可使用第二包封體130b包封半導體晶片120，且可剝離黏合膜185。第二包封體130b可包封核心構件110及半導體晶片120的至少非主動面，且填充第二貫穿孔110Hb中的空間。第二包封體130b可被形成為覆蓋核心構件110及被動組件125上的第一包封體130a。關於形成第二包封體130b的製程及剝離黏合膜185的製程，參照圖11C闡述的對形成第一包封體130a的製程及剝離黏合膜180的製程的上述相同說明可應用於所述製程。
參照圖11G，可在黏合膜185被移除的核心構件110、半導體晶片120的主動面以及被動組件125的下表面上形成連接構件140的第一絕緣層141a、第一重佈線層142a及第一通孔143a。第一絕緣層141a可藉由層疊感光成像介電（PID）絕緣材料、使用光通孔形成通孔孔洞以及利用鍍覆製程形成第一重佈線層142a及第一通孔143a來形成。
參照圖11H，可形成連接構件140的第二絕緣層141b、第二通孔143b及第二重佈線層142b，且可在第二包封體130b上形成穿透第一包封體130a及第二包封體130b的背側通孔193以及第二背側金屬層192b。因此，可最終形成連接構件140及背側配線結構190。根據例示性實施例，可形成連接構件140，然後可形成背側配線結構190的背側通孔193及第二背側金屬層192b，或者第二通孔143b及第二重佈線層142b可與背側通孔193及第二背側金屬層192b同時形成。
參照圖11I，可形成覆蓋第二重佈線層142b的鈍化層150，可在鈍化層150上形成使得能夠暴露出第二重佈線層142b的至少部分的開口，且可在所述開口上形成凸塊下金屬層160。此外，可在第二包封體130b及背側配線結構190上形成背側鈍化層155。鈍化層150可藉由對鈍化層150的前驅物進行層疊及固化、藉由對鈍化層150的材料進行噴射及固化等來形成。背側鈍化層155可藉由與以上相同的方法來形成，且可與鈍化層150同時形成或者藉由單獨的製程來形成。凸塊下金屬層160可藉由習知的金屬化方法來形成。
此外，一起參照所述圖及圖9，可在凸塊下金屬層160上形成電性連接結構170。形成電性連接結構170的方法可不受特別限制，但可端視結構或形狀而藉由相應技術領域中的習知方法來形成。電性連接結構170可藉由回焊來固定以增強固定強度，電性連接結構170的部分可嵌入鈍化層150中，且剩餘的部分可被暴露至外部，藉此提高可靠性。在一些情形中，可執行僅直至形成凸塊下金屬層160的製程，且若需要，則後續製程可作為單獨的製程執行。
同時，一系列製程可包括：在藉由上述製程製備高容量大小的核心構件110以及製造多個封裝100A之後，藉由切割製程單體化為單獨的封裝100A的製程。
圖12為半導體封裝的另一例示性實施例的剖視圖。
參照圖12，在根據另一例示性實施例的半導體封裝100B中，第二包封體130b可更包含導熱填料135。舉例而言，第一包封體130a與第二包封體130b可使用相同或相似類型的樹脂絕緣材料，且第二包封體130b可更包含導熱填料135，因此第二包封體130b可具有較第一包封體130a的導熱度高的導熱度。舉例而言，即使在其中導熱填料135包括導電材料的情形中，包括端視包封材料而受電性質影響的高頻被動組件的被動組件125亦可被如上所述不包含導熱填料135的第一包封體130a包封，且因此可能不會發生電性質的減退。
導熱填料135可包括碳填料、金屬填料、金屬化合物填料、樹脂填料及無機填料中的至少一者。碳填料可包括碳奈米管、石墨烯、石墨烯氧化物、石墨、碳黑及碳-金屬化合物中的至少一者。金屬填料可包括鎳（Ni）、鋅（Zn）、鎂（Mg）、銀（Ag）及銅（Cu）的金屬顆粒中的至少一者。無機填料可包括氮化鋁、氧化鋁、氮化硼、二氧化矽、碳化矽、氧化鎂、氧化鋅及鈦中的至少一者。由於其他組件或製造方法的說明實質上相同於半導體封裝100A的說明，因此將不再對其予以贅述。
圖13為示出半導體封裝的另一例示性實施例的剖視圖。
參照圖13，在根據另一例示性實施例的半導體封裝100C中，背側配線結構190可包括第一背側金屬層192a及第二背側金屬層192b以及第一背側通孔193a及第二背側通孔193b。換言之，除連接至第二背側金屬層192b的第二背側通孔193b以外，半導體封裝100C可更包括穿透第一包封體130a的至少部分且對核心構件110的配線層112與第一背側金屬層192a進行連接的第一背側通孔193a。第一背側通孔193a可在第一背側金屬層192a形成之前形成。第一背側通孔193a及第二背側通孔193b的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。由於其他組件或製造方法的說明實質上相同於半導體封裝100A的說明，因此將不再對其予以贅述。
圖14為示出半導體封裝的另一例示性實施例的剖視圖。
參照圖14，在根據另一例示性實施例的半導體封裝100D中，背側配線結構190可包括背側金屬層192及背側通孔193。換言之，半導體封裝100D可包括位於第二包封體130b上的背側金屬層192以及背側通孔193，背側通孔193穿透第一包封體130a及第二包封體130b且對背側金屬層192與核心構件110的配線層112進行連接。背側通孔193可為在未示出的某一方向上沿半導體晶片120及被動組件125延伸的線通孔或溝槽通孔。由於其他組件或製造方法的說明實質上相同於半導體封裝100A的說明，因此將不再對其予以贅述。
圖15為示出半導體封裝的另一例示性實施例的剖視圖。
參照圖15，在根據另一例示性實施例的半導體封裝100E中，核心構件110可包括：第一核心絕緣層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌入第一核心絕緣層111a中；第二配線層112b，設置成與第一核心絕緣層111a的第一配線層112a所嵌入的區域相對；第二絕緣層111b，設置於第一核心絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，設置於第二絕緣層111b上。第一配線層112a、第二配線層112b以及第三配線層112c可電性連接至連接墊122。第一配線層112a與第二配線層112b以及第二配線層112b與第三配線層112c可經由分別穿透第一絕緣層111a及第二絕緣層111b的第一核心通孔113a及第二核心通孔113b而彼此電性連接。
第一配線層112a可凹陷於第一核心絕緣層111a的內部。在其中第一配線層112a如上凹陷於第一核心絕緣層111a的內部、因而使得第一核心絕緣層111a的下表面與第一配線層112a的下表面具有台階部分的情形中，可防止由第一包封體130的材料滲漏而造成的第一配線層112a的污染。核心構件110的配線層112a、配線層112b及配線層112c的厚度可大於連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。
當第一核心通孔113a的孔洞形成時，第一配線層112a的一些接墊可充當終止元件。因此，就製程而言可能有利的是將第一核心通孔113a配置成具有第一核心通孔113a的上表面的寬度大於下表面的寬度的錐形狀。在此種情形中，第一核心通孔113a可與第二配線層112b的接墊圖案整合於一起。此外，當第二核心通孔113b的孔洞形成時，第二配線層112b的一些接墊可充當終止元件，且因此就製程而言，亦可能有利的是將第二核心通孔113b配置成具有第二核心通孔113b的上表面的寬度大於下表面的寬度的錐形狀。在此種情形中，第二核心通孔113b可與第三配線層112c的接墊圖案整合於一起。
參照圖9及其他闡述的其他組件（例如第一包封體130a及第二包封體130b）等的說明可應用於根據另一例示性實施例的半導體封裝100E。因此，由於組件的詳細說明實質上相同於以上半導體封裝100A的說明，因此將不再對其予以贅述。
圖16為示出半導體封裝的另一例示性實施例的剖視圖。
參照圖16，在半導體封裝100F中，核心構件110可包括：第一核心絕緣層111a；第一配線層112a及第二配線層112b，設置於第一核心絕緣層111a的兩個表面上；第二絕緣層111b，設置於第一絕緣層112a上且覆蓋第一配線層112a；第三重佈線層112c，設置於第二絕緣層111b上；第三絕緣層111c，設置於第一核心絕緣層111a上且覆蓋第二配線層112b；以及第四配線層112d，設置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。由於核心構件110可包括更大數目的配線層112a、配線層112b、配線層112c及配線層112d，因此連接構件140可被進一步簡化。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可得以解決。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別穿透第一核心絕緣層111a、第二核心絕緣層111b及第三核心絕緣層111c的第一核心通孔113a、第二核心通孔113b及第三核心通孔113c而電性連接。
第一核心絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。基本上，第一核心絕緣層111a可具有相對大的厚度以維持硬度，且可引入第二核心絕緣層111b及第三核心絕緣層111c以形成更大數目的配線層112c及配線層112d。第一核心絕緣層111a可包含與第二核心絕緣層111b及第三核心絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一核心絕緣層111a可例如為包括核心、填料及絕緣樹脂的預浸體，且第二核心絕緣層111b及第三核心絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電膜，但並非僅限於此。類似地，穿透第一核心絕緣層111a的第一核心通孔113a的直徑可大於穿透第二核心絕緣層111b及第三核心絕緣層111c的第二核心通孔113b及第三核心通孔113c的直徑。核心構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。
參照圖9及其他闡述的其他組件（例如第一包封體130a及第二包封體130b）等的說明可應用於根據另一例示性實施例的半導體封裝100E。因此，由於組件的詳細說明實質上相同於以上半導體封裝100A的說明，因此將不再對其予以贅述。
在本揭露中，用語「下部分」、「下表面」等可意謂朝向扇出型半導體封裝的安裝表面的方向，且用語「上部分」、「上表面」等可指示相反的方向。然而，如上所界定的方向是為了易於說明，且本揭露的範圍不特別受限於此。
在本揭露中，用語「連接（connected或connecting）」可包括其中組件經由黏合層等間接連接的情形。此外，「電性連接（electrically connected或electrically connecting）」可包括其中組件物理連接的情形以及其中組件不物理連接的情形。另外，用語「第一」及「第二」用於將一個組件與另一組件區分開，且並不限定所述組件的次序及/或重要性等。在一些情形中，在不背離本揭露的權利的範圍條件下，第一組件可被稱為第二組件，且同樣地，第二組件可被稱為第一組件。
作為本揭露的效果，可提供一種具有改善的熱輻射性質的半導體封裝。
用語「例示性實施例」可不必指示同一例示性實施例，而是可被提供來強調本揭露的不同獨特特徵。然而，可不必排除所提出的例示性實施例與另一例示性實施例的組合。舉例而言，儘管在另一例示性實施例中未提供在一例示性實施例中的某一組件的說明，然而應理解，除非在另一例示性實施例中另有指明，否則所述說明可與另一例示性實施例相關。
本揭露中所使用的用語用於闡述例示性實施例，且並非旨在進行限制。除非另外指明，否則單數用語包括複數形式。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝 100A‧‧‧半導體封裝/扇出型半導體封裝/封裝 100B、100C、100D、100E、100F‧‧‧半導體封裝 110‧‧‧核心構件 110Ha‧‧‧第一貫穿孔 110Hb‧‧‧第二貫穿孔 111‧‧‧核心絕緣層 111a‧‧‧第一核心絕緣層/第一絕緣層 111b‧‧‧第二核心絕緣層/第二絕緣層 111c‧‧‧第三核心絕緣層/第三絕緣層 112‧‧‧配線層 112a‧‧‧第一配線層/配線層 112b‧‧‧第二配線層/配線層 112c‧‧‧第三配線層/配線層 112d‧‧‧第四配線層/配線層 113‧‧‧核心通孔 113a‧‧‧第一核心通孔 113b‧‧‧第二核心通孔 113c‧‧‧第三核心通孔 115a‧‧‧第一金屬層 115b‧‧‧第二金屬層 120、2120、2220‧‧‧半導體晶片 121、1101、2121、2221‧‧‧本體 122、2122、2222‧‧‧連接墊 125‧‧‧被動組件 130a‧‧‧第一包封體 130b‧‧‧第二包封體 135‧‧‧導熱填料 140、2140、2240‧‧‧連接構件 141a‧‧‧第一絕緣層 141b‧‧‧第二絕緣層 142a‧‧‧重佈線層/第一重佈線層 142b‧‧‧重佈線層/第二重佈線層 2142‧‧‧重佈線層 143a‧‧‧第一通孔/通孔 143b‧‧‧第二通孔/通孔 150、2150、2223、2250‧‧‧鈍化層 2251‧‧‧開口 155‧‧‧背側鈍化層 160、2160、2260‧‧‧凸塊下金屬層 170‧‧‧電性連接結構 180、185‧‧‧黏合膜 190‧‧‧背側配線結構 192a‧‧‧背側金屬層/第一背側金屬層 192b‧‧‧背側金屬層/第二背側金屬層 193‧‧‧背側通孔 193a‧‧‧第一背側通孔 193b‧‧‧第二背側通孔 1000‧‧‧電子裝置 1010、2500‧‧‧主板 1020‧‧‧晶片相關組件 1030‧‧‧網路相關組件 1040‧‧‧組件 1050‧‧‧照相機模組 1060‧‧‧天線 1070‧‧‧顯示器裝置 1080‧‧‧電池 1090‧‧‧訊號線 1100‧‧‧智慧型電話 1110‧‧‧母板 1120‧‧‧電子組件/組件 1130‧‧‧照相機 2100‧‧‧扇出型半導體封裝 2130‧‧‧包封體 2141、2241‧‧‧絕緣層 2143、2243‧‧‧通孔 2170、2270‧‧‧焊球 2200‧‧‧扇入型半導體封裝 2242‧‧‧配線圖案 2243h‧‧‧通孔孔洞 2280‧‧‧底部填充樹脂 2290‧‧‧模製材料 2301、2302‧‧‧中介基板 I-I'‧‧‧線
結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣以及優點，在附圖中： 圖1為示出電子裝置系統的例示性實施例的方塊圖。 圖2為示出電子裝置的例示性實施例的立體圖。 圖3A及圖3B為扇入型半導體封裝在封裝前及封裝後的狀態的剖視圖。 圖4為示出對扇入型半導體封裝進行封裝的製程的剖視圖。 圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之例示性實施例的剖視圖。 圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之例示性實施例的剖視圖。 圖7為扇出型半導體封裝的剖視圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之例示性實施例的剖視圖。 圖9為示出半導體封裝的例示性實施例的剖視圖。 圖10為示出沿圖9的線I-I'截取的半導體封裝的剖視圖。 圖11A至圖11I為示出製造圖9所示半導體封裝的製程的例示性實施例的圖。 圖12為示出半導體封裝的另一例示性實施例的剖視圖。 圖13為示出半導體封裝的另一例示性實施例的剖視圖。 圖14為示出半導體封裝的另一例示性實施例的剖視圖。 圖15為示出半導體封裝的另一例示性實施例的剖視圖。 圖16為示出半導體封裝的另一例示性實施例的剖視圖。
100A‧‧‧半導體封裝/扇出型半導體封裝/封裝
110‧‧‧核心構件
110Ha‧‧‧第一貫穿孔
110Hb‧‧‧第二貫穿孔
111‧‧‧核心絕緣層
112‧‧‧配線層
113‧‧‧核心通孔
115a‧‧‧第一金屬層
115b‧‧‧第二金屬層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
125‧‧‧被動組件
130a‧‧‧第一包封體
130b‧‧‧第二包封體
140‧‧‧連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
142a‧‧‧重佈線層/第一重佈線層
142b‧‧‧重佈線層/第二重佈線層
143a‧‧‧第一通孔/通孔
143b‧‧‧第二通孔/通孔
150‧‧‧鈍化層
155‧‧‧背側鈍化層
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
190‧‧‧背側配線結構
192a‧‧‧背側金屬層/第一背側金屬層
192b‧‧‧背側金屬層/第二背側金屬層
193‧‧‧背側通孔
I-I'‧‧‧線

Claims (20)

  1. 一種半導體封裝，包括： 核心構件，具有第一貫穿孔及第二貫穿孔； 被動組件，設置於所述核心構件的所述第一貫穿孔中； 半導體晶片，設置於所述核心構件的所述第二貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上設置有連接墊； 第一包封體，包封所述被動組件的至少部分且具有第一導熱度； 第二包封體，包封所述半導體晶片的至少部分且具有較所述第一導熱度高的第二導熱度；以及 連接構件，設置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第二包封體更包含導熱填料。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述導熱填料包括碳填料、金屬填料、金屬化合物填料、樹脂填料及無機填料中的至少一者。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體及所述第二包封體依序設置於所述核心構件上。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述第二包封體延伸至所述被動組件的上部分且設置於所述第一包封體上。
  6. 如申請專利範圍第1項所述的半導體封裝，更包括： 背側通孔，貫穿所述第一包封體及所述第二包封體且連接至所述核心構件的配線層；以及 背側金屬層，設置於所述背側通孔上。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述背側金屬層覆蓋所述被動組件及所述半導體晶片。
  8. 如申請專利範圍第6項所述的半導體封裝，其中所述背側通孔具有在一方向上延伸的線形狀。
  9. 如申請專利範圍第1項所述的半導體封裝，更包括： 設置於所述第一包封體上的第一背側金屬層以及設置於所述第二包封體上的第二背側金屬層。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述第二背側金屬層覆蓋所述被動組件及所述半導體晶片。
  11. 如申請專利範圍第1項所述的半導體封裝，更包括： 金屬層，沿所述第一貫穿孔的內壁及所述第二貫穿孔的內壁設置。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述第二貫穿孔貫穿所述核心構件及所述第一包封體。
  13. 如申請專利範圍第1項所述的半導體封裝，其中所述核心構件包括第一核心絕緣層、第一配線層以及第二配線層，所述第一配線層接觸所述連接構件且嵌入所述第一核心絕緣層中，所述第二配線層與所述第一配線層所嵌入的所述第一核心絕緣層的部分相對，且所述第一配線層及所述第二配線層電性連接至所述連接墊。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述核心構件更包括第二核心絕緣層以及設置於所述第二核心絕緣層上的第三配線層，所述第二核心絕緣層設置於所述第一核心絕緣層上且覆蓋所述第二配線層，且所述第三配線層電性連接至所述連接墊。
  15. 如申請專利範圍第1項所述的半導體封裝，其中所述核心構件更包括第一核心絕緣層以及設置於所述第一核心絕緣層的兩個表面上的第一配線層及第二配線層，且所述第一配線層及所述第二配線層電性連接至所述連接墊。
  16. 如申請專利範圍第15項所述的半導體封裝，其中所述核心構件更包括第二核心絕緣層以及設置於所述第二核心絕緣層上的第三配線層，所述第二核心絕緣層設置於所述第一核心絕緣層上且覆蓋所述第一配線層，且所述第三配線層電性連接至所述連接墊。
  17. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件的所述重佈線層電性連接至所述被動組件。
  18. 如申請專利範圍第1項所述的半導體封裝，更包括： 背側金屬層，設置於所述第二包封體上且覆蓋所述被動組件及所述半導體晶片； 金屬層，設置於所述第一貫穿孔的內壁及所述第二貫穿孔的內壁上；以及 背側通孔，貫穿所述第一包封體及所述第二包封體中的一或多者且將所述金屬層與所述背側金屬層彼此連接。
  19. 一種半導體封裝，包括： 半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上設置有連接墊； 被動組件，與所述半導體晶片平行設置； 第一包封體，包封所述被動組件的至少部分且具有第一導熱度； 第二包封體，包封所述半導體晶片的至少部分且具有較所述第一導熱度高的第二導熱度；以及 連接構件，設置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層。
  20. 如申請專利範圍第19項所述的半導體封裝，其中所述第二包封體延伸至所述第一包封體的上部分。
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