TW202013629A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW202013629A
TW202013629A TW108106864A TW108106864A TW202013629A TW 202013629 A TW202013629 A TW 202013629A TW 108106864 A TW108106864 A TW 108106864A TW 108106864 A TW108106864 A TW 108106864A TW 202013629 A TW202013629 A TW 202013629A
Authority
TW
Taiwan
Prior art keywords
layer
fan
semiconductor package
insulating layer
item
Prior art date
Application number
TW108106864A
Other languages
English (en)
Other versions
TWI772617B (zh
Inventor
金雲天
朴俊炯
沈智慧
朴成根
李健
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202013629A publication Critical patent/TW202013629A/zh
Application granted granted Critical
Publication of TWI772617B publication Critical patent/TWI772617B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)
  • Led Device Packages (AREA)

Abstract

一種扇出型半導體封裝包括：框架，包括多個彼此電性連接的配線層，且具有凹陷部及貫穿孔，所述凹陷部具有配置於所述凹陷部的底表面上的終止元件層112aM，所述貫穿孔貫穿終止元件層；半導體晶片，具有上面配置有連接墊的主動面以及與主動面相對的非主動面，且配置於凹陷部中使得非主動面與終止元件層相對；包封體，覆蓋所述框架及所述半導體晶片的所述非主動面的至少一些部分，並填充所述凹陷部的至少一部分；以及互連結構，配置於所述框架及所述半導體晶片的所述主動面上，且包括電性連接至所述多個配線層及所述連接墊的重佈線層。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種電性互連金屬可朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉參考]
本申請案主張2018年9月27日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0114841號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片技術中一種主要的趨勢是減小組件的尺寸。因此，在半導體封裝的領域中，已要求半導體封裝在根據對小型尺寸半導體晶片的消耗的增加而實現多個引腳的同時具有減小的尺寸。
在半導體封裝技術中滿足以上需求的是一種扇出型半導體封裝。在扇出型半導體封裝中，連接端子朝半導體晶片所配置的區域之外進行重佈線，使得半導體在實現多個引腳的同時可具有減小的尺寸。
本揭露的態樣提供一種扇出型半導體封裝，在所述扇出型半導體封裝中，可利用包括盲式（blind form）凹陷部的框架來配置半導體晶片，使得可省略用於形成金屬柱的製程以及用於研磨金屬柱的製程。
本揭露的另一態樣提供一種扇出型半導體封裝，在所述扇出型半導體封裝中，可在框架的凹陷部的下部中形成貫穿終止元件層的一或多個貫穿孔，使得包封體可經由所述貫穿孔填充所述凹陷部並包封半導體晶片。
根據本揭露的態樣，一種扇出型半導體封裝包括：框架，包括多個彼此電性連接的配線層，且具有凹陷部及貫穿孔，所述凹陷部具有配置於所述凹陷部的底表面上的終止元件層，所述貫穿孔貫穿所述終止元件層；半導體晶片，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面，且配置於所述凹陷部中使得所述非主動面與所述終止元件層相對；包封體，覆蓋所述框架及所述半導體晶片的所述非主動面的至少一些部分，並填充所述凹陷部的至少一部分；以及互連結構，配置於所述框架及所述半導體晶片的所述主動面上，且包括電性連接至所述多個配線層及所述連接墊的重佈線層。
在下文中，將參照附圖闡述本揭露的各例示性實施例。
在圖式中，為說明清晰起見，可誇大或簡潔示出各元件的形狀、尺寸等。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝製程前及封裝製程後狀態的剖面示意圖。
圖4為示出封裝扇入型半導體封裝的製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層或氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少一些部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露出連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列（BGA）基板上且安裝於電子裝置的主板上的實例的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於球柵陣列（BGA）基板上且安裝於電子裝置的主板上的實例的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由球柵陣列基板2301重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的實例的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式實施，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如球柵陣列基板等印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。
在以下說明中，將參照附圖闡述一種扇出型半導體封裝，在所述扇出型半導體封裝中，可利用包括盲式凹陷部的框架配置半導體晶片，使得可省略用於形成金屬柱的製程以及用於研磨金屬柱的製程。
圖9為示出扇出型半導體封裝的實例的剖面示意圖。
圖10為示出圖9中的扇出型半導體封裝沿剖線I-I’截取的示意性平面剖視圖。
參照圖式，根據例示性實施例的扇出型半導體封裝100A可包括：框架110，包括多個彼此電性連接的配線層112a、112b、112c及112d，且具有凹陷部110H及貫穿孔115H，凹陷部110H具有配置於凹陷部的底表面上的終止元件層112aM，貫穿孔115H貫穿至少終止元件層112aM；半導體晶片120，具有上面配置有連接墊122的主動面以及與所述主動面相對的非主動面，且配置於凹陷部110H中使得非主動面與終止元件層112aM相對；包封體130，覆蓋框架110及半導體晶片120的非主動面的至少一些部分，並填充凹陷部110H的至少一部分；以及互連結構140，配置於框架110及半導體晶片120的主動面上，且包括重佈線層142，重佈線層142電性連接至多個配線層112a、112b、112c及112d以及連接墊122。半導體晶片120可配置於凹陷部110H中，以與終止元件層112aM間隔開預定距離。
為了採用具有盲式凹陷部的框架、為了在凹陷部中配置半導體晶片並包封半導體晶片、以及為了在半導體晶片上形成連接構件，可能有必要提前在半導體晶片的連接墊上形成金屬柱等。在此種情形中，在利用包封體包封半導體晶片之後，可能有必要執行研磨製程。此乃因可能有必要自包封體暴露出金屬柱並將金屬柱的高度差配置為恆定的。然而，在進行研磨製程時，平整度可能並非為恆定的，且在一些情形中，可生成金屬毛邊（burr）或異物，抑或可能在包封體中生成裂隙。此外，在包封體與金屬接墊之間可能生成間隙。此外，在進行研磨製程時可能需要量測金屬柱的殘餘厚度，且為此，高價量測裝置可為必要的。當使用高價量測裝置時，若未恰當設定裝置，則可因研磨過度而發生缺陷。
在根據例示性實施例的扇出型半導體封裝100A中，可在框架110中形成貫穿至少終止元件層112aM的貫穿孔115H，使得貫穿孔115H連接至凹陷部110H。貫穿孔115H亦可貫穿覆蓋框架110的終止元件層112aM的區域，例如積層絕緣層111b。因此，可經由貫穿孔115H提供包封體130。此外，半導體晶片120可與配置於凹陷部110H的底表面上的終止元件層112aM間隔開。舉例而言，當半導體晶片120的主動面與框架110的最上配線層112d貼附至載體、膠帶等以彼此共面時，可自框架110的下部經由貫穿孔115H提供包封體130，使得無需單獨的研磨製程，上面形成有互連結構140的整個表面、框架110的最上配線層112d的上表面、包封體130的上表面以及半導體晶片120的主動面即可變得彼此共面。因此，用於形成金屬柱的單獨製程以及研磨製程可能並非為必要的。因此，可解決上述問題。
在以下說明中，將更詳細地闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各元件。
框架110可視框架110的特定材料而改善扇出型半導體封裝100A的剛性，且可確保包封體130等的厚度一致性。此外，由於框架110包括配線層112a、112b、112c及112d以及連接通孔層113a、113b及113c，因此框架110可充當上部電性互連結構及下部電性互連結構。此外，由於框架110包括配置於較半導體晶片120的非主動面低的位置中的第三配線層112c，因此無需用於形成背側配線層的單獨製程即可提供用於半導體晶片120的背側配線層。換言之，配線層112a、112b、112c及112d中的一者可配置於較終止元件層112aM低的位置中。
框架110可具有盲式凹陷部110H，凹陷部110H可利用終止元件層112aM作為終止元件而形成。半導體晶片120可配置於終止元件層112aM上使得所述非主動面與終止元件層112aM間隔開，且可被包封體130固定。凹陷部110H可藉由稍後將闡述的噴砂製程形成，且在此種情形中，凹陷部110H的橫截面可具有錐形形狀。換言之，凹陷部110H的壁面可相對於終止元件層112aM具有預定的斜率。在此種情形中，可進一步簡化對齊半導體晶片120的製程，此可增大良率。
框架110可包括終止元件層112aM以及貫穿孔115H，貫穿孔115H貫穿覆蓋終止元件層112aM的積層絕緣層111b。在例示性實施例中，貫穿孔115H可被填充以包封體130。貫穿孔115H可連接至凹陷部110H，且因此可經由貫穿孔115H採用包封體130。在圖式中，為便於說明，僅示出了一個貫穿孔115H，但其例示性實施例並非僅限於此。可視需要提供多個貫穿孔115H。此外，貫穿孔115H可被實施為具有除圓形之外的各種形狀。
框架110可包括：核心絕緣層111a；第一配線層112a及第二配線層112b，分別配置於核心絕緣層111a的下表面及上表面上；第一積層絕緣層111b，配置於核心絕緣層111a的下部中並覆蓋第一配線層112a；第三配線層112c，配置於第一積層絕緣層111b上；第二積層絕緣層111c，配置於核心絕緣層111a的上部中並覆蓋第二配線層112b；以及第四配線層112d，配置於第二積層絕緣層111c上。框架110可更包括：第一連接通孔層113a，貫穿核心絕緣層111a並將第一配線層112a與第二配線層112b彼此電性連接；第二連接通孔層113b，貫穿第一積層絕緣層111b並將第一配線層112a與第三配線層112c彼此電性連接；以及第三連接通孔層113c，貫穿第二積層絕緣層111c並將第二配線層112b與第四配線層112d彼此電性連接。
框架110中的第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可彼此電性連接，且可經由互連結構140的重佈線層142分別電性連接至連接墊122。凹陷部110H可貫穿核心絕緣層111a及第二積層絕緣層111c，但可不貫穿第一積層絕緣層111b。然而，貫穿孔115H可貫穿第一積層絕緣層111b及終止元件層112aM，且可連接至凹陷部110H。終止元件層112aM可配置於核心絕緣層111a的下表面上且可被第一積層絕緣層111b覆蓋。第一積層絕緣層111b、第二積層絕緣層111c、配線層112c及112d、以及形成於第一積層絕緣層111b及第二積層絕緣層111c上的連接通孔層113b及113c可具有較圖式中所示的層數大的層數，且可關於核心絕緣層111a具有對稱形式。
終止元件層112aM可為包含例如銅（Cu）等金屬的金屬層。或者，終止元件層112aM可包含在噴砂製程中的蝕刻速率低於金屬的蝕刻速率的材料。舉例而言，可使用乾膜光阻作為終止元件層112aM。當終止元件層112aM為金屬層時，終止元件層112aM可用作接地，且在此種情形中，終止元件層112aM可電性連接至配線層112a、112b、112c及112d中的至少一者的接地。終止元件層112aM的下表面可被第一積層絕緣層111b覆蓋，且上表面的至少一部分可被凹陷部110H敞露出。終止元件層112aM可被配置成使得藉由凹陷部110H自核心絕緣層111a敞露出的區域的厚度可小於未藉由凹陷部110H自核心絕緣層111a敞露出的邊緣區域的厚度。此乃因在噴砂製程期間，被敞露出的部分可被部分移除。
可使用絕緣材料作為絕緣層111a、111b及111c的材料。舉例而言，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（ajinomoto build-up film，ABF）、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）等。當使用具有高剛性的材料（例如，包括玻璃纖維的預浸體等）時，框架110可用作支撐構件用於控制封裝100A的翹曲。
核心絕緣層111a的厚度可大於第一積層絕緣層111b的厚度及第二積層絕緣層111c的厚度。核心絕緣層111a可具有相對大的厚度以維持剛性，且可採用第一積層絕緣層111b及第二積層絕緣層111c以形成數量較多的配線層112c及112d。核心絕緣層111a可包含與第一積層絕緣層111b的材料及第二積層絕緣層111c的材料不同的絕緣材料。舉例而言，可利用具有相對較大厚度的覆銅層壓基板（copper clad laminate，CCL）膜來採用核心絕緣層111a，且可利用具有相對較小厚度的預浸體或ABF來採用第一積層絕緣層111b及第二積層絕緣層111c，但其例示性實施例並非僅限於此。類似地，貫穿核心絕緣層111a的第一連接通孔層113a的直徑可大於貫穿第一積層絕緣層111b及第二積層絕緣層111c的第二連接通孔層113b及第三連接通孔層113c的直徑。
配線層112a、112b、112c及112d可與重佈線層142一起對半導體晶片120的連接墊122進行重佈線。配線層112a、112b、112c及112d的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、112b、112c及112d可視相應層的設計而執行各種功能。舉例而言，配線層112a、112b、112c及112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。舉例而言，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號。配線層112a、112b、112c及112d亦可包括各種接墊圖案。
配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142的厚度。框架110可具有較半導體晶片120的厚度大的厚度，且因此，配線層112a、112b、112c及112d可具有較大的尺寸。連接構件140的重佈線層142可具有相對較小的尺寸以減小重佈線層142的厚度。
連接通孔層113a、113b及113c可電性連接形成於不同層中的配線層112a、112b、112c及112d，且可因此在框架110中形成電性通路。可使用金屬材料作為連接通孔層113a、113b及113c的材料。連接通孔層113a、113b及113c亦可由金屬材料形成。連接通孔層113a、113b及113c可被填裝以金屬材料，或者金屬材料可沿通孔孔洞的壁面形成。第一連接通孔層113a可具有圓柱形狀或沙漏橫截面形狀的橫截面。第二連接通孔層113b及第三連接通孔層113c可具有錐形形狀的橫截面，所述錐形形狀參照核心絕緣層111a在相反的方向上呈錐形。
半導體晶片120可為其中數百至數百萬個裝置整合於一個晶片中的積體電路（IC）。舉例而言，半導體晶片120可為處理器晶片，例如中央處理器（例如中央處理單元（CPU））、圖形處理器（例如圖形處理單元（GPU））、場域可程式閘陣列（field programmable gate array，FPGA）、 數位訊號處理器、密碼處理器、微處理器或微控制器等，具體而言可為例如應用處理器（application processor，AP），但半導體晶片120的實例並非僅限於此。半導體晶片120可為記憶體，例如其他類型的揮發性記憶體（例如動態隨機存取記憶體（DRAM））、非揮發性記憶體（例如唯讀記憶體（ROM））、快閃記憶體等；抑或可為類比數位轉換器（analog-to-digital converter）或例如應用專用積體電路（ASIC）等邏輯。
半導體晶片120可基於主動晶圓而形成。本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。配置於本體121的主動面上的連接墊122可將半導體晶片120電性連接至其他組件，且可由例如鋁（Al）、銅（Cu）等金屬材料形成，但並非僅限於此。可在本體121的主動面上形成敞露出連接墊122的鈍化膜123，所述鈍化膜123例如為氧化物層、氮化物層等，且鈍化膜123可為由氧化物層與氮化物層所形成的雙層。鈍化膜123可具有被配置成敞露出連接墊122的至少一部分的開口（圖中未示出）。可視需要在其他位置中進一步配置絕緣膜（圖中未示出）。半導體晶片120可為裸露的晶粒，抑或可為其中絕緣層（圖中未示出）、重佈線層（圖中未示出）以及凸塊（圖中未示出）等形成於半導體晶片120的主動面上的封裝晶粒。
在半導體晶片120中，上面配置有連接墊122的表面可為主動面，且相對的表面可為非主動面。舉例而言，當半導體晶片120具有裸露晶粒形式時，鈍化膜123的表面可為主動面，且本體121的與上面形成有鈍化膜123的表面相對的表面可為非主動面。在此種情形中，當半導體晶片120的主動面與其他元件之間的位置關係被確定時，可參照覆蓋鈍化膜123的連接墊122的區域的最上表面確定位置關係。
包封體130可覆蓋框架110及半導體晶片120的非主動面的至少一些部分，並可填充凹陷部110H的至少一部分。此外，在例示性實施例中，包封體130可填充貫穿孔115H的至少一部分。包封體130的材料可不限於任何特定的材料。舉例而言，包封體130的材料可為絕緣材料，且所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。亦可視需要使用感光成像包封體（photoimageable encapsulant，PIE）樹脂。
所述多個配線層112a、112b、112c及112d中與互連結構140接觸的最上配線層112d的表面、包封體130的與互連結構140接觸的表面、以及半導體晶片120的與互連結構140接觸的主動面可彼此共面。因此，無需單獨的研磨製程即可在此類彼此共面的表面上形成互連結構140。
連接構件140可對半導體晶片120的連接墊122進行重佈線，且可將框架110的配線層112a、112b、112c及112d電性連接至半導體晶片120的連接墊122。具有各種功能的數個至數百個連接墊122可藉由連接構件140進行重佈線，且根據相應功能，可經由電性互連結構170物理及/或電性連接至外部實體。互連結構140可包括：絕緣層141，配置於彼此共面的上述表面上；重佈線層142，配置於絕緣層141上；以及連接通孔143，貫穿絕緣層141並將重佈線層142連接至最上配線層112d及連接墊122。類似地，可進一步重覆地配置絕緣層141、重佈線層142及連接通孔143。
絕緣層141的材料可為絕緣材料，且所述絕緣材料可為除上述絕緣材料之外的感光性絕緣材料，例如PID樹脂。換言之，絕緣層141可為感光性絕緣層。當絕緣層為感光性的時，絕緣層141可具有顯著減小的厚度，且可輕易地實施連接通孔143的精密間距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141具有多個層時，所述多個層的材料可彼此相同或者可視需要彼此不同。
重佈線層142可用於對連接墊122實質上進行重佈線，且重佈線層142的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等。重佈線層142可視相應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。重佈線層142亦可包括各種接墊圖案。
連接通孔143可將形成於不同層中的重佈線層142、第四配線層112d及連接墊122等彼此電性連接，且可因此在封裝100A中形成電性通路。連接通孔143可充當用於訊號的通孔、用於接地的通孔以及用於電源的通孔等。連接通孔143的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。連接通孔143可為被填充以金屬材料的填充型連接通孔，抑或可為其中金屬材料沿通孔孔洞的壁面形成的共形型連接通孔。連接通孔143的橫截面可具有錐形形狀等。連接第四配線層112d與重佈線層142的連接通孔143、以及連接連接墊122與重佈線層142的連接通孔143可具有實質上相同的高度。換言之，絕緣層141可形成於上述彼此共面的表面上，且因此在絕緣層141上形成於相同水平高度上的連接通孔143可具有實質上相同的高度。當半導體晶片120是裸露晶粒時，連接通孔143可與連接墊122物理性地接觸。
第一鈍化層151可為額外的元件，且可保護互連結構140免受外部物理及化學損害等。第一鈍化層151可配置於互連結構140上。互連結構140可具有開口151h，開口151h被配置成敞露出互連結構140的最上重佈線層142的至少一部分。開口151h可被設置為位於第一鈍化層151上的數十至數百個開口151h。第一鈍化層151的材料可不限制於任何特定的材料。舉例而言，可使用絕緣材料，且所述絕緣材料舉例而言可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等，抑或可使用阻焊劑。
第二鈍化層152可為額外的元件，且可保護互連結構140免受外部物理及化學損害等。第二鈍化層152可配置於與其中配置有框架110的互連結構140的一部分相對的位置中。第二鈍化層152可具有開口152h，開口152h被配置成敞露出框架110的最下配線層112c的至少一部分。開口152h可被設置為位於第二鈍化層152上的數十至數百個開口152h。第二鈍化層152的材料可不限制於任何特定的材料。舉例而言，可使用絕緣材料，且所述絕緣材料舉例而言可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等，抑或可使用阻焊劑。當設置有第二鈍化層152時，貫穿孔115H亦可貫穿第二鈍化層152，且貫穿第二鈍化層152的貫穿孔115H的一個區域的至少一部分可被填充以包封體130。
凸塊下金屬層160可為額外的元件，且可改善電性互連結構170的連接可靠性，藉此改善封裝100A的板級可靠性。凸塊下金屬層160可連接至互連結構140的經由第一鈍化層151的開口151h敞露出的最上重佈線層142c。凸塊下金屬層160可利用眾所習知的金屬材料藉由金屬化方法形成，但所述方法的實例並非僅限於此。
電性互連結構170可為額外的元件，且可將扇出型半導體封裝100A物理及/或電性連接至外部實體。舉例而言，扇出型半導體封裝100A可藉由電性互連結構170安裝於電子裝置的主板上。電性互連結構170可由具有低熔點的金屬、例如焊料等包含錫（Sn）的材料形成，但電性互連結構170的材料並非僅限於此。電性互連結構170可為接腳、球及引腳等。電性互連結構170可由多個層或單個層形成。當電性互連結構170是由多個層形成的時，電性互連結構170可包括銅（Cu）柱或焊料，且當電性互連結構170是由單個層形成的時，電性互連結構170可包括錫-銀焊料或銅（Cu）。然而，電性互連結構170的實例可並非僅限於此。
電性互連結構170的數量、間隙尺寸、配置形式等可不限制於任何特定的實例，且可依據設計而變化。舉例而言，電性互連結構170的數量可依據連接墊122的數量而為數十或數千個，或可高於或低於數十或數千個。當電性互連結構170為焊球時，電性互連結構170可覆蓋凸塊下金屬層160的延伸至第一鈍化層151的一個表面上的側表面，且可因此改善連接可靠性。
電性互連結構170中的至少一者可配置在扇出區域中。所述扇出區域可為在其中配置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有改善的可靠性，可實施多個輸入/輸出（I/O）端子，且可輕易地實施三維（3D）內連線。此外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等，扇出型封裝可具有顯著減小的厚度，且可具有成本競爭力。
雖然圖式中未示出，但可視需要在凹陷部110H的壁面上形成金屬薄膜以散熱及/或屏蔽電磁波。此外，可視需要在凹陷部110H中配置用於執行相同或不同功能的多個半導體晶片120。另外，可視需要在凹陷部110H中配置單獨的被動組件，例如電感器、電容器等。此外，舉例而言，可視需要在第一鈍化層151及第二鈍化層152的表面上配置包括被動組件（例如，電感器、電容器等）的表面安裝技術（surface mount technology，SMT）組件。
圖11至圖13為示出製造圖9中的扇出型半導體封裝的製程的圖式。
參照圖11，可製備框架110。可提前在終止元件層112aM上形成初步貫穿孔115H’。框架110可被製備成使得可利用覆銅層壓基板（CCL）製備核心絕緣層111a，可利用眾所習知的鍍覆製程在核心絕緣層111a上形成第一配線層112a及第二配線層112b、終止元件層112aM以及第一連接通孔層113a，可於核心絕緣層111a的二個表面上形成第一積層絕緣層111b及第二積層絕緣層111c，第一積層絕緣層111b及第二積層絕緣層111c可藉由層壓預浸體或ABF並執行固化製程而形成，且可利用眾所習知的鍍覆製程在第一積層絕緣層111b及第二積層絕緣層111c上形成第三配線層112c及第四配線層112d以及第二連接通孔層113b及第三連接通孔層113c。可將覆蓋第四配線層112d的乾膜250貼附於藉由一系列製程製備的框架110上。可將上面形成有第二鈍化層152的載體210貼附至框架110的下表面，使得第三配線層112c掩埋於第二鈍化層152中。載體210可包括按次序分層堆疊的核心層（圖中未示出）、金屬層（圖中未示出）、離型層（圖中未示出）、金屬層（圖中未示出）。
參照圖12，可利用噴砂等形成貫穿核心絕緣層111a以及第二積層絕緣層111c的凹陷部110H。終止元件層112aM可在噴砂製程中充當終止元件。第一積層絕緣層111b及第二鈍化層152的被終止元件層112aM暴露出的一些部分可在噴砂製程繼續進行時被噴砂，且可藉由所述噴砂製程被移除。因此，第一積層絕緣層111b及第二鈍化層152可被形成於終止元件層112aM中的初步貫穿孔115H’所貫穿，且可形成貫穿孔115H。在此種情形中，載體210的金屬層（圖中未示出）可充當終止元件。可移除乾膜250。在將半導體晶片120的主動面貼附至膠帶220的同時，可將半導體晶片120配置於凹陷部110H中。由於半導體晶片120被貼附至膠帶220，非主動面可與終止元件層112aM間隔開。亦可將膠帶220貼附至框架110的最上配線層112d。可分離載體210。在分離載體210之後，金屬層（圖中未示出）可存留在第二鈍化層152的下表面上。
參照圖13，可藉由經由貫穿孔115H、且亦經由半導體晶片120的非主動面與終止元件層112aM之間的間隙注射包封體130而包封半導體晶片120。可分離膠帶220。視需要，可藉由執行研磨製程等而移除覆蓋第二鈍化層152的下表面的包封體130，且當形成互連結構140、第一鈍化層151、凸塊下金屬層160及電性互連結構170時，可製成扇出型半導體封裝100A。可藉由重覆地執行以下製程而形成互連結構140：藉由塗敷PID而形成絕緣層141，形成光通孔，且形成重佈線層142及連接通孔143。可藉由層壓第一鈍化層151的前驅物並執行固化製程或在塗敷製程之後執行固化製程而形成第一鈍化層151，可藉由金屬化製程形成凸塊下金屬層160，且可在塗敷焊料等之後藉由迴焊製程形成電性互連結構170。
對其他元件的說明可與參照圖9及圖10所作的說明相同，且因此將不再對其予以贅述。
圖14為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，相較於扇出型半導體封裝100A，在根據另一例示性實施例的扇出型半導體封裝100B中，可不提供第二鈍化層152，且相反地，包封體130可配置於與其中配置有框架110的互連結構140的一部分相對的下部中並覆蓋框架110。換言之，包封體130可自貫穿孔115H延伸至框架110的下部。在此種情形中，可省略研磨框架110的下部中的包封體130的製程，且亦可省略堆層上述載體210的製程。包封體130可覆蓋作為最下配線層的第三配線層112c，且可具有被配置成敞露出第三配線層112c的至少一部分的開口130h。
對其他元件的說明可與參照圖9至圖13所作的說明相同，且因此將不再對其予以贅述。
圖15及圖16為示出製造圖14中的扇出型半導體封裝的製程的示意圖。
參照圖15，可製備框架110。可提前在終止元件層112aM上形成初步貫穿孔115H’。可將覆蓋第四配線層112d的乾膜250貼附於框架110上。可利用噴砂形成貫穿核心絕緣層111a以及第二積層絕緣層111c的凹陷部110H。在此種情形中，終止元件層112aM可充當終止元件。此外，第一積層絕緣層111b可被形成於終止元件層112aM上的初步貫穿孔115H’所貫穿，且可因此形成貫穿孔115H。
參照圖16，可移除乾膜250。在將半導體晶片120的主動面貼附至膠帶220的同時，可將半導體晶片120配置於凹陷部110H上。由於半導體晶片120被貼附至膠帶220，非主動面可與終止元件層112aM間隔開。可將膠帶220貼附至框架110的最上配線層112d。可藉由經由貫穿孔115H、且亦經由半導體晶片120的非主動面與終止元件層112aM之間的間隙注射包封體130而包封半導體晶片120。包封體130可被形成為覆蓋框架110的下部，亦即掩埋第三配線層112c。可分離膠帶220。可形成互連結構140、第一鈍化層151、凸塊下金屬層160及電性互連結構170，且可形成開口130h，且可製成根據例示性實施例的扇出型半導體封裝100B。
對其他元件的說明可與參照圖9至圖14所作的說明相同，且因此將不再對其予以贅述。
圖17為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，在根據另一例示性實施例的扇出型半導體封裝100C中，貫穿孔115H的至少一部分可被填充以金屬材料而非包封體130，且可因此形成金屬層115。金屬層可包含金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。貫穿孔115H可延伸以貫穿在半導體晶片120的非主動面與終止元件層112aM之間的包封體130並可敞露出半導體晶片120的非主動面，且貫穿在半導體晶片120的非主動面與終止元件層112aM之間的包封體130的區域的至少一部分可被填充以由金屬材料形成的金屬層115。因此，金屬層115可與半導體晶片120的非主動面物理性地接觸。包封體130可配置於與其中配置有框架110的互連結構140的一部分相對的下部中，且可覆蓋框架110，且由金屬材料形成的金屬層115可自貫穿孔115H延伸以覆蓋包封體130的一個區域，所述區域覆蓋與其中配置有框架110的互連結構140的部分相對的下部。如上所述，隨著貫穿孔115H被填充以金屬材料可形成金屬層115，且視需要金屬層115可進一步延伸，藉此實施改善的散熱效果及改善的微波屏蔽效果。
對其他元件的說明可與參照圖9至圖16所作的說明相同，且因此將不再對其予以贅述。
圖18至圖20為示出製造圖17中的扇出型半導體封裝的製程的示意圖。
參照圖18，可製備框架110，且可提前在終止元件層112aM上形成初步貫穿孔115H’。可將覆蓋第四配線層112d的乾膜250貼附於框架110上。可利用噴砂形成貫穿核心絕緣層111a以及第二積層絕緣層111c的凹陷部110H。在此種情形中，終止元件層112aM可充當終止元件。此外，第一積層絕緣層111b可被形成於終止元件層112aM上的初步貫穿孔115H’所貫穿，且可因此形成貫穿孔115H。
參照圖19，可移除乾膜250。在將半導體晶片120的主動面貼附至膠帶220的同時，可將半導體晶片120配置於凹陷部110H中。由於半導體晶片120被貼附至膠帶220，非主動面可與終止元件層112aM間隔開。可將膠帶220貼附至框架110的最上配線層112d。可藉由經由貫穿孔115H、且亦經由半導體晶片120的非主動面與終止元件層112aM之間的間隙注射包封體130而包封半導體晶片120。包封體130可被形成為覆蓋框架的下部，亦即掩埋第三配線層112c。
參照圖20，可藉由處理包封體130而在半導體晶片120的非主動面的下部中延伸貫穿孔115H。延伸的貫穿孔115H可敞露出半導體晶片120的非主動面。若包封體130包含PIE，則可藉由曝光及顯影而更輕易地處理包封體130。可在由終止元件敞露出的非主動面的下表面、凹陷部110H的壁面以及包封體130的下部上形成例如鈦（Ti）層或銅（Cu）等晶種層，可在晶種層上利用銅（Cu）電鍍製程等形成鍍覆層，且可形成金屬層115。可分離膠帶220。可形成互連結構140、第一鈍化層151、凸塊下金屬層160以及電性互連結構170，且可製成扇出型半導體封裝100C。
對其他元件的說明可與參照圖9至圖17所作的說明相同，且因此將不再對其予以贅述。
根據上述例示性實施例，可提供扇出型半導體封裝，所述扇出型半導體封裝被配置成使得可利用包括盲式凹陷部的框架配置半導體晶片，使得可省略用於形成金屬柱的製程以及用於研磨金屬柱的製程。
在例示性實施例中，表達語「共面」可指示元件可定位於完全相同的水平高度上，但亦可指示元件可因研磨製程等而實質上定位於同一水平高度上。
在例示性實施例中，為便於說明可使用用語「下側」、「下部」、「下表面」等來指代參照圖式中的橫截面面朝下的方向，且可使用用語「上側」、「上部」、「上表面」等來指代與以上方向相反的方向。為易於說明，可如以上界定所述用語，但例示性實施例的權利範圍並非特別受限於以上用語。
在例示性實施例中，用語「連接」不僅可指「直接連接」而且包括藉由黏合層等的「間接連接」。此外，用語「電性連接」可包括其中元件「物理連接」的情形以及其中元件「非物理連接」的情形兩者。此外，用語「第一」、「第二」等可用於區分各個元件，且可不限制關於元件的次序及/或重要性等。在一些情形中，在不背離例示性實施例的權利範圍的條件下，第一元件可被稱為第二元件，且類似地，第二元件可被稱為第一元件。
在例示性實施例中，用語「例示性實施例」可並非指代同一例示性實施例，而是可被提供用來闡述及強調每一例示性實施例的不同的獨特特徵。以上所提議的可被實施的例示性實施例不排除與其他例示性實施例的特徵組合的可能性。舉例而言，儘管在一個例示性實施例中闡述的特徵未在另一例示性實施例中予以闡述，但除非另有說明，否則所述闡述可被理解為與所述另一例示性實施例相關。
在例示性實施例中使用的用語僅用於闡述例示性實施例，而並非旨在限制本揭露。除非另有說明，否則單數用語包括複數形式。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100A:扇出型半導體封裝/封裝 100B、100C:扇出型半導體封裝 110:框架 110H:凹陷部 111a:核心絕緣層/絕緣層 111b:第一積層絕緣層/絕緣層 111c:第二積層絕緣層/絕緣層 112a:第一配線層/配線層 112aM:終止元件層 112b:第二配線層/配線層 112c:第三配線層/配線層 112d:第四配線層/最上配線層/配線層 113a:第一連接通孔層/連接通孔層 113b:第二連接通孔層/連接通孔層 113c:第三連接通孔層/連接通孔層 115:金屬層 115H:貫穿孔 115H’:初步貫穿孔 120:半導體晶片 121:本體 122:連接墊 123:鈍化膜 130:包封體 130h:開口 140:互連結構/連接構件 141:絕緣層 142:重佈線層 143:連接通孔 151:第一鈍化層 151h:開口 152:第二鈍化層 152h:開口 160:凸塊下金屬層 170:電性互連結構 210:載體 220:膠帶 250:乾膜 1000:電子裝置 1010:主板 1020:晶片相關組件 1030:網路相關組件 1040:其他組件 1050:照相機 1060:天線 1070:顯示器 1080:電池 1090:訊號線 1100:智慧型電話 1101:本體 1110:母板 1120:電子組件 1121:半導體封裝 1130:照相機模組 2100:扇出型半導體封裝 2120:半導體晶片 2121:本體 2122:連接墊 2130:包封體 2140:連接構件 2141:絕緣層 2142:重佈線層 2143:通孔 2150:鈍化層 2160:凸塊下金屬層 2170:焊球 2200:扇入型半導體封裝 2220:半導體晶片 2221:本體 2222:連接墊 2223:鈍化層 2240:連接構件 2241:絕緣層 2242:配線圖案 2243:通孔 2243h:通孔孔洞 2250:鈍化層 2251:開口 2260:凸塊下金屬層 2270:焊球 2280:底部填充樹脂 2290:模製材料 2301、2302:球柵陣列基板 2500:主板 I-I’:剖線
由以下結合附圖的詳細闡述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在附圖中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝製程前及封裝製程後狀態的剖面示意圖。 圖4為示出封裝扇入型半導體封裝的製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於BGA基板上且安裝於電子裝置的主板上的實例的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入於球柵陣列（ball grid array，BGA）基板上且安裝於電子裝置的主板上的實例的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的實例的剖面示意圖。 圖9為示出扇出型半導體封裝的實例的剖面示意圖。 圖10為示出圖9中的扇出型半導體封裝沿剖線I-I’截取的示意性平面剖視圖。 圖11至圖13為示出製造圖9中的扇出型半導體封裝的製程的圖式。 圖14為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖15及圖16為示出製造圖14中的扇出型半導體封裝的製程的示意圖。 圖17為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖18至圖20為示出製造圖17中的扇出型半導體封裝的製程的示意圖。
100A:扇出型半導體封裝
110:框架
110H:凹陷部
111a:核心絕緣層
111b:第一積層絕緣層
111c:第二積層絕緣層
112a:第一配線層
112aM:終止元件層
112b:第二配線層
112c:第三配線層
112d:第四配線層/最上配線層
113a:第一連接通孔層
113b:第二連接通孔層
113c:第三連接通孔層
115H:貫穿孔
120:半導體晶片
121:本體
122:連接墊
123:鈍化膜
130:包封體
140:互連結構/連接構件
141:絕緣層
142:重佈線層
143:連接通孔
151:第一鈍化層
151h:開口
152:第二鈍化層
152h:開口
160:凸塊下金屬層
170:電性互連結構
I-I’:剖線

Claims (17)

  1. 一種扇出型半導體封裝，包括： 框架，包括彼此電性連接的多個配線層，且具有凹陷部及貫穿孔，所述凹陷部具有配置於所述凹陷部的底表面上的終止元件層，所述貫穿孔貫穿所述終止元件層； 半導體晶片，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面，且所述半導體晶片配置於所述凹陷部中使得所述非主動面與所述終止元件層相對； 包封體，覆蓋所述框架及所述半導體晶片的所述非主動面的至少一些部分，並填充所述凹陷部的至少一部分；以及 互連結構，配置於所述框架及所述半導體晶片的所述主動面上，且所述互連結構包括電性連接至所述多個配線層及所述連接墊的重佈線層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述非主動面與所述終止元件層間隔開預定距離。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述包封體填充所述終止元件層與所述非主動面之間由所述預定距離界定的空間。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層中與所述互連結構接觸的配線層的表面、所述包封體的與所述互連結構接觸的表面以及所述半導體晶片的與所述互連結構接觸的所述主動面在共面表面上彼此共面。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述互連結構包括：絕緣層，配置於所述共面表面上；所述重佈線層，配置於所述絕緣層上；第一連接通孔，貫穿所述絕緣層並將所述重佈線層電性連接至所述多個配線層；以及第二連接通孔，貫穿所述絕緣層並將所述重佈線層電性連接至所述連接墊，且所述第一連接通孔與所述第二連接通孔具有相同的高度。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述連接墊與所述第二連接通孔物理性地接觸。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝， 其中所述框架包括：核心絕緣層；第一積層絕緣層，具有一或多個層，配置於所述核心絕緣層的一部分上並覆蓋所述終止元件層；以及第二積層絕緣層，具有一或多個層並配置於所述核心絕緣層的另一部分上， 其中所述貫穿孔貫穿所述第一積層絕緣層，且所述核心絕緣層具有較所述第一積層絕緣層的厚度及所述第二積層絕緣層的厚度大的厚度。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝， 其中所述框架更包括：第一連接通孔層，貫穿所述核心絕緣層；第二連接通孔層，具有一或多個層且分別貫穿具有一或多個層的所述第一積層絕緣層；以及第三連接通孔層，具有一或多個層且分別貫穿具有一或多個層的所述第二積層絕緣層， 其中所述多個配線層經由所述第一連接通孔層至所述第三連接通孔層而彼此電性連接，且所述第二連接通孔層的連接通孔與所述第三連接通孔層的連接通孔在相反的方向上呈錐形。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述貫穿孔的至少一部分被填充以所述包封體。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，更包括： 鈍化層，配置於與其中配置有所述框架的所述互連結構的位置相對的位置中， 其中所述貫穿孔延伸以貫穿所述鈍化層，且貫穿所述鈍化層的所述貫穿孔的一個區域的至少一部分被填充以所述包封體。
  11. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述包封體自所述貫穿孔延伸以覆蓋與其中配置有所述框架的所述互連結構的位置相對的一部分。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述貫穿孔的至少一部分被填充以金屬材料。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述貫穿孔延伸以貫穿位於所述半導體晶片的所述非主動面與所述終止元件層之間的包封體，使得所述半導體晶片的所述非主動面被敞露出，貫穿位於所述半導體晶片的所述非主動面與所述終止元件層之間的所述包封體的所述貫穿孔的一個區域的至少一部分被填充以所述金屬材料，且所述金屬材料與所述半導體晶片的所述非主動面物理性地接觸。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述包封體覆蓋與其中配置有所述框架的所述互連結構的位置相對的一部分，且所述金屬材料自所述貫穿孔延伸以覆蓋所述包封體的一個區域，所述區域覆蓋與其中配置有所述框架的所述互連結構的所述位置相對的所述部分。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部具有傾斜壁面。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層是金屬層。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層中的至少一個層配置於較所述終止元件層低的位置中。
TW108106864A 2018-09-27 2019-02-27 扇出型半導體封裝 TWI772617B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0114841 2018-09-27
KR1020180114841A KR102427643B1 (ko) 2018-09-27 2018-09-27 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW202013629A true TW202013629A (zh) 2020-04-01
TWI772617B TWI772617B (zh) 2022-08-01

Family

ID=69946125

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108106864A TWI772617B (zh) 2018-09-27 2019-02-27 扇出型半導體封裝

Country Status (4)

Country Link
US (1) US10790255B2 (zh)
KR (1) KR102427643B1 (zh)
CN (1) CN110957292B (zh)
TW (1) TWI772617B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791825B (zh) * 2018-10-01 2023-02-11 南韓商三星電子股份有限公司 半導體封裝
TWI800787B (zh) * 2020-04-23 2023-05-01 南韓商三星電子股份有限公司 半導體元件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
KR102595865B1 (ko) * 2019-03-04 2023-10-30 삼성전자주식회사 하이브리드 인터포저를 갖는 반도체 패키지
US11201110B2 (en) * 2019-07-31 2021-12-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and method for manufacturing the same
KR20210076583A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip
US12033923B2 (en) * 2020-09-16 2024-07-09 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a lead frame and a passive component
EP4276887A1 (en) * 2022-05-13 2023-11-15 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Ic substrate with support structure and functional inlays therein

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS591991A (ja) 1982-06-25 1984-01-07 Babcock Hitachi Kk ヒ−トパイプ
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
KR101346485B1 (ko) * 2011-12-29 2014-01-10 주식회사 네패스 반도체 패키지 및 그 제조 방법
JP5901991B2 (ja) * 2012-02-20 2016-04-13 新光電気工業株式会社 電子部品パッケージ及びその製造方法
CN105023900A (zh) 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
US9911700B2 (en) * 2016-01-26 2018-03-06 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded packages
US10276467B2 (en) * 2016-03-25 2019-04-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102012443B1 (ko) * 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
KR102073294B1 (ko) * 2016-09-29 2020-02-04 삼성전자주식회사 팬-아웃 반도체 패키지
KR102004801B1 (ko) * 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791825B (zh) * 2018-10-01 2023-02-11 南韓商三星電子股份有限公司 半導體封裝
TWI800787B (zh) * 2020-04-23 2023-05-01 南韓商三星電子股份有限公司 半導體元件
US11855013B2 (en) 2020-04-23 2023-12-26 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN110957292A (zh) 2020-04-03
US10790255B2 (en) 2020-09-29
CN110957292B (zh) 2024-02-09
TWI772617B (zh) 2022-08-01
KR20200035600A (ko) 2020-04-06
US20200105703A1 (en) 2020-04-02
KR102427643B1 (ko) 2022-08-01

Similar Documents

Publication Publication Date Title
TWI684255B (zh) 扇出型半導體封裝
TWI689069B (zh) 扇出型半導體封裝
TWI673849B (zh) 扇出型半導體封裝
TWI758571B (zh) 扇出型半導體封裝
TWI673833B (zh) 扇出型半導體封裝
TWI731239B (zh) 扇出型半導體封裝
TWI772617B (zh) 扇出型半導體封裝
TWI809149B (zh) 混合中介層以及包括其的半導體封裝
TWI818088B (zh) 半導體封裝
TWI724376B (zh) 扇出型半導體封裝
TW201917839A (zh) 扇出型半導體封裝
TWI781334B (zh) 半導體封裝
TWI695471B (zh) 扇出型半導體封裝模組
TW201926587A (zh) 扇出型半導體封裝
TWI702704B (zh) 扇出型半導體封裝
TW201826458A (zh) 扇出型半導體封裝
TWI771586B (zh) 半導體封裝
TW202044501A (zh) 半導體封裝以及包括其的天線模組
TW201929160A (zh) 扇出型半導體封裝
TWI679738B (zh) 扇出型半導體封裝
TWI683406B (zh) 扇出型半導體封裝
TWI670812B (zh) 扇出型半導體封裝
TWI658560B (zh) 扇出型半導體封裝
TW201916269A (zh) 扇出型半導體封裝
TWI689051B (zh) 扇出型半導體封裝