KR101346485B1 - 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 기판의 리세스 영역 내에 실장되고 관통 전극을 통하여 전기적으로 연결되는 반도체 칩을 포함하는 반도체 패키지를 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 서로 반대인 제1 면과 제2 면을 포함하고, 상기 제1 면에 리세스 영역과 돌출 영역을 가지는 기판; 상기 리세스 영역에서 상기 기판을 관통하는 제1 관통 전극; 상기 리세스 영역 내에 위치하고, 상기 제1 관통 전극에 전기적으로 연결된 제 1 반도체 칩; 및 상기 기판의 상기 제2 면 상에 위치하고 상기 제1 관통 전극을 재배선하도록 전기적으로 연결된 재배선 패턴층;을 포함한다.
Description
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 관통 전극을 포함하는 기판 상에 반도체 칩이 실장된 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 반도체 패키지를 도입하고 있다.
기존의 2차원 패키지의 경우 집적화(intergration), 고성능화, 다기능화 및 소형화에 한계를 보이고 있다. 이를 극복하기 위한 기술 중 하나로 대두되고 있는 3차원 패키지이며, 3차원 패키지 구현을 위해서 반도체공정을 활용한 실리콘 관통 홀 기판을 활용한 집적화 기술은 실장공간을 최소화 하고 전기적 연결길이를 최소화 시킬 수 있는 반도체 패키지 기술이며, 이에 대한 개발이 관련업계에서 활발히 개발 되어지고 있다. 이러한 기술로서, 한국특허공개번호 제2011-0028746호 등이 있다. 실리콘 관통 홀 기판의 경우 관통 홀에 도전성 금속을 채워서 기판의 상부화상부와 하부를 전기적으로 연결을 시켜주게 되는데, 이종재료의 사용으로 인해 발생하는 기판의 휨이나 스트레스로 인해 공정성 및 신뢰성에 좋지 않은 영향을 주게 되며 박형화에 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 기판의 리세스 영역 내에 실장되고 관통 전극을 통하여 전기적으로 연결되는 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 서로 반대인 제1 면과 제2 면을 포함하고, 상기 제1 면에 리세스 영역과 돌출 영역을 가지는 기판; 상기 리세스 영역에서 상기 기판을 관통하는 제1 관통 전극; 상기 리세스 영역 내에 위치하고, 상기 제1 관통 전극에 전기적으로 연결된 제 1 반도체 칩; 및 상기 기판의 상기 제2 면 상에 위치하고 상기 제1 관통 전극을 재배선하도록 전기적으로 연결된 재배선 패턴층;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 서로 반대인 제3 면과 제4 면을 포함하고, 상기 제4 면에 리세스 영역과 돌출 영역을 가지는 기판; 상기 리세스 영역에서 상기 기판을 관통하는 제1 관통 전극; 상기 리세스 영역 내에 위치하고, 상기 제1 관통 전극에 전기적으로 연결된 제 1 반도체 칩; 및 상기 리세스 영역에서 상기 기판을 관통하고 상기 제1 관통 전극의 외각에 위치한 제2 관통 전극; 및 상기 제2 관통 전극과 전기적으로 연결되고, 상기 리세스 영역으로부터 상기 돌출 영역 상으로 연장된 배선 연장부;를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 리세스 영역을 가지는 제1 면과 제1 면에 반대인 제2 면을 포함하는 기판을 준비하는 단계; 상기 리세스 영역 내에 개구부를 형성하는 단계; 상기 개구부들 내에 도전물을 충전하여 관통 전극을 형성하는 단계; 상기 기판의 상기 제2 면으로 상기 관통 전극을 노출하는 단계; 상기 리세스 영역 내에 상기 제1 반도체 칩을 실장하는 단계; 상기 리세스 영역을 밀봉 부재로 충전하여 상기 제1 반도체 칩을 밀봉하는 단계; 및 상기 기판의 상기 제2 면에 상기 관통 전극과 전기적으로 연결된 재배선 패턴층을 형성하는 단계;를 포함한다.
본 발명의 반도체 패키지는 반도체 칩들이 실장되는 상대적으로 얇은 리세스 영역과 상기 리세스 영역 주위에 상대적으로 두꺼운 돌출 영역을 가지는 기판을 이용함으로써, 기존의 박형화된 실리콘 기판에 비하여 휨(warpage)의 문제점이 감소되며, 이에 따라 공정성 및 신뢰성이 향상된다. 또한, 기판이 박형화된 후에, 기판의 취급(handling) 및 배선공정을 위한 캐리어(carrier)의 탈부착 없이 공정이 가능하여 공정단계 감소 및 비용절감 효과가 있다.
반도체 칩들이 리세스 영역 내에 실장되므로, 패키지의 두께를 감소시킬 수 있고, 얇아진 기판을 이용할 수 있으므로, 패키지 적층(Package On Package) 시 열팽창계수(CTE)차이로 인한 기계적 신뢰성을 향상시키고, 기판의 휨 발생으로 인한 기계적 신뢰성을 향상시킬 수 있다.
또한, 리세스 영역 내에 관통 전극을 형성하므로, 상기 관통 전극의 깊이를 감소시킬 수 있어 공정시간을 단축시킬 수 있고, 소자 내의 전기적 신호의 이동거리를 단축시킬 수 있으므로, 빠른 신호전달 속도를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 17 내지 도 26은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 27 내지 도 29은 본 발명의 다른 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 30 내지 도 35는 본 발명의 일 실시예에 따른 도 3의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 17 내지 도 26은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 27 내지 도 29은 본 발명의 다른 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 30 내지 도 35는 본 발명의 일 실시예에 따른 도 3의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 리세스 영역(111)과 제1 관통 전극(120)을 포함하는 기판(110), 재배선 패턴층(140), 제1 반도체 칩(160), 및 외측 연결 부재(190)을 포함한다.
기판(110)은 서로 반대인 제1 면(113)과 제2 면(114)을 포함할 수 있다. 기판(110)은 제1 면(113)에 리세스 영역(111)과 리세스 영역(111) 외의 영역에 형성된 돌출 영역(112)을 포함할 수 있다. 돌출 영역(112)은 리세스 영역(111)을 중심으로 외각에 위치할 수 있고, 본 발명에 기술적 사상은 이에 한정되는 것은 아니다. 돌출 영역(112)에서의 기판(110)의 두께는 리세스 영역(111)에서의 기판(110)의 두께에 비하여 클 수 있다. 이에 따라, 돌출 영역(112)은 기판(110)이 휘어지는 것을 방지할 수 있다. 리세스 영역(111)의 측면은 제1 면(113)에 대하여 슬로프를 가지거나 또는 수직일 수 있다. 기판(110)은 절연물을 포함할 수 있고, 예를 들어 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 폴리머(polymer), 또는 실리콘(silicon)을 포함할 수 있다.
기판(100)의 리세스 영역(111) 내에는 기판(110)을 관통하는 제1 관통 전극(120)이 위치할 수 있다. 여기에서 제1 관통 전극(120)은 TSV(through silicon via) 또는 도전형 포스트를 의미할 수 있다. 제1 관통 전극(120)은 기판(110)의 리세스 영역(111)에서 노출되고, 기판(110)의 제2 면(114)에서 노출될 수 있다. 제1 관통 전극(120)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제1 관통 전극(120)의 외측에는 내부 층(121)이 위치할 수 있고, 내부 층(121)은 확산 방지층(122), 절연층(123), 및 씨드층(124)을 포함할 수 있다. 확산 방지층(122)은 제1 관통 전극(120)의 도전물이 기판(110)으로 확산되는 것을 방지하는 기능을 수행할 수 있다. 절연층(123)은 제1 관통 전극(120)을 기판(110)으로부터 절연하는 기능을 수행할 수 있다. 확산 방지층(122)과 절연층(123)의 배치는 서로 바뀔 수 있다. 씨드층(124)은 제1 관통 전극(120)의 형성을 위한 씨드의 기능을 수행할 수 있다. 씨드층(124)의 물질은 관통 전극(120)을 형성하는 도전물과 동일하거나 또는 다를 수 있다.
선택적으로(optionally), 랜드 패드(130)는 제1 관통 전극(120)의 상측에 위치할 수 있다. 랜드 패드(130)는 제1 관통 전극(120)과 전기적으로 연결될 수 있다. 랜드 패드(130)는 리세스 영역(111) 내에 위치할 수 있다. 랜드 패드(130)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 랜드 패드(130)는 제1 관통 전극(120)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 랜드 패드(130)의 폭은 제1 관통 전극(120)의 폭에 비하여 클 수 있고, 이에 따라 랜드 패드(130) 상에 실장되는 제1 반도체 칩(160)과의 전기적 접촉을 신뢰성있고 낮은 저항을 가지도록 구현할 수 있다.
제1 반도체 칩(160)은 기판(110)의 리세스 영역(111) 내에 위치할 수 있다. 제1 반도체 칩(160)은 리세스 영역(111) 내에 매립될 수 있다. 제1 반도체 칩(160)은 랜드 패드(130) 상에 또는 제1 관통 전극(120) 상에 위치할 수 있다. 제1 반도체 칩(160)은 제1 연결 부재(162)를 통하여 제1 관통 전극(120)과 전기적으로 연결될 수 있다. 제1 연결 부재(162)는 범프, 패드, 또는 솔더볼일 수 있다. 제1 반도체 칩(160)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 제1 반도체 칩(160)은 하나의 제1 반도체 칩(160)을 포함하거나 또는 복수의 제1 반도체 칩(160)들을 포함할 수 있다. 복수의 제1 반도체 칩(160)들은 동종 제품들이거나 또는 이종 제품들일 수 있고, 예를 들어 제1 반도체 칩(160)의 일부는 로직칩이고 다른 일부는 메모리 칩일 수 있다. 이에 따라, 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다. 대안적으로, 제1 반도체 칩(160) 상에 다른 제1 반도체 칩(160)이 적층되는 경우도 본 발명의 기술적 사상에 포함된다.
밀봉 부재(170)는 기판(110)의 리세스 영역(111)을 충전할 수 있고, 이에 따라 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 밀봉될 수 있다. 밀봉 부재(170)는 제1 반도체 칩(160)을 완전히 덮을 수 있다. 밀봉 부재(170)는 제1 반도체 칩(160)과 제1 연결 부재(162) 사이의 공간을 충전할 수 있다. 밀봉 부재(170)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상측이 밀봉 부재(170)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다.
재배선 패턴층(140)은 기판(110)의 제2 면(114)에 위치할 수 있다. 재배선 패턴층(140)은 제1 관통 전극(120)과 전기적으로 연결되어 제1 관통 전극(120)을 재배선할 수 있고, 이에 따라 제1 반도체 칩(160)을 재배선할 수 있다. 재배선 패턴층(140)은 도전물로 형성된 재배선 패턴을 포함할 수 있고, 예를 들어 상기 도전물은 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 도 1 등에 도시된 실시예에서는 상기 재배선 패턴을 재배선 패턴층(140) 내의 실선으로 도시하고 있으며, 설계에 따라 다양한 형태의 패턴이 가능하다. 또한, 재배선 패턴층(140)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 기판(110)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다. 재배선 패턴층(140)에 의하여 제1 반도체 칩(160)의 입출력 단자를 미세화할 수 있고, 또한, 상기 입출력 단자의 갯수를 증가시킬 수 있다.
외측 연결 부재(190)는 재배선 패턴층(140)의 하측에 위치한다. 외측 연결 부재(190)는 재배선 패턴층(140)과 전기적으로 연결될 수 있고, 이에 따라 제1 반도체 칩(160)을 외부와 전기적으로 연결할 수 있다. 외측 연결 부재(190)는, 예를 들어 솔더볼일 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 패키지들(2, 3, 4)을 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지들(2, 3, 4)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 2를 참조하면, 반도체 패키지(2)는, 도 1에 도시된 반도체 패키지(1)와 비교하면, 재배선 패턴층(140)의 하측에 위치한 제2 반도체 칩(180)을 더 포함한다. 제2 반도체 칩(180)은 제2 연결 부재(182)를 통하여 재배선 패턴층(140)과 전기적으로 연결될 수 있고, 재배선 패턴층(140)에 의하여 재배선될 수 있다. 제2 연결 부재(182)는 범프, 패드 또는 솔더볼일 수 있다. 또한, 제2 반도체 칩(180)은 재배선 패턴층(140)을 통하여 외측 연결 부재(190)와 전기적으로 연결되거나 및/또는 재배선 패턴층(140)과 제1 관통 전극(120)을 통하여 제1 반도체 칩(160)과 전기적으로 연결될 수 있다. 재배선 패턴층(140)으로부터 제2 반도체 칩(180)의 높이는 외측 연결 부재(190)의 높이에 비하여 작을 수 있다. 따라서, 재배선 패턴층(140)으로부터 제2 반도체 칩(180)의 높이는 외측 연결 부재(190)의 높이에 비하여 작을 수 있다. 따라서, 반도체 패키지(1)가 다른 기판에 실장되거나 또는 다른 패키지에 적층되어도, 제2 반도체 칩(180)이 상기 다른 기판 또는 다른 패키지에 접촉하지 않을 수 있다. 이러한 경우들의 예들이 도 9 내지 도 16에 도시되어 있다.
제2 반도체 칩(180)은 메모리 칩이거나 또는 로직 칩일 수 있다. 제2 반도체 칩(180)은 하나의 제2 반도체 칩(180)을 포함하거나 또는 복수의 제2 반도체 칩(180)들을 포함할 수 있다. 복수의 제2 반도체 칩(180)들은 동종 제품들이거나 또는 이종 제품들일 수 있고, 예를 들어 제2 반도체 칩(180)의 일부는 로직칩이고 다른 일부는 메모리 칩일 수 있다. 제1 반도체 칩(160)과 제2 반도체 칩(180)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 이에 따라, 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.
도 3을 참조하면, 반도체 패키지(3)는, 도 1에 도시된 반도체 패키지(1)와 비교하면, 기판(110)의 리세스 영역(111)의 최외각에 위치한 제2 관통 전극(129) 및 제2 관통 전극(129)으로부터 기판(110)의 돌출 영역(112)으로 연장된 배선 연장부(150)를 더 포함한다. 제2 관통 전극(129)은 제1 관통 전극(120)의 형상, 구성, 및 재질과 동일할 수 있다. 배선 연장부(150)는 제2 관통 전극(129)과 전기적으로 연결될 수 있다. 배선 연장부(150)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선 연장부(150)는 랜드 패드(130)와 동일할 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 배선 연장부(150)에는 다른 반도체 패키지가 전기적으로 연결되도록 실장될 수 있다.
도 4를 참조하면, 반도체 패키지(4)는, 도 3에 도시된 반도체 패키지(3)와 비교하면, 재배선 패턴층(140)의 하측에 위치한 제2 반도체 칩(180)을 더 포함한다. 제2 반도체 칩(180)은 제2 연결 부재(182)를 통하여 재배선 패턴층(140)과 전기적으로 연결될 수 있고, 재배선 패턴층(140)에 의하여 재배선될 수 있다. 또한, 제2 반도체 칩(180)은 재배선 패턴층(140)을 통하여 외측 연결 부재(190)와 전기적으로 연결되거나 및/또는 재배선 패턴층(140)과 제1 관통 전극(120)을 통하여 제1 반도체 칩(160)과 전기적으로 연결될 수 있다.
재배선 패턴층(140)으로부터 제2 반도체 칩(180)의 높이는 외측 연결 부재(190)의 높이에 비하여 작을 수 있다. 따라서, 반도체 패키지(1)가 다른 기판에 실장되거나 또는 다른 패키지에 적층되어도, 제2 반도체 칩(180)이 상기 다른 기판 또는 다른 패키지에 접촉하지 않을 수 있다. 이러한 경우들의 예들이 도 9 내지 도 16에 도시되어 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(5)를 도시하는 단면도이다.
도 5를 참조하면, 반도체 패키지(5)는 리세스 영역(111a)과 제1 관통 전극(120a)을 포함하는 기판(110a), 제1 반도체 칩(160a), 및 외측 연결 부재(190a)을 포함한다. 반도체 패키지(5)는 배선 연장부(150a)를 더 포함한다.
기판(110a)은 서로 반대인 제3 면(113a)과 제4 면(114a)을 포함할 수 있다. 기판(110)은 제4 면(114a)에 리세스 영역(111a)과 리세스 영역(111a) 외의 영역에 형성된 돌출 영역(112a)을 포함할 수 있다. 돌출 영역(112a)은 리세스 영역(111a)을 중심으로 외각에 위치할 수 있고, 본 발명에 기술적 사상은 이에 한정되는 것은 아니다. 돌출 영역(112a)에서의 기판(110a)의 두께는 리세스 영역(111a)에서의 기판(110a)의 두께에 비하여 클 수 있다. 이에 따라, 돌출 영역(112a)은 기판(110a)이 휘어지는 것을 방지할 수 있다. 리세스 영역(111a)의 측면은 제4 면(114a)에 대하여 슬로프를 가지거나 또는 수직일 수 있다. 기판(110a)은 절연물을 포함할 수 있고, 예를 들어 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 폴리머(polymer), 또는 실리콘(silicon)을 포함할 수 있다.
기판(100a)의 리세스 영역(111a) 내에는 기판(110a)을 관통하는 제1 관통 전극(120a)을 포함할 수 있다. 여기에서 제1 관통 전극(120a)은 TSV(through silicon via) 또는 도전형 포스트를 의미할 수 있다. 제1 관통 전극(120a)은 기판(110a)의 리세스 영역(111a)에서 노출되고, 기판(110a)의 제3 면(113a)에서 노출될 수 있다. 제1 관통 전극(120a)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제1 관통 전극(120a)은 도 1에 도시된 제1 관통 전극(120)에 상응할 수 있다. 예를 들어, 제1 관통 전극(120a)의 외측에는 확산 방지층, 절연층, 및 씨드층 등을 포함하는 내부 층(121a)이 위치할 수 있다. 내부 층(121a)은 도 1에 도시된 내부 층(121)에 상응할 수 있다.
선택적으로(optionally), 제1 관통 전극(120a)의 하측에는 랜드 패드(130a)가 위치할 수 있고, 랜드 패드(130a)는 제1 관통 전극(120a)과 전기적으로 연결될 수 있다. 랜드 패드(130a)는 리세스 영역(111a) 내에 위치할 수 있다. 랜드 패드(130a)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 랜드 패드(130a)는 제1 관통 전극(120a)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 랜드 패드(130a)의 폭은 제1 관통 전극(120a)의 폭에 비하여 클 수 있고, 이에 따라 랜드 패드(130a) 상에 실장되는 제1 반도체 칩(160a)과의 전기적 접촉을 신뢰성있고 낮은 저항을 가지도록 구현할 수 있다.
기판(110a)의 리세스 영역(111a) 내에 제1 반도체 칩(160a)이 위치할 수 있다. 제1 반도체 칩(160a)은 리세스 영역(111a) 내에 매립될 수 있다. 제1 반도체 칩(160a)은 랜드 패드(130a) 상에 또는 제1 관통 전극(120a) 상에 위치할 수 있다. 제1 반도체 칩(160a)은 제1 연결 부재(162a)를 통하여 제1 관통 전극(120a)과 전기적으로 연결될 수 있다. 제1 반도체 칩(160a)은 하나의 제1 반도체 칩(160a)을 포함하거나 또는 복수의 제1 반도체 칩(160a)들을 포함할 수 있다. 제1 반도체 칩(160a)은 도 1에 도시된 제1 반도체 칩(160)에 상응할 수 있다.
밀봉 부재(170a)는 기판(110a)의 리세스 영역(111a)을 충전할 수 있고, 이에 따라 제1 반도체 칩(160a)은 밀봉 부재(170a)에 의하여 밀봉될 수 있다. 밀봉 부재(170a)는 제1 반도체 칩(160a)을 완전히 덮을 수 있다. 밀봉 부재(170a)는 제1 반도체 칩(160a)과 제1 연결 부재(162a) 사이의 공간을 충전할 수 있다. 밀봉 부재(170a)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 대안적으로, 제1 반도체 칩(160a)의 최상측이 밀봉 부재(170a)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다.
배선 연장부(150a)는 기판(110a)의 리세스 영역(111a)의 최외각에 위치한 제2 관통 전극(129a)으로부터 기판(110a)의 돌출 영역(112a)으로 연장된 배선 연장부(150a)를 더 포함한다. 제2 관통 전극(129a)은 제1 관통 전극(120a)의 형상, 구성, 및 재질과 동일할 수 있다. 배선 연장부(150a)는 제2 관통 전극(129a)과 전기적으로 연결될 수 있다. 배선 연장부(150a)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선 연장부(150a)는 랜드 패드(130a)와 동일할 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
외측 연결 부재(190a)는 배선 연장부(150a)의 하측에 위치한다. 외측 연결 부재(190a)는 배선 연장부(150a)와 전기적으로 연결될 수 있고, 이에 따라 제1 반도체 칩(160a)을 외부와 전기적으로 연결할 수 있다. 외측 연결 부재(190a)는, 예를 들어 솔더볼일 수 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들(6, 7, 8)을 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지들(6, 7, 8)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 패키지(6)는, 도 5에 도시된 반도체 패키지(5)와 비교하면, 기판(110a)의 제3 면(113a) 상에 위치한 제2 반도체 칩(180a)을 더 포함한다. 제2 반도체 칩(180a)은 제2 연결 부재(182a)를 통하여 제1 관통 전극(120a) 및/또는 제2 관통 전극(129a)과 전기적으로 연결될 수 있다. 제2 반도체 칩(180a)은 제1 관통 전극(120a)의 직접적으로 상측에 중첩하여 위치할 수 있다. 제2 반도체 칩(180a)은 제2 관통 전극(129a) 및 배선 연장부(150a)를 통하여 외측 연결 부재(190a)와 전기적으로 연결되거나 및/또는 제1 관통 전극(120a)을 통하여 제1 반도체 칩(160a)과 전기적으로 연결될 수 있다. 기판(110a)의 제3 면(113a)으로부터 제2 반도체 칩(180a)의 높이는 외측 연결 부재(190a)의 높이에 비하여 작을 수 있다. 제2 반도체 칩(180a)은 메모리 칩이거나 또는 로직 칩일 수 있다. 제2 반도체 칩(180a)은 하나의 제2 반도체 칩(180a)을 포함하거나 또는 복수의 제2 반도체 칩(180a)들을 포함할 수 있다. 제2 반도체 칩(180a)은 도 2의 제2 반도체 칩(180)에 상응할 수 있다.
도 7을 참조하면, 반도체 패키지(7)는, 도 5에 도시된 반도체 패키지(5)와 비교하면, 기판(110a)의 제3 면(113a) 상에 위치한 재배선 패턴층(140a)을 더 포함한다. 재배선 패턴층(140a)은 제1 관통 전극(120a)과 전기적으로 연결되어 제1 관통 전극(120a)을 재배선할 수 있고, 이에 따라 제1 반도체 칩(160a)을 재배선할 수 있다. 재배선 패턴층(140a)은 도 1에 도시된 재배선 패턴층(140)에 상응할 수 있다. 재배선 패턴층(140a)은 제2 관통 전극(129a) 및 배선 연장부(150a)를 통하여 외측 연결 부재(190a)와 전기적으로 연결될 수 있고, 이에 따라 외부와 전기적으로 연결될 수 있다. 재배선 패턴층(140a)에는 다른 반도체 패키지가 전기적으로 연결되도록 실장될 수 있다.
도 8을 참조하면, 반도체 패키지(8)는, 도 7에 도시된 반도체 패키지(7)와 비교하면, 재배선 패턴층(140a)의 상측에 위치한 제2 반도체 칩(180a)을 더 포함한다. 제2 반도체 칩(180a)은 제2 연결 부재(182a)를 통하여 재배선 패턴층(140a)과 전기적으로 연결될 수 있고, 재배선 패턴층(140a)에 의하여 재배선될 수 있다. 또한, 제2 반도체 칩(180a)은 재배선 패턴층(140a), 제2 관통 전극(129a), 및 배선 연장부(150a)를 통하여 외측 연결 부재(190a)와 전기적으로 연결되거나 및/또는 재배선 패턴층(140a)과 제1 관통 전극(120a)을 통하여 제1 반도체 칩(160a)과 전기적으로 연결될 수 있다. 반도체 패키지(1)가 다른 기판에 실장되거나 또는 다른 패키지에 적층되어도, 제2 반도체 칩(180a)이 상기 다른 기판 또는 다른 패키지에 접촉하지 않을 수 있다. 이러한 경우들의 예들이 도 9 내지 도 16에 도시되어 있다.
도 9 내지 도 16는 본 발명의 일 실시예에 따른 반도체 패키지들(9, 10, 11, 12, 13, 14, 15, 16)을 도시하는 단면도들이다. 반도체 패키지들(9, 10, 11, 12, 13, 14, 15, 16)은 상술한 반도체 패키지(1, 2, 3, 4, 5, 6, 7, 8)들이 적층된 경우들을 각각 포함한다.
도 9를 참조하면, 반도체 패키지(9)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(1)를 가지는 적층체를 포함한다. 반도체 패키지(1)를 대체하여 반도체 패키지(2)를 포함하거나 및/또는 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 10을 참조하면, 반도체 패키지(10)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(3)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 11을 참조하면, 반도체 패키지(11)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(5)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하거나 및/또는 반도체 패키지(5)를 대체하여 반도체 패키지(6)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 12를 참조하면, 반도체 패키지(12)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(7)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(6)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 13을 참조하면, 반도체 패키지(13)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(1)를 가지는 적층체를 포함한다. 반도체 패키지(1)를 대체하여 반도체 패키지(2)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 14를 참조하면, 반도체 패키지(14)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(3)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 15를 참조하면, 반도체 패키지(15)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(5)를 가지는 적층체를 포함한다. 반도체 패키지(5)를 대체하여 반도체 패키지(6)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 16을 참조하면, 반도체 패키지(16)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(7)를 가지는 적층체를 포함한다. 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 17 내지 도 26은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 17을 참조하면, 리세스 영역(111)을 가지는 제1 면(113)과 제1 면(113)에 반대인 제2 면(114)을 포함하는 기판(110)을 준비한다. 기판(110)의 리세스 영역(111)은 기판(110)을 식각하거나 또는 연마하거나 또는 레이저 가공하여 형성할 수 있다. 또는, 평평한 평판 상에 복수의 세그먼트들(segments)을 리세스 영역(111)이 형성될 영역을 제외한 영역에 부착하여 리세스 영역(111)을 형성할 수 있다. 리세스 영역(111)을 형성함에 따라 기판(110)에 돌출 영역(112)이 형성된다. 예를 들어, 돌출 영역(112)은 리세스 영역(111)을 중심으로 외각에 위치할 수 있고, 본 발명에 기술적 사상은 이에 한정되는 것은 아니다.
도 18을 참조하면, 리세스 영역(111) 내에 복수의 개구부들(118)을 형성한다. 개구부들(118)은 식각 방법 또는 레이저 가공 방법 등에 의하여 형성할 수 있다. 개구부들(118)에 의하여 돌출부(119)가 형성된다. 개구부들(118)은 기판(110)을 관통하지 않도록 형성되는 것이 바람직하다.
도 19를 참조하면, 개구부들(118) 내에 내부 층(121)을 형성한다. 내부 층(121)은 확산 방지층(122), 절연층(123), 및 씨드층(124)을 포함할 수 있다.
도 20을 참조하면, 기판(110)의 상측에 개구부들(118)을 노출하는 마스크 패턴(132)을 형성한다. 마스크 패턴(132)은 개구부들(118)을 노출하도록, 기판(110)의 돌출 영역(112) 및 돌출부(119) 상에 위치한다. 또한, 마스크 패턴(132)은 개구부들(118)에 인접한 돌출부(119)의 일부 표면을 노출할 수 있다. 마스크 패턴(132)은 포토레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
도 21을 참조하면, 기판(110) 및 마스크 패턴(132) 상에 도전물을 이용하여 도전층(134)을 형성한다. 도전층(134)은 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 도전층(134)은 마스크 패턴(132) 상에 위치할 수 있다. 또한, 개구부들(118) 내에는 상기 도전물이 충전될 수 있고, 이에 따라 관통 전극(120)을 형성한다. 관통 전극(120)의 상측에는 상기 도전물을 포함하는 랜드 패드(130)가 형성될 수 있다. 랜드 패드(130)는 관통 전극(120)에 비하여 평면적으로 확장된 면적을 가질 수 있다.
도 22를 참조하면, 마스크 패턴(132)을 제거하고, 리세스 영역(111)에서의 기판(110)의 표면을 노출한다. 이에 따라, 마스크 패턴(132) 상에 형성된 도전층(134)이 제거될 수 있다. 마스크 패턴(132)은 식각 또는 애싱(ashing)에 의하여 제거될 수 있고, 이는 리프트 오프(life-off) 공정으로 지칭될 수 있다.
도 23을 참조하면, 기판(110)의 제2 면(114)의 일부를 제거하여, 기판(110)의 제2 면(114)으로 관통 전극(120)을 노출한다. 상기 제거 공정은 식각, 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 수행될 수 있다.
도 24를 참조하면, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장한다. 랜드 패드(130)는 제1 반도체 칩(160)의 제1 연결 부재(162)와 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체 칩(160)은 제1 연결 부재(162) 및 랜드 패드(130)를 통하여 관통 전극(120)과 전기적으로 연결될 수 있다. 제1 반도체 칩(160)의 최상면은 기판(110)의 돌출 영역(112)의 최상면에 비하여 낮을 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상면은 기판(110)의 돌출 영역(112)의 최상면과 동일 평면일 수 있다.
도 25를 참조하면, 리세스 영역(111)을 밀봉 부재(170)로 충전하여 제1 반도체 칩(160)을 밀봉한다. 밀봉 부재(170)의 최상면과 배선 연장부(150)의 최상면은 동일 평면일 수 있다. 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 완전히 덮일 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상면이 밀봉 부재(170)의 최상면의 동일 평면일 수 있고, 이에 따라 제1 반도체 칩(160)의 최상면은 밀봉 부재(170)로부터 노출될 수 있다.
대안적으로, 도 23에 도시된 공정을 수행하기 전에, 도 24와 도 25에 도시된 공정들을 먼저 수행하는 것도 가능하다. 즉, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장하고, 리세스 영역(111)을 밀봉 부재(170)로 충전한 후에, 기판(110)의 제2 면(114)의 일부를 제거하여, 관통 전극(120)을 기판(110)의 제2 면(114)으로 노출시킬 수 있다.
도 26을 참조하면, 기판(110)의 제2 면(114)에 재배선 패턴층(140)을 형성한다. 재배선 패턴층(140)은 제1 관통 전극(120)과 전기적으로 연결된다.
이어서, 재배선 패턴층(140) 상에 솔더볼과 같은 외측 연결 부재(190)를 부착하여, 도 1의 반도체 패키지(1)를 완성한다. 외측 연결 부재(190)는 재배선 패턴층(140)과 전기적으로 연결된다.
도 27 내지 도 29은 본 발명의 다른 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다. 상술한 도 17 내지 도 19에 도시된 공정들을 수행한 후에, 도 26에 도시된 공정이 후속될 수 있다.
도 27을 참조하면, 기판(110)의 제3 면(113) 상에 도전물을 이용하여 도전층(134)을 형성한다. 도전층(134)은 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 도전층(134)은 기판(110)의 제3 면(113)을 전체적으로 덮을 수 있다. 예를 들어, 도전층(134)은 개구부들(118)을 충전할 수 있고, 이에 따라 관통 전극(120)을 형성할 수 있다. 또한, 도전층(134)은 기판(110)의 돌출 영역(112)을 덮을 수 있다.
도 28을 참조하면, 식각 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 도전층(134)의 일부를 제거한다. 구체적으로, 기판(110)의 돌출 영역(112) 상에 형성된 도전층(134)을 제거할 수 있다. 도전층(134)은 리세스 영역(111) 내에서 그 수준이 낮아질 수 있다. 예를 들어, 돌출부(119) 상에 위치하는 도전층(134)의 높이는 후속의 공정에서 형성되는 랜드 패드(130, 도 22 참조)의 높이와 동일하거나 약간 클 수 있다.
도 29를 참조하면, 관통 전극(120) 상에 마스크 패턴(132)을 형성한다. 돌출부(119)의 일부는 마스크 패턴(132)으로부터 노출되거나 또는 마스크 패턴(132)에 의하여 덮일 수 있다. 마스크 패턴(132)의 폭은 관통 전극(120)의 폭 보다 클 수 있고, 후속의 공정에 의하여 형성되는 랜드 패드(130, 도 22 참조)의 폭과 동일할 수 있다. 이어서, 마스크 패턴(132)을 이용하여, 도전층(134)의 일부를 제거하여, 랜드 패드(130, 도 22 참조)를 형성하고, 마스크 패턴(132)을 제거하여 도 22에 도시된 구조물을 형성한다. 이어서, 도 23 내지 도 26에 도시된 공정을 수행하여 반도체 패키지(1)를 완성한다.
도 30 내지 도 35는 본 발명의 일 실시예에 따른 도 3의 반도체 패키지(3)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다. 상술한 도 17 내지 도 19에 도시된 공정들을 수행하고 이어서 도 27에 도시된 공정을 수행한 후에, 도 30에 도시된 공정이 후속될 수 있다.
도 30을 참조하면, 식각 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 도전층(134)의 일부를 제거한다. 도전층(134)은 기판(110)의 제1 면(113) 상에서 전체적으로 그 수준이 낮아질 수 있다. 도전층(134)은 리세스 영역(111) 및 돌출 영역(112) 모두를 덮도록 형성될 수 있다. 또한, 돌출부(119) 상에 위치하는 도전층(134)의 높이는 후속의 공정에서 형성되는 랜드 패드(130, 도 30 참조)의 높이와 동일하거나 약간 클 수 있다.
도 31을 참조하면, 도전층(134)를 식각 등의 방법을 이용하여 일부 영역을 제거하여, 제1 관통 전극(120) 상에 위치한 랜드 패드(130) 및 제2 관통 전극(129) 상에 위치하고 기판(110)의 제3 면(113)으로 연장된 배선 연장부(150)를 형성한다.
도 32를 참조하면, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장한다. 랜드 패드(130)는 제1 반도체 칩(160)의 제1 연결 부재(162)와 전기적으로 연결될 수 있다.
도 33을 참조하면, 리세스 영역(111)을 밀봉 부재(170)로 충전한다. 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 완전히 덮일 수 있다. 밀봉 부재(170)의 최상면과 배선 연장부(150)의 최상면은 동일 평면일 수 있다. 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 완전히 덮일 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상면이 밀봉 부재(170)의 최상면의 동일 평면일 수 있고, 이에 따라 제1 반도체 칩(160)의 최상면은 밀봉 부재(170)로부터 노출될 수 있다.
도 34를 참조하면, 기판(110)의 제2 면(114)의 일부를 제거하여, 기판(110)의 제2 면(114)으로 관통 전극(120)을 노출한다. 상기 제거 공정은 식각, 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 수행될 수 있다.
대안적으로, 도 32 및 도 33에 도시된 공정들을 수행하기 전에, 도 34에 도시된 공정들을 먼저 수행하는 것도 가능하다. 즉, 기판(110)의 제2 면(114)의 일부를 제거하여 관통 전극(120)을 기판(110)의 제2 면(114)으로 노출시킨 후에, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장하고, 리세스 영역(111)을 밀봉 부재(170)로 충전할 수 있다.
도 35를 참조하면, 기판(110)의 제2 면(114)에 재배선 패턴층(140)을 형성한다. 재배선 패턴층(140)은 제1 관통 전극(120) 및 제2 관통 전극(129)과 전기적으로 연결된다.
재배선 패턴층(140) 상에 솔더볼과 같은 외측 연결 부재(190)를 부착하여, 도 3의 반도체 패키지(3)를 완성한다. 외측 연결 부재(190)는 재배선 패턴층(140)과 전기적으로 연결된다.
대안적으로, 도 35의 재배선 패턴층(140) 상에 외측 연결 부재(190)를 부착하여, 도 7의 반도체 패키지(7)를 완성할 수 있다. 또한, 도 34의 배선 연장부(150) 상에 외측 연결 부재(190)를 부착하여, 도 5의 반도체 패키지(5)를 완성할 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16: 반도체 패키지,
100: 기판, 111: 리세스 영역, 112: 돌출 영역, 113: 제1 면, 113a: 제3 면,
114: 제2 면, 114a: 제4 면, 118: 개구부, 119: 돌출부,
120: 제1 관통 전극, 121: 내부 층, 122: 확산 방지층, 123: 절연층, 124: 씨드층,
129: 제2 관통 전극, 130: 랜드 패드, 132: 마스크 패턴, 134: 도전층,
140: 재배선 패턴층, 150: 배선 연장부, 160: 제1 반도체 칩, 162: 제1 연결 부재,
170: 밀봉 부재, 180: 제2 반도체 칩, 182: 제2 연결 부재, 190: 외측 연결 부재,
100: 기판, 111: 리세스 영역, 112: 돌출 영역, 113: 제1 면, 113a: 제3 면,
114: 제2 면, 114a: 제4 면, 118: 개구부, 119: 돌출부,
120: 제1 관통 전극, 121: 내부 층, 122: 확산 방지층, 123: 절연층, 124: 씨드층,
129: 제2 관통 전극, 130: 랜드 패드, 132: 마스크 패턴, 134: 도전층,
140: 재배선 패턴층, 150: 배선 연장부, 160: 제1 반도체 칩, 162: 제1 연결 부재,
170: 밀봉 부재, 180: 제2 반도체 칩, 182: 제2 연결 부재, 190: 외측 연결 부재,
Claims (11)
- 리세스 영역을 가지는 제3 면과 제3 면에 반대인 제4 면을 포함하는 기판을 준비하는 단계;
상기 리세스 영역 내에 개구부를 형성하되, 상기 개구부는 상기 기판을 관통하지 않게 형성되는 단계;
상기 제3 면 상에 도전물을 이용하여 상기 기판의 리세스 영역의 일부 또는 전체와 상기 제3 면의 돌출영역의 일부 또는 전체를 덮는 도전층을 형성하되, 상기 도전물이 상기 개구부를 충진하여 관통전극을 더 형성하는 단계;
상기 제3 면에 마스크 패턴을 형성하여, 상기 관통전극 상에 랜드 패드를 형성하고, 상기 돌출영역 상에 배선 연장부를 형성하는 단계
상기 기판의 제4 면을 식각 또는 연마하여, 상기 기판의 상기 제4 면으로 상기 관통 전극을 노출하는 단계;
상기 리세스 영역 내에서 상기 랜드 패드 상에 제1 반도체 칩을 실장하는 단계;
상기 리세스 영역을 밀봉 부재로 충전하여 상기 제1 반도체 칩을 밀봉하는 단계; 및
상기 기판의 상기 제4 면에 상기 관통 전극과 전기적으로 연결된 재배선 패턴층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법. - 삭제
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| KR20090025982A (ko) * | 2007-09-07 | 2009-03-11 | 삼성전자주식회사 | 리세스부를 갖는 수지기판을 구비하는 반도체 패키지 및그의 제조방법 |
| US20110186998A1 (en) | 2010-02-03 | 2011-08-04 | Albert Wu | Recessed semiconductor substrates |
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