KR20240022207A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20240022207A
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insulating layer
layer
conductive barrier
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김도현
김주현
김효은
서선경
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Abstract

반도체 패키지가 개시된다. 반도체 패키지는 제1 반도체 소자를 포함하는 제1 반도체 칩; 제2 반도체 소자를 포함하는 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 본딩 구조물로서, 상기 제1 반도체 소자에 전기적으로 연결되는 제1 본딩 패드; 상기 제1 본딩 패드의 측벽을 둘러싸는 제1 본딩 절연층; 상기 제2 반도체 소자에 전기적으로 연결되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드; 및 상기 제2 본딩 패드의 측벽을 둘러싸고 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층을 포함하는, 본딩 구조물을 포함하고, 상기 제1 본딩 패드는, 상기 제1 본딩 절연층의 제1 패드 개구부 내부에 배치되는 제1 패드 금속층과, 상기 제1 패드 금속층의 측벽 및 바닥면을 둘러싸며 상기 제1 본딩 절연층과 상기 제1 패드 금속층 사이에 개재되는 제1 도전 배리어층을 포함하고, 상기 제1 도전 배리어층은 상기 제1 패드 금속층의 상면의 가장자리 상으로 연장되는 수평 연장부를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor packages and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 복수의 반도체 칩의 적층 구조를 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 장치의 성능 및 저장 용량의 향상을 위하여 복수의 반도체 칩이 적층된 구조를 갖는 반도체 패키지가 널리 이용되고 있다. 특히 웨이퍼와 웨이퍼를 연결 패드를 통해 서로 접합하고 이를 소잉하는 방식으로 복수의 반도체 칩의 적층 구조를 형성하는 방법이 제안되었다. 그러나 일반적으로 구리 등의 금속 물질을 포함하는 연결 패드의 디싱(dishing) 등이 발생하여 접합 공정의 난이도가 높아지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 풋프린트를 갖는 연결 패드의 접합 공정에서의 불량을 방지할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 풋프린트를 갖는 연결 패드의 접합 공정에서의 불량을 방지할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 소자를 포함하는 제1 반도체 칩; 제2 반도체 소자를 포함하는 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 본딩 구조물로서, 상기 제1 반도체 소자에 전기적으로 연결되는 제1 본딩 패드; 상기 제1 본딩 패드의 측벽을 둘러싸는 제1 본딩 절연층; 상기 제2 반도체 소자에 전기적으로 연결되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드; 및 상기 제2 본딩 패드의 측벽을 둘러싸고 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층을 포함하는, 본딩 구조물을 포함하고, 상기 제1 본딩 패드는, 상기 제1 본딩 절연층의 제1 패드 개구부 내부에 배치되는 제1 패드 금속층과, 상기 제1 패드 금속층의 측벽 및 바닥면을 둘러싸며 상기 제1 본딩 절연층과 상기 제1 패드 금속층 사이에 개재되는 제1 도전 배리어층을 포함하고, 상기 제1 도전 배리어층은 상기 제1 패드 금속층의 상면의 가장자리 상으로 연장되는 수평 연장부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 소자를 포함하는 제1 반도체 칩; 제2 반도체 소자를 포함하는 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 본딩 구조물로서, 상기 제1 반도체 칩 상에 배치되는 제1 본딩 절연층; 상기 제1 본딩 절연층의 제1 패드 개구부 내에 배치되고, 제1 도전 배리어층과 제1 패드 금속층을 포함하는 제1 본딩 패드; 상기 제1 반도체 칩 상에 배치되고 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층; 및 상기 제2 본딩 절연층의 제2 패드 개구부 내에 배치되고, 제2 도전 배리어층과 제2 패드 금속층을 포함하며, 상기 제2 패드 금속층의 상면이 상기 제1 패드 금속층의 상면과 접촉하는 제2 본딩 패드를 포함하는, 본딩 구조물을 포함하고, 상기 제1 도전 배리어층의 일부분이 상기 제1 패드 금속층의 상기 상면의 가장자리 상에서 상기 제2 도전 배리어층과 접촉한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 소자를 포함하고, 복수의 관통 전극을 포함하는 제1 반도체 칩; 제2 반도체 소자를 포함하는 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 본딩 구조물로서, 상기 제1 반도체 칩 상에 배치되는 제1 본딩 절연층; 상기 제1 본딩 절연층의 제1 패드 개구부 내에 배치되고, 제1 도전 배리어층과 제1 패드 금속층을 포함하는 제1 본딩 패드; 상기 제1 반도체 칩 상에 배치되고 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층; 및 상기 제2 본딩 절연층의 제2 패드 개구부 내에 배치되고, 제2 도전 배리어층과 제2 패드 금속층을 포함하며, 상기 제2 패드 금속층의 상면이 상기 제1 패드 금속층의 상면과 접촉하는 제2 본딩 패드를 포함하고, 상기 제1 도전 배리어층의 일부분이 상기 제1 패드 금속층의 상기 상면의 가장자리 상에서 상기 제2 도전 배리어층과 접촉하는, 본딩 구조물; 상기 제1 반도체 칩의 측면을 둘러싸는 몰딩층; 및 상기 몰딩층을 관통하여 상기 제2 반도체 칩에 전기적으로 연결되는 연결 필라를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 제1 반도체 칩 상에 제1 패드 개구부를 갖는 제1 본딩 절연층을 형성하는 단계; 상기 제1 본딩 절연층의 상기 제1 패드 개구부 내벽 상에 제1 도전 배리어층을 형성하는 단계; 상기 제1 도전 배리어층 상에 상기 제1 패드 개구부 내부를 채우는 제1 패드 금속층을 형성하되, 상기 제1 본딩 절연층의 상면보다 낮은 수직 레벨에 배치되는 상면을 갖는 제1 패드 금속층을 형성하는 단계; 및 제1 평탄화 공정에 의해 상기 제1 본딩 절연층의 상면이 상기 제1 패드 금속층의 상기 상면과 동일한 수직 레벨에 배치되도록 상기 제1 본딩 절연층의 상측 일부를 제거하고, 상기 제1 패드 금속층의 상기 상면의 가장자리 상으로 연장되는 상기 제1 도전 배리어층의 수평 연장부를 형성하는 단계;를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 제1 반도체 칩 상에 제1 패드 개구부를 갖는 제1 본딩 절연층을 형성하는 단계; 상기 제1 본딩 절연층의 상기 제1 패드 개구부 내벽 상에 제1 도전 배리어층과 제1 패드 금속층을 순차적으로 형성하는 단계; 상기 제1 패드 금속층의 상면의 가장자리 상으로 연장되는 상기 제1 도전 배리어층의 수평 연장부를 형성하는 단계; 제2 반도체 칩 상에 제2 본딩 절연층과 제2 본딩 패드가 형성된 상기 제2 반도체 칩을 제공하는 단계; 및 상기 제1 본딩 절연층이 상기 제2 본딩 절연층과 접촉하고 상기 제1 패드 금속층의 상기 상면이 상기 제2 본딩 패드의 상면과 접촉하고 상기 수평 연장부의 적어도 일부분이 상기 제2 본딩 패드와 접촉하도록 제1 반도체 칩과 상기 제2 반도체 칩을 서로에 대하여 본딩시키는 단계를 포함한다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 제1 본딩 패드는 제1 패드금속층과, 제1 패드 금속층의 측벽 및 바닥면을 둘러싸는 제1 도전 배리어층을 포함하고, 제1 도전 배리어층은 제1 패드 금속층의 상면의 가장자리 상으로 연장되는 수평 연장부를 포함한다. 따라서 제1 본딩 패드와 제2 본딩 패드를 접합하는 공정에서, 제1 패드 금속층의 상면 중앙부만이 노출될 수 있고 이를 통해 제1 패드 금속층이 팽창하여(bulge-out) 제1 본딩 패드와 제2 본딩 패드 사이의 충분한 강도의 접합이 확보될 수 있다. 또한 제1 도전 배리어층의 수평 연장부를 형성하는 공정은 제1 본딩 절연층의 평탄화 공정에서 동시에 수행될 수 있으므로 제조 비용이 절감될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분의 확대도이다.
도 3 내지 도 5는 제1 본딩 패드의 개략적인 평면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 플로우차트이다.
도 15 내지 도 20은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지(100)를 나타내는 단면도이다. 도 2는 도 1의 A 부분의 확대도이다. 도 3 내지 도 5는 제1 본딩 패드(34)의 개략적인 평면도들이다.
도 1 내지 도 5를 참조하면, 반도체 패키지(100)는 제1 반도체 칩(10)과 제2 반도체 칩(20)이 접합된 구조를 가질 수 있다. 반도체 패키지(100)는 제1 반도체 칩(10)의 활성면과 제2 반도체 칩(20)의 활성면이 서로 마주보도록 부착된 전면-대-전면(face-to-face) 본딩 구조를 가질 수 있다.
제1 반도체 칩(10)은 내부에 제1 반도체 소자(12)를 포함할 수 있고, 제2 반도체 칩(20)은 내부에 제2 반도체 소자(22)를 포함할 수 있다. 도시되지 않았지만, 제1 반도체 칩(10)은 제1 기판(10W)과, 제1 기판(10W) 상에 배치된 제1 반도체 소자(12), 제1 기판(10W) 상에 배치되고 제1 반도체 소자(12)에 전기적으로 연결되는 제1 배선 구조물(10MS)을 포함하는 구조를 가질 수 있고, 제2 반도체 칩(20)은 제2 기판(20W)과, 제2 기판(20W) 상에 배치된 제2 반도체 소자(22), 제2 기판(20W) 상에 배치되고 제2 반도체 소자(22)에 전기적으로 연결되는 제2 배선 구조물(20MS)을 포함하는 구조를 가질 수 있다.
제1 반도체 칩(10)과 제2 반도체 칩(20) 사이에 본딩 구조물(BS)이 배치될 수 있다. 본딩 구조물(BS)은 제1 본딩 절연층(32), 제1 본딩 패드(34), 제2 본딩 절연층(42), 및 제2 본딩 패드(44)를 포함할 수 있다. 제1 반도체 칩(10)과 제2 반도체 칩(20)은, 제1 본딩 패드(34)와 제2 본딩 패드(44)가 서로 부착되고 제1 본딩 절연층(32)과 제2 본딩 절연층(42)이 서로 부착되는 금속-산화물 혼성 접합(hybrid bonding) 방식으로 서로에게 부착될 수 있다.
제1 기판(10W) 및 제2 기판(20W)은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 기반으로 형성될 수 있다. 또한, 제1 기판(10W) 및 제2 기판(20W)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 제1 기판(10W) 및 제2 기판(20W)은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 제1 기판(10W) 및 제2 기판(20W)으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다. 한편, 제1 기판(10W) 및 제2 기판(20W)은 불순물 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 기판(10W) 및 제2 기판(20W)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다.
제1 및 제2 반도체 칩(10, 20) 각각은 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 예를 들어, 제1 및 제2 반도체 칩(10, 20) 각각에 포함되는 제1 및 제2 반도체 소자(12, 22) 각각은 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
예시적인 실시예들에서, 제1 및 제2 반도체 칩(10, 20) 각각은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩 중 적어도 하나일 수 있다.
제1 본딩 절연층(32)은 제1 반도체 칩(10) 상에서 제1 기판(10W) 및/또는 제1 배선 구조물(10MS)을 커버하도록 배치될 수 있다. 제1 본딩 절연층(32)은 제1 패드 개구부(32H)를 포함하고, 제1 패드 개구부(32H) 내부에 제1 본딩 패드(34)가 배치될 수 있다. 예시적인 실시예들에서, 제1 본딩 절연층(32)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 본딩 절연층(32)은 TEOS(tetraethly orthosilicate), TOSZ(Tonen SilaZene), ALD 산화물, FCVD(Flowable Chemical Vapor Deposition) 산화물, HDP(High Density Plasma) 산화물, PEOX (Plasma Enhanced Oxidation) 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
여기에서, 제1 본딩 절연층(32)의 상면은 제2 반도체 칩(20)을 마주보는 제1 본딩 절연층(32)의 표면으로, 제1 본딩 절연층(32)의 바닥면은 제1 반도체 칩(10)의 상면(또는 제1 기판(10W)의 상면)과 접촉하는 제1 본딩 절연층(32)의 표면으로 지칭할 수 있다.
제1 본딩 패드(34)는 제1 패드 개구부(32H) 내부에 배치되고, 제1 본딩 절연층(32)의 상면과 동일 평면 상에 배치되는 상면을 가질 수 있다. 여기에서, 제1 본딩 패드(34)의 상면은 제2 반도체 칩(20)을 마주보는 제1 본딩 패드(34)의 표면으로, 제1 본딩 패드(34)의 바닥면은 제1 반도체 칩(10)의 상면(또는 제1 기판(10W)의 상면)을 마주보는 제1 본딩 패드(34)의 표면으로 지칭할 수 있다.
제1 본딩 패드(34)는 제1 패드 금속층(34F)과 제1 도전 배리어층(34L)을 포함할 수 있다. 제1 패드 금속층(34F)은 제1 패드 개구부(32H) 내부를 채우고, 제1 도전 배리어층(34L)은 제1 패드 금속층(34F)과 제1 본딩 절연층(32) 사이에 개재될 수 있다. 제1 도전 배리어층(34L)은 제1 패드 개구부(32H)의 내벽 상에 콘포말하게 배치되고, 제1 패드 금속층(34F)의 측벽과 바닥면을 커버할 수 있다.
예시적인 실시예들에서, 제1 패드 금속층(34F)은 구리(Cu), 금(Au), 또는 이들의 합금을 포함할 수 있다. 제1 도전 배리어층(34L)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 제1 도전 배리어층(34L)의 일부분은 제1 패드 금속층(34F)의 상면 가장자리(34U_E) 상으로 연장될 수 있고, 제1 패드 금속층(34F)의 상면 가장자리(34U_E) 상으로 연장되는 제1 도전 배리어층(34L)의 일부분을 수평 연장부(34LE)로 지칭할 수 있다. 수평 연장부(34LE)는 제1 패드 금속층(34F)의 측벽 상에 배치되는 제1 도전 배리어층(34L)의 일부분과 연속적으로 연결될 수 있고, 제1 패드 금속층(34F)의 측벽 상에 배치되는 제1 도전 배리어층(34L)의 일부분과 일체로 형성될 수 있다.
제1 도전 배리어층(34L)의 수평 연장부(34LE)가 제1 패드 금속층(34F)의 상면 가장자리(34U_E) 상에 배치됨에 따라, 제1 패드 금속층(34F)의 상면 중앙부(34U_C)는 제1 도전 배리어층(34L)의 수평 연장부(34LE)에 의해 커버되지 않을 수 있다. 제1 패드 금속층(34F)의 상면 중앙부(34U_C)가 제1 본딩 패드(34)와 제2 본딩 패드(44) 사이의 접합을 위한 영역으로 기능할 수 있다.
예를 들어, 제1 도전 배리어층(34L)은 제1 반도체 칩(10)의 상면에 평행한 제1 방향으로 제1 두께(t11)를 가질 수 있다. 예를 들어, 제1 도전 배리어층(34L)의 제1 두께(t11)는 10 내지 50 나노미터 범위일 수 있다. 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 제1 방향으로 제1 폭(w11)을 가질 수 있고, 제1 폭(w11)은 제1 두께(t11)보다 더 클 수 있다. 일부 예시적인 실시예들에서, 제1 폭(w11)은 50 나노미터 내지 1 마이크로미터 범위일 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 도전 배리어층(34L)의 수평 연장부(34LE)의 제1 폭(w11)은 제1 본딩 패드(34)의 제1 방향에 따른 폭의 약 3 내지 15%에 해당할 수 있다. 예를 들어, 도 2의 제1 수직 레벨(LV1)에서의 수평 단면에 해당하는 도 3에 도시된 것과 같이, 평면적 관점에서 수평 연장부(34LE)의 면적이 제1 본딩 패드(34)의 상면 면적의 약 10% 내지 50%에 해당할 수 있고, 수평 연장부(34LE)에 의해 커버되지 않는 제1 패드 금속층(34F)의 상면 중앙부(34U_C)가 제1 본딩 패드(34)의 상면 면적의 약 50% 내지 90%에 해당할 수 있다.
예시적인 실시예들에서, 도 3에 도시된 것과 같이 제1 본딩 패드(34)는 정사각형 또는 사각형 수평 단면 형상을 가질 수 있고, 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 수평 방향으로 제1 폭(w11)을 가지며 제1 본딩 패드(34)의 가장자리에서 제1 패드 금속층(34F)의 상면 중앙부(34U_C)을 둘러싸도록 배치될 수 있다.
다른 실시예들에서, 도 4에 도시된 것과 같이, 제1 본딩 패드(34)는 라운드진 정사각형 또는 라운드진 사각형 수평 단면 형상을 가질 수 있고, 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 제1 본딩 패드(34)의 가장자리에서 제1 본딩 패드(34)의 평면 형상을 따르며, 제1 패드 금속층(34F)의 상면 중앙부(34U_C)을 둘러싸도록 배치될 수 있다.
또 다른 실시예들에서, 도 5에 도시된 것과 같이, 제1 본딩 패드(34)는 원형 또는 타원형의 수평 단면 형상을 가질 수 있고, 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 제1 본딩 패드(34)의 가장자리에서 환형의 수평 단면 형상을 가지며 제1 패드 금속층(34F)의 상면 중앙부(34U_C)을 둘러싸도록 배치될 수 있다.
예시적인 실시예들에서, 도 2에 도시된 것과 같이, 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 제1 본딩 절연층(32)의 제1 패드 개구부(32H)의 측벽에 대하여 외측으로 확장되고 돌출되는 돌출부(34LP)를 포함할 수 있다. 돌출부(34LP)는 제1 본딩 절연층(32)의 상면과 동일한 수직 레벨에서, 또는 제2 본딩 절연층(42)의 상면과 인접한 위치에 배치될 수 있고, 돌출부(34LP)의 상면은 제1 본딩 절연층(32)의 상면과 연결되도록 평평할 수 있다.
예시적인 실시예들에서, 제1 도전 배리어층(34L)의 수평 연장부(34LE) 및 돌출부(34LP)는 제1 본딩 절연층(32)의 평탄화 공정에서 제1 도전 배리어층(34L)의 일부분에 밀림 힘이 가해져 제1 도전 배리어층(34L)의 일부분이 수평 방향으로 연장되도록 변형됨에 의해 형성될 수 있다. 이에 따라 수평 연장부(34LE)의 상면과 돌출부(34LP)의 상면은 제1 본딩 절연층(32)의 상면과 동일 평면에 배치될 수 있다.
제2 본딩 절연층(42)은 제2 반도체 칩(20) 상에서 제2 기판(20W) 및/또는 제2 배선 구조물(20MS)을 커버하도록 배치될 수 있고 제1 본딩 절연층(32)의 상면과 접촉하는 상면을 가질 수 있다. 제1 본딩 절연층(32) 및 제2 본딩 절연층(42)은 서로에 대하여 접촉된 상태로 고온 어닐링 공정이 가해짐에 의해 제1 본딩 절연층(32) 및 제2 본딩 절연층(42)이 본딩될 수 있다. 제2 본딩 절연층(42)은 제2 패드 개구부(42H)를 포함하고, 제2 패드 개구부(42H) 내부에 제2 본딩 패드(44)가 배치될 수 있다.
예시적인 실시예들에서, 제2 본딩 절연층(42)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제2 본딩 절연층(42)은 TEOS(tetraethly orthosilicate), TOSZ(Tonen SilaZene), ALD 산화물, FCVD(Flowable Chemical Vapor Deposition) 산화물, HDP(High Density Plasma) 산화물, PEOX (Plasma Enhanced Oxidation) 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
여기에서, 제2 본딩 절연층(42)의 상면은 제1 반도체 칩(10)을 마주보는 제2 본딩 절연층(42)의 표면으로, 제2 본딩 절연층(42)의 바닥면은 제2 반도체 칩(20)의 상면(또는 제2 기판(20W)의 상면)과 접촉하는 제2 본딩 절연층(42)의 표면으로 지칭할 수 있다.
제2 본딩 패드(44)는 제2 패드 개구부(42H) 내부에 배치되고, 제1 본딩 패드(34)와 수직 오버랩되는 위치에서 제1 본딩 패드(34)의 상면과 접촉하는 상면을 가질 수 있다. 제2 본딩 패드(44)의 상면은 제2 본딩 절연층(42)의 상면과 동일 평면 상에 배치될 수 있다. 여기에서, 제2 본딩 패드(44)의 상면은 제1 반도체 칩(10)을 마주보는 제2 본딩 패드(44)의 표면으로, 제2 본딩 패드(44)의 바닥면은 제2 반도체 칩(20)의 상면(또는 제2 기판(20W)의 상면)을 마주보는 제2 본딩 패드(44)의 표면으로 지칭할 수 있다.
제2 본딩 패드(44)는 제2 패드 금속층(44F)과 제2 도전 배리어층(44L)을 포함할 수 있다. 제2 패드 금속층(44F)은 제2 패드 개구부(42H) 내부를 채우고, 제2 도전 배리어층(44L)은 제2 패드 금속층(44F)과 제2 본딩 절연층(42) 사이에 개재될 수 있다. 제2 도전 배리어층(44L)은 제2 패드 금속층(44F)의 측벽과 바닥면을 커버할 수 있다.
예시적인 실시예들에서, 제2 패드 금속층(44F)은 구리(Cu), 금(Au), 또는 이들의 합금을 포함할 수 있다. 제2 도전 배리어층(44L)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 제2 도전 배리어층(44L)의 일부분은 제2 패드 금속층(44F)의 상면 가장자리 상으로 연장될 수 있고, 제2 패드 금속층(44F)의 상면 가장자리 상으로 연장되는 제2 도전 배리어층(44L)의 일부분을 수평 연장부(44LE)로 지칭할 수 있다. 수평 연장부(44LE)는 제2 패드 금속층(44F)의 측벽 상에 배치되는 제2 도전 배리어층(44L)의 일부분과 연속적으로 연결될 수 있고, 제2 패드 금속층(44F)의 측벽 상에 배치되는 제2 도전 배리어층(44L)의 일부분과 일체로 형성될 수 있다. 제2 도전 배리어층(44L)의 수평 연장부(44LE)는 제2 본딩 절연층(42)의 제2 패드 개구부(42H)의 측벽에 대하여 외측으로 확장되고 돌출되는 돌출부(44LP)를 포함할 수 있다.
도 2에 도시된 것과 같이, 제2 패드 금속층(44F)의 상면은 제1 패드 금속층(34F)의 상면과 접촉할 수 있고, 제2 도전 배리어층(44L)의 수평 연장부(44LE)는 제1 도전 배리어층(34L)의 수평 연장부(34LE)와 접촉할 수 있다. 제1 패드 금속층(34F) 및 제2 패드 금속층(44F)은 고온 어닐링을 통해 금속 원자의 상호 확산에 의해 본딩될 수 있다.
예시적인 실시예들에서, 제1 본딩 패드(34)에 대하여 전술한 것과 유사하게, 수평 연장부(44LE)의 면적이 제2 본딩 패드(44)의 상면 면적의 약 10% 내지 50%에 해당할 수 있고, 수평 연장부(44LE)에 의해 커버되지 않는 제2 패드 금속층(44F)의 상면 중앙부가 제2 본딩 패드(44)의 상면 면적의 약 50% 내지 90%에 해당할 수 있으며, 이에 따라 제1 패드 금속층(34F)과 제2 패드 금속층(44F) 사이의 접합 면적은 제1 본딩 패드(34) 또는 제2 본딩 패드(44)의 상면 면적의 약 50% 내지 90%에 해당할 수 있다.
일반적으로, 본딩 패드 및 본딩 절연층의 혼성 접합 방식으로 제1 반도체 칩과 제2 반도체 칩이 서로 접합되는 패키지 구조에서는 본딩 패드와 본딩 절연층이 동일한 상면 레벨을 갖도록 평탄화 공정이 수행된다. 그러나 상기 평탄화 공정에서 본딩 패드에 포함되는 구리와 같은 금속 물질이 더 많이 제거되어 디싱(dishing) 등이 발생할 수 있고, 이러한 경우 본딩 불량이 발생할 수 있다.
그러나 예시적인 실시예들에 따르면, 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 제1 패드 금속층(34F)에 포함되는 구리 원자의 확산을 방지하는 확산 배리어로 작용할 수 있고, 이에 따라 제1 패드 금속층(34F)의 상면 중앙부(34U_C)를 통한 구리 원자의 확산 및/또는 팽창이 유도될 수 있다. 이에 따라 제1 본딩 패드(34)와 제2 본딩 패드(44)의 접합 공정에서의 불량이 방지될 수 있고, 제1 본딩 패드(34)와 제2 본딩 패드(44) 사이의 충분한 강도의 접합이 확보될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 패키지(100A)를 나타내는 단면도이다. 도 6에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 6을 참조하면, 제2 본딩 패드(44)가 제1 본딩 패드(34)의 상면으로부터 수평 방향으로 소정의 간격으로 이격되어 제1 본딩 패드(34)와 접합될 수 있다. 예를 들어, 제2 본딩 패드(44)와 제1 본딩 패드(34)가 완전히 수직 오버랩되지 않고 제2 본딩 패드(44)와 제1 본딩 패드(34)가 서로에 대하여 소정의 간격만큼 오정렬되어 접합될 수 있다.
도 6에 도시된 것과 같이, 제1 본딩 패드(34)의 가장자리에 제1 도전 배리어층(34L)의 수평 연장부(34LE)가 배치되고, 제1 패드 금속층(34F)의 상면 가장자리(34U_E)는 제1 도전 배리어층(34L)의 수평 연장부(34LE)에 의해 커버될 수 있다. 따라서 제1 패드 금속층(34F)의 상면 가장자리(34U_E)가 제2 본딩 절연층(42)과 직접 접촉하지 않을 수 있고, 제2 패드 금속층(44F)의 상면 가장자리가 제1 본딩 절연층(32)과 직접 접촉하지 않을 수 있다. 또한 제1 패드 금속층(34F)의 상면 중앙부(34U_C)는 제2 본딩 절연층(42)과 접촉하지 않고 제2 본딩 패드(44)의 제2 도전 배리어층(44L)의 수평 연장부(44LE)의 일부분과 접촉할 수 있다.
예시적인 실시예들에 따르면, 제1 본딩 패드(34)과 제2 본딩 패드(44)가 오정렬되어 접합되는 경우에도 제1 패드 금속층(34F)은 제2 본딩 절연층(42)과 접촉하지 않고 제2 본딩 패드(44)의 제2 도전 배리어층(44L)의 수평 연장부(44LE)와 접촉하므로, 구리-산화물의 접합 계면에서 발생할 수 있는 국부적인 접합력 감소 또는 보이드의 형성이 방지될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 패키지(100B)를 나타내는 단면도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 7을 참조하면, 제1 본딩 패드(34)의 제1 도전 배리어층(34L)은 수평 연장부(34LE)를 포함할 수 있고, 제2 본딩 패드(44B)의 제2 도전 배리어층(44L)은 수평 연장부를 포함하지 않을 수 있다. 제2 본딩 패드(44B)의 제2 도전 배리어층(44L)은 제2 패드 개구부(42H)의 측벽 및 바닥면 상에 배치되고, 제2 패드 금속층(44F)의 상면 전체가 제2 도전 배리어층(44L)에 의해 커버되지 않을 수 있다. 제2 패드 금속층(44F)의 상면은 제1 패드 금속층(34F)의 상면 중앙부(34U_C)와 제1 도전 배리어층(34L)의 수평 연장부(34LE)와 접촉할 수 있다.
예시적인 실시예들에 따르면, 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 제1 패드 금속층(34F)에 포함되는 구리 원자의 확산을 방지하는 확산 배리어로 작용할 수 있고, 이에 따라 제1 패드 금속층(34F)의 상면 중앙부(34U_C)를 통한 구리 원자의 확산 및/또는 팽창이 유도될 수 있다. 이에 따라 제1 본딩 패드(34)와 제2 본딩 패드(44B)의 접합 공정에서의 불량이 방지될 수 있고, 제1 본딩 패드(34)와 제2 본딩 패드(44B) 사이의 충분한 강도의 접합이 확보될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 패키지(100C)를 나타내는 단면도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 8을 참조하면, 제1 본딩 절연층(32)과 제2 본딩 절연층(42) 사이에 제1 계면 절연층(32I) 및 제2 계면 절연층(42I)이 더 배치될 수 있다. 제1 계면 절연층(32I)은 제1 본딩 패드(34)의 상면과 동일한 평면에 배치되는 상면을 가질 수 있고, 제1 패드 개구부(32H)가 제1 계면 절연층(32I)의 상면까지 연장될 수 있다. 제1 도전 배리어층(34L)의 수평 연장부(34LE)가 제1 계면 절연층(32I)에 의해 평면적으로 둘러싸일 수 있다. 제2 계면 절연층(42I)은 제2 본딩 패드(44)의 상면과 동일한 평면에 배치되는 상면을 가질 수 있고, 제2 패드 개구부(42H)가 제2 계면 절연층(42I)의 상면까지 연장될 수 있다. 제2 도전 배리어층(44L)의 수평 연장부(44LE)가 제2 계면 절연층(42I)에 의해 평면적으로 둘러싸일 수 있다. 제2 계면 절연층(42I)의 상면은 제1 계면 절연층(32I)의 상면과 접촉할 수 있다.
예시적인 실시예들에서, 제1 및 제2 계면 절연층(32I, 42I)은 TEOS(tetraethly orthosilicate), TOSZ(Tonen SilaZene), ALD 산화물, FCVD(Flowable Chemical Vapor Deposition) 산화물, HDP(High Density Plasma) 산화물, PEOX (Plasma Enhanced Oxidation) 산화물, 실리콘 카본 질화물(SiCN) 중 적어도 하나를 포함할 수 있고, 제1 및 제2 본딩 절연층(32, 42)과 다른 물질을 포함할 수 있다. 일부 예시적인 실시예들에서, 제1 및 제2 본딩 절연층(32, 42)은 실리콘 산화물을 포함하고 제1 및 제2 계면 절연층(32I, 42I)은 실리콘 카본 질화물(SiCN)을 포함할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 패키지(100D)를 나타내는 단면도이다.
도 9를 참조하면, 반도체 패키지(100D)는 제1 반도체 칩(10)의 비활성면과 제2 반도체 칩(20)의 활성면이 서로 마주보도록 부착된 전면-대-후면(face-to-back) 본딩 구조를 가질 수 있다. 예를 들어, 본딩 구조물(BS)은 제1 반도체 칩(10)의 비활성면(즉, 제1 반도체 소자(12)가 제공되는 제1 반도체 칩(10)의 활성면의 반대 면)에 부착될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(10)은 관통 전극(14)을 더 포함할 수 있고, 관통 전극(14)이 제1 기판(10W)을 관통하여 제1 반도체 소자(12) 및/또는 제1 배선 구조물(10MS)에 전기적으로 연결될 수 있고, 제1 본딩 패드(34)는 관통 전극(14)을 통해 제1 반도체 소자(12) 및/또는 제1 배선 구조물(10MS)에 전기적으로 연결될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다.
도 10을 참조하면, 반도체 패키지(1000)는 제1 반도체 칩(110), 제1 재배선층(120), 몰딩층(130), 연결 필라(140), 외부 연결단자(190), 본딩 구조물(BS), 및 제2 반도체 칩(210)을 포함할 수 있다.
예시적인 실시예에서, 반도체 패키지(1000)는 팬-아웃(fan-out) 구조의 반도체 패키지이며, 제1 반도체 칩(110)이 차지하는 풋프린트(footprint)는 제1 재배선층(120)의 풋프린트 보다 작을 수 있다. 즉, 복수의 외부 연결 단자(190) 중 적어도 어느 하나는 제1 반도체 칩(110)의 측면으로부터 외측으로 이격된 위치에 배치될 수 있다.
반도체 패키지(1000)는 제1 반도체 칩(110)과 제2 반도체 칩(210)이 본딩 구조물(BS)에 의해 서로 접합된 구조를 가질 수 있다. 반도체 패키지(1000)는 서로 다른 종류의 반도체 칩들이 본딩 구조물(BS)에 의해 서로 접합되고 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
제1 반도체 칩(110) 및 제2 반도체 칩(210) 각각은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(210)의 적층 구조가 제1 재배선층(120) 사에 배치될 수 있다. 제1 재배선층(120)은 제1 절연층(122) 및 제1 재배선 패턴(124)을 포함할 수 있다. 제1 재배선층(120)의 상면 상에는 제1 반도체 칩(110), 몰딩층(130), 및 연결 필라(140)가 배치될 수 있고 제1 재배선층(120)의 하면 상에는 외부 연결 단자(190)가 배치될 수 있다.
제1 절연층(122)은 절연 물질, 예를 들어 PID(Photo Imageable Dielectic)와 같은 감광성 절연물질, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(122)은 복수의 층으로 이루어질 수 있다. 이 경우, 복수의 층을 이루는 물질은 서로 동일할 수 있고, 필요에 따라 서로 상이할 수도 있다. 제1 절연층(122)을 구성하는 복수의 층들 각각 상에는 제1 재배선 패턴(124)이 배치될 수 있다. 예시적인 실시예들에서, 제1 재배선 패턴(124)은 구리(Cu), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니켈(Ni) 중 적어도 어느 하나를 포함할 수 있다.
몰딩층(130)은 제1 재배선층(120) 상에서 제1 반도체 칩(110)을 커버할 수 있다. 몰딩층(130)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC), 수지, 실리카(Silica) 중 적어도 어느 하나를 포함할 수 있다. 몰딩층(130)은 복수의 층으로 구성될 수 있다. 예를 들어, 몰딩층(130)의 제1 층은 제1 반도체 칩(110) 및 제1 재배선층(120)을 직접적으로 덮는 역할을 하고, 상기 제1 층의 상면에 배치되는 하나 이상의 층은, 휨 제어(Warpage Control) 역할을 할 수 있다. 이 경우, 복수의 층은 서로 동일한 물질로 구성될 수 있지만, 필요에 따라 서로 상이한 물질로 구성될 수 있다.
연결 필라(140)는 제1 재배선층(120)과 제2 반도체 칩(210) 사이에 배치될 수 있고, 몰딩층(130)을 수직 방향(Z 방향)으로 관통할 수 있다. 연결 필라(140)는 제1 재배선층(120)과 제2 반도체 칩(210)을 전기적으로 연결하기 위한 도전성 물질, 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니켈(Ni) 중 적어도 어느 하나를 포함할 수 있다. 일부 실시예들에서, 연결 필라(140)는 구리를 포함할 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(210) 사이에 본딩 구조물(BS)이 배치될 수 있다. 본딩 구조물(BS)은 제1 본딩 절연층(152), 제1 본딩 패드(154), 제2 본딩 절연층(222), 및 제2 본딩 패드(224)를 포함할 수 있다. 제1 본딩 절연층(152) 및 제1 본딩 패드(154)는 제1 반도체 칩(110)의 상면 상에서 몰딩층(130)에 의해 둘러싸이도록 배치될 수 있다. 제2 본딩 절연층(222) 및 제2 본딩 패드(224)는 제2 반도체 칩(210)과 제1 반도체 칩(110) 사이, 및 제2 반도체 칩(210)과 몰딩층(130) 사이에 배치될 수 있다. 제2 본딩 패드(224) 중 적어도 하나는 연결 필라(140)와 접촉하거나 연결 필라(140)에 연결되도록 배치될 수 있다. 제1 본딩 패드(154) 및 제2 본딩 패드(224) 중 어느 하나는 도 1 내지 도 9를 참조로 설명한 제1 및 제2 본딩 패드(34, 44)와 동일하거나 유사한 기술적 특징을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(110)은 복수의 관통 전극(110V)을 포함할 수 있고, 복수의 관통 전극(110V)은 제1 본딩 패드(154) 및/또는 제1 재배선 패턴(124)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제2 반도체 칩(210)은 제1 반도체 칩(110)의 수평 방향 폭보다 더 큰 수평 방향 폭을 가질 수 있다. 제2 반도체 칩(210)은 제1 반도체 칩(110)의 상면과 몰딩층(130)의 상면 전체를 커버하도록 배치될 수 있다.
외부 연결 단자(190)는 제1 재배선층(120)의 하면 상에 배치될 수 있다. 외부 연결 단자(190)는 반도체 패키지(1000)와 시스템 기판이나 메인보드 등과 같은 외부 장치를 전기적으로 연결할 수 있다. 외부 연결 단자(190)는 예를 들면, 솔더볼(Solder Ball), 범프, 핀, 또는 랜드일 수 있다. 외부 연결 단자(190)는 구리(Cu), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니켈(Ni), 주석(Sb) 중 적어도 어느 하나를 포함할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 패키지(2000)를 나타내는 단면도이다.
도 11을 참조하면, 반도체 패키지(2000)는 제1 반도체 칩(2100), 제2 반도체 칩(2200), 제3 반도체 칩(2300), 및 제4 반도체 칩(2400)을 포함할 수 있다. 제1 반도체 칩(2100)과 제2 반도체 칩(2200) 사이, 제2 반도체 칩(2200) 및 제3 반도체 칩(2300) 사이, 및 제3 반도체 칩(2300)과 제4 반도체 칩(2400) 사이에 본딩 구조물(BS1, BS2, BS3)이 배치될 수 있다. 본딩 구조물(BS1, BS2, BS3)은 도 1 내지 도 9를 참조로 설명한 본딩 구조물(BS)과 동일하거나 유사한 기술적 특징을 가질 수 있고, 본딩 구조물(BS1, BS2, BS3)은 도 1 내지 도 9를 참조로 설명한 제1 및 제2 본딩 패드(34, 44) 및 제1 및 제2 본딩 절연층(32, 42)을 포함할 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(2100), 제2 반도체 칩(2200), 및 제3 반도체 칩(2300) 각각은 제1 관통 전극(2100V), 제2 관통 전극(2200V), 및 제3 관통 전극(2300V)을 포함할 수 있고, 제1 관통 전극(2100V), 제2 관통 전극(2200V), 및 제3 관통 전극(2300V)은 배선 패턴(2100MS, 2200MS, 2300MS)을 통해 각각 본딩 구조물(BS1, BS2, BS3)에 포함된 본딩 패드에 전기적으로 연결될 수 있다.
제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400)의 상면 및 측면을 둘러싸는 몰딩층(2510)이 더 배치될 수 있고, 제1 반도체 칩(2100)의 하면 상에 외부 연결 단자(2520)가 부착될 수 있다.
예시적인 실시예들에서, 제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400)은 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400)은 모두 동일한 종류의 메모리 칩일 수 있거나, 제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400) 중 적어도 하나가 로직 칩이고 제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400) 중 나머지가 메모리 칩일 수도 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지(3000)를 나타내는 단면도이다.
도 12를 참조하면, 반도체 패키지(3000)는 인터포저(3100)를 더 포함할 있다. 인터포저(3100)는 베이스 층(3110), 재배선층(3120), 제1 상면 패드(3122) 및 제1 하면 패드(3124)를 포함할 수 있다. 베이스 층(3110) 내부에는 제1 상면 패드(3122) 및 제1 하면 패드(3124)를 전기적으로 연결하는 관통 비아(도시 생략)가 더 배치될 수 있다. 인터포저(3100)와 제1 반도체 칩(2100)은 제1 상면 패드(3122)를 사용하여 금속-산화물 혼성 접합(hybrid bonding)을 통해 서로에게 부착될 수 있다. 이와는 달리, 인터포저(3100)와 제1 반도체 칩(2100)은 연결 범프(도시 생략)를 통해 서로 연결될 수도 있다.
메인 보드(3200)는 베이스 보드층(3210)과 제2 상면 패드(3222)를 포함하고, 인터포저(3100)의 제1 하면 패드(3124)는 보드 연결 단자(3140)에 의해 메인 보드(3200)의 제2 상면 패드(3222)에 전기적으로 연결될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 패키지(4000)를 나타내는 단면도이다.
도 13을 참조하면, 반도체 패키지(4000)는 인터포저(3100)가 실장되는 메인 보드(3200), 인터포저(3100)에 부착되는 제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400)을 포함하는 서브 반도체 패키지(4100S), 및 제5 반도체 칩(4200)을 포함할 수 있다. 서브 반도체 패키지(4100S)는 도 13을 참조로 설명한 반도체 패키지(2000)에 대응될 수 있다. 또한, 반도체 패키지(4000)는 시스템이라고 호칭할 수 있다.
도 13에는 반도체 패키지(4000)가 2개의 서브 반도체 패키지(4100S)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(4000)는 1개의 서브 반도체 패키지(4100S)를 포함하거나, 3개 이상의 서브 반도체 패키지(4100S)를 포함할 수 있다.
제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400)은 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM)일 수 있다. 일부 실시예에서, 제1 반도체 칩(2100)은 메모리 셀을 포함하지 않을 수 있다. 제1 반도체 칩(2100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 제2 내지 제4 반도체 칩(2200, 2300, 2400)은 메모리 셀을 포함할 수 있다. 예를 들면, 제1 반도체 칩(2100)은 제2 내지 제4 반도체 칩(2200, 2300, 2400)의 제어를 위한 버퍼 칩일 수 있다.
일부 실시예에서, 제1 반도체 칩(2100)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 제2 내지 제4 반도체 칩(2200, 2300, 2400)은 제1 반도체 칩(2100)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(2100)은 버퍼 칩, 또는 마스터 칩이라 호칭할 수 있고, 제2 내지 제4 반도체 칩(2200, 2300, 2400)은 슬레이브 칩, 또는 메모리 셀 칩이라고 호칭일 수 있다. 제1 내지 제4 반도체 칩(2100, 2200, 2300, 2400)을 포함하는 서브 반도체 패키지(4100S)를 HBM DRAM 소자라고 호칭할 수 있다.
서브 반도체 패키지(4100S)는 제1 반도체 칩(2100)의 상면 상에서 제2 내지 제4 반도체 칩(2200, 2300, 2400)을 감싸는 칩 몰딩층(4110)을 더 포함할 수 있다. 칩 몰딩층(4110)은 예를 들면, EMC로 이루어질 수 있다.
제5 반도체 칩(4200)은 로직 반도체 칩일 수 있다. 제5 반도체 칩(4200)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 어플리케이션 프로세서(application processor, AP) 칩, 주문형 반도체(ASIC: Application Specific Integrated Circuit) 또는 기타 프로세싱 칩들 중 하나를 포함할 수 있다.
적어도 하나의 서브 반도체 패키지(4100S)는 인터포저(3100) 상에 연결 범프(3150)에 의해 전기적으로 연결될 수 있고, 복수의 제5 반도체 칩(4200)은 인터포저(3100) 상에 연결 범프(3150)에 의해 부착되고 전기적으로 연결될 수 있다. 그러나, 이와는 달리 적어도 하나의 서브 반도체 패키지(4100S) 및 복수의 제5 반도체 칩(4200)이 인터포저(3100) 상에 본딩 패드(도시 생략)에 의해 부착되고 전기적으로 연결될 수도 있다.
반도체 패키지(4000)는 인터포저(3100) 상에서 적어도 하나의 서브 반도체 패키지(4100S) 및 복수의 제5 반도체 칩(4200)을 감싸는 패키지 몰딩층(4210)을 더 포함할 수 있다. 패키지 몰딩층(4210)은 예를 들면, EMC로 이루어질 수 있다.
반도체 패키지(4000)는 메인 보드(3200) 상에 부착되는 보강 구조체(stiffener structure, 4300)를 더 포함할 수 있다. 보강 구조체(4300)는 메인 보드(3200) 상에 부착되는 보강 열전달 물질층(stiffener thermal interface material, 4310)을 사이에 가지며 부착될 수 있다. 보강 구조체(4300)는 적어도 하나의 서브 반도체 패키지(4100S) 및 복수의 제5 반도체 칩(4200)과 이격되어 배치될 수 있다. 보강 구조체(4300)는 평면적으로, 즉 탑뷰(Top-view)로, 메인 보드(3200)의 가장자리를 따라서 연장되어, 적어도 하나의 서브 반도체 패키지(4100S) 및 복수의 제5 반도체 칩(4200)의 주위를 포위할 수 있다.
보강 구조체(4300)는 금속으로 이루어질 수 있다. 예를 들면, 보강 구조체(4300)는 구리, 니켈, 및 스테인리스 중 적어도 하나를 포함할 수 있다. 보강 열전달 물질층(4310)은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 보강 열전달 물질층(4310)은 예를 들면, 에폭시 수지를 포함할 수 있다. 보강 열전달 물질층(4310)은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change Material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다. 예를 들면, 보강 구조체(4300)는, 약 500㎛ 내지 약 800㎛의 수직 높이를 가질 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 플로우차트이다.
도 15 내지 도 20은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 15 내지 도 20은 도 1 내지 도 5를 참조로 설명한 반도체 패키지(100)의 제조 방법에 대응될 수 있다.
도 14 및 도 15를 참조하면, 제1 반도체 칩(10)(도 1 참조) 상에 제1 패드 개구부(32H)를 갖는 제1 본딩 절연층(32)을 형성할 수 있다(S110 단계).
예시적인 실시예들에서, 제1 반도체 칩(10)은 제1 기판(10W)(도 1 참조)이 쏘잉되지 않은 웨이퍼 상태로 제공되거나 제1 기판(10W)이 쏘잉된 후의 다이 상태로 제공될 수 있다.
예시적인 실시예들에서, 제1 본딩 절연층(32) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 본딩 절연층(32)의 일부분을 제거함에 의해 제1 패드 개구부(32H)를 형성할 수 있다. 도시되지 않았지만, 제1 패드 개구부(32H)의 바닥부에 제1 배선 구조물(10MS)의 일부분이 노출될 수 있다.
이후, 제1 본딩 절연층(32) 상에 제1 패드 개구부(32H) 내부를 채우도록 제1 도전 배리어층(34L) 및 제1 패드 금속층(34F)을 순차적으로 형성할 수 있다(S120 단계).
예시적인 실시예들에서, 제1 도전 배리어층(34L)는 제1 반도체 칩(10)의 상면에 수평한 방향으로 제1 두께(t11)를 갖도록 형성될 수 있고, 제1 패드 개구부(32H) 내벽 및 제1 본딩 절연층(32) 상면 상에 콘포말하게 배치될 수 있다. 예를 들어, 제1 두께(t11)는 10 내지 50 나노미터 범위일 수 있다. 예시적인 실시예들에서, 제1 도전 배리어층(34L)는 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN) 중 적어도 하나를 사용하여 물리적 기상 증착(PVD) 공정, 화학적 기상 증착(CVD) 공정 등에 의해 형성될 수 있다.
예시적인 실시예들에서, 제1 패드 금속층(34F)은 제1 도전 배리어층(34L) 상에서 제1 패드 개구부(32H) 내부를 완전히 채우기에 충분한 두께로 형성될 수 있다. 제1 패드 금속층(34F)은 구리(Cu), 금(Au), 또는 이들의 합금을 포함할 수 있고, 전해 도금 공정, 무전해 도금 공정, 물리적 기상 증착(PVD) 공정 등에 의해 형성될 수 있다.
도 14 및 도 16을 참조하면, 제1 패드 금속층(34F)의 상면 레벨이 제1 본딩 절연층(32)의 상면 레벨보다 낮아지도록 제1 패드 금속층(34F) 상에 제1 평탄화 공정을 수행하여 제1 패드 금속층(34F)의 상측 일부를 제거할 수 있다(S130 단계).
예시적인 실시예들에서, 상기 제1 평탄화 공정을 수행한 후 제1 본딩 절연층(32)의 상면은 기준 수직 레벨(LV0)에 배치될 수 있고, 제1 패드 금속층(34F)의 상면(예를 들어, 제1 패드 금속층(34F) 상면의 중앙부)은 제1 수직 레벨(LV1)에 배치될 수 있다. 일부 예시적인 실시예들에서, 제1 수직 레벨(LV1)과 기준 수직 레벨(LV0)의 차이는 10 내지 400 옹스트롬에 대응될 수 있으나, 본 발명의 기술적 사상이 이에 제한되지 않는다.
예시적인 실시예들에서, 상기 제1 평탄화 공정은 제1 도전 배리어층(34L)에 대한 식각 선택비를 갖는 식각 조건을 사용한 공정일 수 있다. 예를 들어, 상기 제1 평탄화 공정 동안 제1 도전 배리어층(34L)의 식각 속도는 제1 패드 금속층(34F)의 식각 속도보다 상당히 작을 수 있다. 예를 들어, 제1 패드 금속층(34F)의 상면 레벨이 낮아지는 동안 제1 도전 배리어층(34L)은 거의 제거되지 않거나 제1 도전 배리어층(34L)의 식각량은 미미할 수 있다.
예시적인 실시예들에서, 상기 제1 평탄화 공정은 제1 도전 배리어층(34L)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라 제1 도전 배리어층(34L)은 제1 본딩 절연층(32) 상면 상에 잔류하고, 제1 본딩 절연층(32) 상면은 식각 분위기에 거의 노출되지 않을 수 있다.
도 14 및 도 17을 참조하면, 제1 본딩 절연층(32) 상면 상에 배치되는 제1 도전 배리어층(32L) 부분을 제거하여 제1 본딩 절연층(32) 상면을 노출시킬 수 있다(S140 단계).
예시적인 실시예들에서, 제1 도전 배리어층(32L)의 제거 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 이 때 제1 패드 개구부(32H) 내벽 상에 배치되는 제1 도전 배리어층(32L)의 일부분(32LR)은 제거되지 않고 잔류할 수 있다. 예시적인 실시예들에서, 제1 도전 배리어층(32L)의 일부분(32LR)은 수직 방향으로 10 내지 400 옹스트롬의 높이를 가질 수 있다.
도 14, 도 18 및 도 19를 참조하면, 제1 본딩 절연층(32)의 상면이 제1 패드 금속층(34F)의 상면과 동일한 레벨에 배치되도록 제1 본딩 절연층(32) 상에 제2 평탄화 공정을 수행하여 제1 본딩 절연층(32)의 상측 일부를 제거하고 제1 도전 배리어층(34L)의 수평 연장부(34LE)를 형성할 수 있다(S150 단계).
예시적인 실시예들에서, 상기 제2 평탄화 공정은 제1 도전 배리어층(34L)에 대한 식각 선택비를 갖는 식각 조건을 사용한 공정일 수 있다. 예를 들어, 상기 제2 평탄화 공정이 수행됨에 따라 제1 본딩 절연층(32)의 상측 일부분이 제거되어 제1 본딩 절연층(32)의 상면은 기준 수직 레벨(LV0)보다 낮은 레벨에 배치될 수 있다.
제2 평탄화 공정 동안의 제1 도전 배리어층(34L)의 형상이 개략적으로 도시된 도 17에 도시된 것과 같이, 상기 제2 평탄화 공정 동안 제1 도전 배리어층(34L)의 일부분(34LR)은 제거되지 않고 잔류할 수 있고 제1 본딩 절연층(32)의 상면에 대하여 상측을 향해 돌출할 수 있다. 그러나 제2 평탄화 공정이 진행됨에 따라 제1 본딩 절연층(32)의 상면보다 높은 수직 레벨에 배치되는 제1 도전 배리어층(34L)의 일부분(34LR)에 밀림 힘이 인가될 수 있다. 이에 따라 제1 도전 배리어층(34L)의 일부분(34LR)이 상대적으로 빈 공간인 제1 패드 금속층(34F) 상면 상으로 연장되도록 제1 도전 배리어층(34L)의 일부분(34LR)이 변형될 수 있다.
제2 평탄화 공정이 완료된 후의 제1 도전 배리어층(34L)의 형상이 개략적으로 도시된 도 18에 도시된 것과 같이, 수평 연장부(34LE)는 제1 패드 금속층(34F)의 측벽 상에 배치되는 제1 도전 배리어층(34L)의 일부분과 연속적으로 연결될 수 있고, 제1 패드 금속층(34F)의 측벽 상에 배치되는 제1 도전 배리어층(34L)의 일부분과 일체로 형성될 수 있다. 제1 도전 배리어층(34L)의 수평 연장부(34LE)는 제1 본딩 절연층(32)의 제1 패드 개구부(32H)의 측벽에 대하여 외측으로 확장되고 돌출되는 돌출부(34LP)를 포함할 수 있다.
제1 도전 배리어층(34L)의 수평 연장부(34LE)가 제1 패드 금속층(34F)의 상면 가장자리(34U_E) 상에 배치됨에 따라, 제1 패드 금속층(34F)의 상면 중앙부(34U_C)는 제1 도전 배리어층(34L)의 수평 연장부(34LE)에 의해 커버되지 않을 수 있다.
도 14 및 도 20을 참조하면, 제1 본딩 절연층(32)과 제2 본딩 절연층(42)이 서로 접촉하고 제1 본딩 패드(34)와 제2 본딩 패드(44)가 서로 접촉하도록 제1 반도체 칩(10) 상에 제2 반도체 칩(20)을 본딩시킬 수 있다(S160 단계).
예시적인 실시예들에서, 제1 반도체 칩(10) 상에 제2 반도체 칩(20)을 본딩시키는 단계는 제1 본딩 절연층(32)과 제2 본딩 절연층(42)이 서로 접촉하고 제1 본딩 패드(34)와 제2 본딩 패드(44)가 서로 접촉하도록 제1 반도체 칩(10) 상에 제2 반도체 칩(20)을 배치하고, 이러한 구조에 열처리를 가함에 의해 수행될 수 있다. 예시적인 실시예들에서, 상기 열처리는 약 200℃ 내지 350℃의 온도에서 수행될 수 있다.
예시적인 실시예들에서, 상기 열처리 동안에 제1 패드 금속층(34F) 내에 포함된 금속 원자와 제2 패드 금속층(44F) 내에 포함된 금속 원자의 상호 확산이 일어날 수 있고, 제1 패드 금속층(34F)과 제2 패드 금속층(44F)이 서로 접합될 수 있다. 상기 열처리 동안에 제1 본딩 절연층(32) 상면과 제2 본딩 절연층(42) 상면이 서로에 대하여 접합될 수 있고, 금속-산화물 혼성 접합이 일어날 수 있다.
예시적인 실시예들에서, 제1 도전 배리어층(34L)의 수평 연장부(34LE)가 금속 원자의 확산 배리어로 기능하고 제1 패드 금속층(34F)의 상면 중앙부(34U_C)가 제1 도전 배리어층(34L)의 수평 연장부(34LE)에 의해 커버되지 않으므로, 제1 패드 금속층(34F) 내의 금속 원자(예를 들어, 구리 원자)는 제1 패드 금속층(34F)의 상면 중앙부(34U_C)를 통해 확산 또는 팽창할 수 있다. 즉, 제1 패드 금속층(34F)의 상면 중앙부(34U_C)가 제1 본딩 패드(34)와 제2 본딩 패드(44) 사이의 접합을 위한 영역으로 기능할 수 있다.
예를 들어 미세 피치의 패키지 어플리케이션을 위하여 제1 패드 금속층(34F)의 부피가 상대적으로 작더라도, 제1 패드 금속층(34F)의 상면 중앙부(34U_C)를 통하여 상대적으로 큰 높이까지 구리 원자의 확산 및/또는 팽창이 유도될 수 있다. 따라서 제1 본딩 패드(34)와 제2 본딩 패드(44)의 접합 공정에서의 불량이 방지될 수 있고, 제1 본딩 패드(34)와 제2 본딩 패드(44) 사이의 충분한 강도의 접합이 확보될 수 있다.
전술한 공정에 의해 반도체 패키지(100)가 완성될 수 있다.
전술한 반도체 패키지(100)의 제조 방법에 따르면, 제1 본딩 패드(34)와 제2 본딩 패드(44)를 접합하는 공정에서, 제1 패드 금속층(34F)의 상면 중앙부(34U_C)를 통해 제1 패드 금속층(34F)이 상대적으로 큰 높이로 팽창할 수 있고, 이에 따라 제1 본딩 패드(34)와 제2 본딩 패드(44) 사이의 충분한 강도의 접합이 확보될 수 있다. 또한 제1 도전 배리어층(34L)의 수평 연장부(34LE)를 형성하는 공정은 제1 본딩 절연층(32)의 평탄화 공정에서 동시에 수행될 수 있으므로 제조 비용이 절감될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지 10, 20: 반도체 칩
32, 42: 본딩 절연층 34, 44: 본딩 패드
34F, 44F: 패드 금속층 34L, 44L: 도전 배리어층
34LE, 44LE: 수평 연장부

Claims (20)

  1. 제1 반도체 소자를 포함하는 제1 반도체 칩;
    제2 반도체 소자를 포함하는 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 본딩 구조물로서,
    상기 제1 반도체 소자에 전기적으로 연결되는 제1 본딩 패드;
    상기 제1 본딩 패드의 측벽을 둘러싸는 제1 본딩 절연층;
    상기 제2 반도체 소자에 전기적으로 연결되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드; 및
    상기 제2 본딩 패드의 측벽을 둘러싸고 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층을 포함하는, 본딩 구조물을 포함하고,
    상기 제1 본딩 패드는,
    상기 제1 본딩 절연층의 제1 패드 개구부 내부에 배치되는 제1 패드 금속층과,
    상기 제1 패드 금속층의 측벽 및 바닥면을 둘러싸며 상기 제1 본딩 절연층과 상기 제1 패드 금속층 사이에 개재되는 제1 도전 배리어층을 포함하고,
    상기 제1 도전 배리어층은 상기 제1 패드 금속층의 상면의 가장자리 상으로 연장되는 수평 연장부를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제1 패드 금속층의 상기 측벽 상에 배치되는 상기 제1 도전 배리어층의 제1 부분과 연속적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    평면적 관점에서, 상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제1 본딩 패드의 상면 가장자리에 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    평면적 관점에서, 상기 제1 도전 배리어층의 상기 수평 연장부의 면적은 상기 제1 본딩 패드의 상면의 면적의 10% 내지 50%인 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 패드 금속층의 상기 측벽 상에 배치되는 상기 제1 도전 배리어층의 제1 부분은 상기 제1 반도체 칩의 상면에 평행한 제1 방향으로 제1 두께를 가지고,
    상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제1 방향으로 제1 폭을 가지며,
    상기 제1 폭은 상기 제1 두께보다 큰 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 본딩 패드는,
    상기 제2 본딩 절연층의 제2 패드 개구부 내부에 배치되는 제2 패드 금속층과,
    상기 제2 패드 금속층의 측벽 및 바닥면을 둘러싸며 상기 제2 본딩 절연층과 상기 제2 패드 금속층 사이에 개재되는 제2 도전 배리어층을 포함하고,
    상기 제2 도전 배리어층은 상기 제2 패드 금속층의 상면의 가장자리 상으로 연장되는 수평 연장부를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 패드 금속층의 상기 상면은 상기 제2 패드 금속층의 상기 상면과 접촉하고,
    상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제2 도전 배리어의 상기 수평 연장부와 접촉하는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제1 패드 금속층의 상기 상면의 중앙부를 커버하지 않는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 도전 배리어층은 상기 제2 본딩 절연층에 인접한 위치에서 상기 제1 패드 개구부의 측벽에 대하여 외측으로 돌출하는 돌출부를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2 본딩 패드는,
    상기 제2 본딩 절연층의 제2 패드 개구부 내부에 배치되는 제2 패드 금속층과,
    상기 제2 패드 금속층의 측벽 및 바닥면을 둘러싸며 상기 제2 본딩 절연층과 상기 제2 패드 금속층 사이에 개재되는 제2 도전 배리어층을 포함하고,
    상기 제1 도전 배리어층의 상기 수평 연장부가 상기 제2 패드 금속층의 상면의 가장자리와 상기 제1 패드 금속층의 상면의 상기 가장자리 사이에 개재되는 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1 본딩 절연층과 상기 제2 본딩 절연층은 실리콘 산화물을 포함하고,
    상기 제1 도전 배리어층과 상기 제2 도전 배리어층은 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제1 본딩 절연층과 상기 제2 본딩 절연층 사이에 순서대로 배치되는 제1 계면 절연층 및 제2 계면 절연층을 더 포함하고,
    상기 제1 계면 절연층의 상면은 상기 제1 본딩 패드의 상면과 동일한 평면 상에 배치되고,
    상기 제2 계면 절연층의 상면은 상기 제2 본딩 패드의 상면과 동일한 평면 상에 배치되고,
    상기 제1 계면 절연층의 상기 상면은 상기 제2 계면 절연층의 상기 상면과 접촉하는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 본딩 절연층과 상기 제2 본딩 절연층은 실리콘 산화물을 포함하고,
    상기 제1 계면 절연층과 상기 제2 계면 절연층은 실리콘 카본 질화물을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제1 계면 절연층과 동일 평면에 배치되는 것을 특징으로 하는 반도체 패키지.
  15. 제1 반도체 소자를 포함하는 제1 반도체 칩;
    제2 반도체 소자를 포함하는 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 본딩 구조물로서,
    상기 제1 반도체 칩 상에 배치되는 제1 본딩 절연층;
    상기 제1 본딩 절연층의 제1 패드 개구부 내에 배치되고, 제1 도전 배리어층과 제1 패드 금속층을 포함하는 제1 본딩 패드;
    상기 제1 반도체 칩 상에 배치되고 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층; 및
    상기 제2 본딩 절연층의 제2 패드 개구부 내에 배치되고, 제2 도전 배리어층과 제2 패드 금속층을 포함하며, 상기 제2 패드 금속층의 상면이 상기 제1 패드 금속층의 상면과 접촉하는 제2 본딩 패드를 포함하는, 본딩 구조물을 포함하고,
    상기 제1 도전 배리어층의 일부분이 상기 제1 패드 금속층의 상기 상면의 가장자리 상에서 상기 제2 도전 배리어층과 접촉하는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 제1 도전 배리어층은 상기 제1 패드 금속층의 상면의 가장자리 상으로 연장되는 수평 연장부를 포함하고,
    상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제1 패드 금속층의 상기 측벽 상에 배치되는 상기 제1 도전 배리어층의 제1 부분과 연속적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서,
    평면적 관점에서, 상기 제1 도전 배리어층의 상기 수평 연장부의 면적은 상기 제1 본딩 패드의 상면의 면적의 10% 내지 50%인 것을 특징으로 하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 제1 패드 금속층의 상기 측벽 상에 배치되는 상기 제1 도전 배리어층의 제1 부분은 상기 제1 반도체 칩의 상면에 평행한 제1 방향으로 제1 두께를 가지고,
    상기 제1 도전 배리어층의 상기 수평 연장부는 상기 제1 방향으로 제1 폭을 가지며,
    상기 제1 폭은 상기 제1 두께보다 큰 것을 특징으로 하는 반도체 패키지.
  19. 제1 반도체 소자를 포함하고, 복수의 관통 전극을 포함하는 제1 반도체 칩;
    제2 반도체 소자를 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 본딩 구조물로서,
    상기 제1 반도체 칩 상에 배치되는 제1 본딩 절연층;
    상기 제1 본딩 절연층의 제1 패드 개구부 내에 배치되고, 제1 도전 배리어층과 제1 패드 금속층을 포함하는 제1 본딩 패드;
    상기 제1 반도체 칩 상에 배치되고 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층; 및
    상기 제2 본딩 절연층의 제2 패드 개구부 내에 배치되고, 제2 도전 배리어층과 제2 패드 금속층을 포함하며, 상기 제2 패드 금속층의 상면이 상기 제1 패드 금속층의 상면과 접촉하는 제2 본딩 패드를 포함하고, 상기 제1 도전 배리어층의 일부분이 상기 제1 패드 금속층의 상기 상면의 가장자리 상에서 상기 제2 도전 배리어층과 접촉하는, 본딩 구조물;
    상기 제1 반도체 칩의 측면을 둘러싸는 몰딩층; 및
    상기 몰딩층을 관통하여 상기 제2 반도체 칩에 전기적으로 연결되는 연결 필라를 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 상면에 평행한 제1 방향으로 제1 폭을 갖고,
    상기 제2 반도체 칩은 상기 제1 방향으로 상기 제1 폭보다 더 큰 제2 폭을 갖는 반도체 패키지.
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