TWI707445B - 半導體封裝與包括其的天線模組 - Google Patents

半導體封裝與包括其的天線模組 Download PDF

Info

Publication number
TWI707445B
TWI707445B TW108105512A TW108105512A TWI707445B TW I707445 B TWI707445 B TW I707445B TW 108105512 A TW108105512 A TW 108105512A TW 108105512 A TW108105512 A TW 108105512A TW I707445 B TWI707445 B TW I707445B
Authority
TW
Taiwan
Prior art keywords
hole
wiring
chip
layer
semiconductor chip
Prior art date
Application number
TW108105512A
Other languages
English (en)
Other versions
TW202008553A (zh
Inventor
李用軍
金鎭洙
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202008553A publication Critical patent/TW202008553A/zh
Application granted granted Critical
Publication of TWI707445B publication Critical patent/TWI707445B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種半導體封裝與一種包括其的天線模組包括：框架，具有第一貫穿孔及第二貫穿孔；半導體晶片，配置於框架的第一貫穿孔中，且具有上面配置有連接墊的主動面及配置於主動面的相對側上的非主動面；配線晶片，配置於框架的第二貫穿孔中且包括本體部分及貫穿本體部分的多個貫通孔；包封體，包封半導體晶片及配線晶片的至少部分；以及連接構件，配置於半導體晶片的主動面上，且包括電性連接至半導體晶片的連接墊及配線晶片的貫通孔的重佈線層。

Description

半導體封裝與包括其的天線模組 [相關申請案的交叉參考]
本申請案主張2018年7月27日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0087760號的優先權的權益，所述申請案的揭露內容全文以引用方式併入本案。
本揭露是有關於一種半導體封裝與一種包括其的天線模組。
近年來，隨著電子裝置的高效能趨勢，安裝於例如智慧型電話等行動裝置上的各種組件已在更高的頻率下使用，且頻寬正在增加。特別是，在用於毫米波及5G的天線模組的情形中，需要顯著地減少天線模組中的各組件之間的相互干擾且需要小型化。因此，即使在安裝於天線模組上的半導體封裝中，亦需要具有各種電磁波屏蔽結構以達成優異的對電磁干擾(electromagnetic interference，EMI)的屏蔽特性。
本揭露的態樣可提供一種半導體封裝與一種包括所述半 導體封裝及半導體晶片的天線模組。藉由增強高頻訊號或高速資料所通過的貫通孔之間的電性屏蔽，而消除天線模組中的相互干擾。
根據本揭露的態樣，在半導體封裝及包括其的天線模組中，配置於半導體封裝中的貫通孔是以配線晶片的形式來安裝。
舉例而言，根據本揭露的態樣，一種半導體封裝包括：框架，具有第一貫穿孔及第二貫穿孔；半導體晶片，配置於所述框架的所述第一貫穿孔中，且具有上面配置有連接墊的主動面及配置於所述主動面的相對側上的非主動面；配線晶片，配置於所述第二貫穿孔中且包括本體部分及貫穿所述本體部分的多個貫通孔；包封體，包封所述半導體晶片及所述配線晶片的至少部分；以及連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊及所述配線晶片的所述貫通孔的重佈線層。
100:天線基板
111:基板絕緣層
112:基板配線層
113:連接通孔層
122、124:基板鈍化層
200A、200B、200C、200D、200E、1121:半導體封裝
210:框架
210H1:第一貫穿孔/貫穿孔
210H2:第二貫穿孔/貫穿孔
210H3:第三貫穿孔/貫穿孔
210H4:第四貫穿孔/貫穿孔
210H5:第五貫穿孔/貫穿孔
211、2141、2241:絕緣層
211a:第一絕緣層
211b:第二絕緣層
211c:第三絕緣層
212:配線層
212a:第一配線層/配線層
212b:第二配線層/配線層
212c:第三配線層/配線層
212d:第四配線層/配線層
213、2143、2243:通孔
213a:第一通孔
213b:第二通孔
213c:第三通孔
215:金屬層
221:第一半導體晶片/半導體晶片
221P、222P、2122、2222:連接墊
222:第二半導體晶片/半導體晶片
225:被動組件
230、2130:包封體
240、2140、2240:連接構件
241:重佈線絕緣層
242、2142:重佈線層
243:重佈線通孔
250、2150、2223、2250:鈍化層
255:背側鈍化層
260:配線晶片
261:本體部分
262:通孔配線層
263:貫通孔
270:電性連接結構
280:黏合膜
290:背側配線結構
292:背側配線層
292S:背側金屬層
293:背側通孔
500A、500B、500C、500D、500E:天線模組
1000:電子裝置
1010、1110、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040、1120:組件
1050、1130:照相機
1060:天線
1070:顯示器
1080:電池
1090:訊號線
1100:智慧型電話
1101、2121、2221:本體
2100:扇出型半導體封裝
2120、2220:半導體晶片
2160、2260:凸塊下金屬層
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2251:開口
2280:底部填充樹脂
2290:模製材料
2301、2302:中介基板
I-I':線
藉由結合附圖閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及其他優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出天線模組的實例的剖面示意圖。
圖10為沿圖9的天線模組的線I-I'所截取的切割平面示意圖。
圖11A至圖11E為示出形成圖9的天線模組的製程的實例的剖面示意圖。
圖12為示出天線模組的另一實例的剖面示意圖。
圖13為示出天線模組的另一實例的剖面示意圖。
圖14為示出天線模組的另一實例的剖面示意圖。
圖15為示出天線模組的另一實例的剖面示意圖。
在下文中，將參照所附圖式闡述本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本揭露中，用語「下部分」、「下表面」等可意味著朝向扇出型半導體封裝的安裝表面的方向，且用語「上部分」、「上表面」等可指示相反的方向。然而，所述方向如上所定義是為了 易於說明，且本揭露的態樣不特別受限於此。
在本揭露中，用語「連接(connected或connecting)」可包括其中組件經由黏合層等間接連接的情形。此外，「電性連接(electrically connected或electrically connecting)」可包括其中組件物理連接的情形以及其中組件不物理連接的情形。另外，使用用語「第一」及「第二」是為了區分各個組件，而並不對所述組件的次序及/或重要性等進行限定。在一些情形中，在不背離本揭露的權利範圍的條件下，第一組件可被稱為第二組件，且同樣地，第二組件亦可被稱為第一組件。
用語「例示性實施例」可不必指示同一例示性實施例，而是可被提供來強調本揭露的不同的獨特特徵。然而，可不必排除所提出的例示性實施例與另一例示性實施例的組合。舉例而言，儘管在另一例示性實施例中並未提供對一個例示性實施例中的特定組件的說明，然而應理解除非在所述另一例示性實施例中另外指明，否則所述說明可與所述另一例示性實施例相關。
在本揭露中使用的用語是用於闡述例示性實施例，而非旨在進行限制。除非另外指明，否則單數用語包括多數形式。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000可容置主板1010。主板1010可物理連接至及/或電性連接至晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可與以下將闡述的其他組件加 以組合，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型 資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。此外，網路相關組件1030可與上文所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramics，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與晶片相關組件1020及/或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如 照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(personal computer，PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置中用於各種目的。舉例而言，主板1110可設置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機1130)可 容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝1121可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中，整合有眾多精密的電路，但半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
由於半導體晶片的電路的寬度與電子裝置的主板的電路的寬度之間可能存在電性連接方面的差異，因此可能期望進行半導體封裝。具體而言，在半導體晶片的情形中，半導體晶片的連接墊的尺寸及各連接墊之間的間隔可能非常精密，但在電子裝置中使用的主板的情形中，主板的組件安裝墊的尺寸及各組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而可能需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及 扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，為了對連接墊2222進行重佈線，可端視半導體晶片2220的尺寸而在半導體晶片2220上形成連接構件2240。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半 導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述問題，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化 層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化膜(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141；重佈線層2142，形成於絕緣層2141上；及通孔2143，將連接墊2122與重佈線層2142彼此電性連接。
因此，扇出型半導體封裝可具有其中輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封 裝2100包括連接構件2140，連接構件2140能夠在半導體晶片2120上將連接墊2122重佈線至超過半導體晶片2120的尺寸的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。另外，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型的形式更緊湊的形式實施，且可解決因翹曲(warpage)出現而產生的問題。
扇出型半導體封裝指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響。扇出型半導體封裝是與例如中介基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
天線模組
圖9為示出天線模組的實例的剖面示意圖。
圖10為沿圖9的天線模組的線I-I'所截取的切割平面示意圖。
參照圖9及圖10，根據本揭露中的例示性實施例的天線模組500A可包括：天線基板100；以及半導體封裝200A，配置於天線基板100的下表面上以電性連接至天線基板100。天線基板100可為能夠實施毫米(millimeter，mm)波/5G天線的區域，且包括包含天線圖案及接地圖案的基板配線層112。具體而言，天線基板100可包括基板絕緣層111、基板配線層112、連接通孔層113以及基板鈍化層122及基板鈍化層124。半導體封裝200A可包括：框架210，具有第一貫穿孔210H1、第二貫穿孔210H2、第三貫穿孔210H3、第四貫穿孔210H4及第五貫穿孔210H5；金屬層215，配置於第一貫穿孔210H1、第二貫穿孔210H2、第三貫穿孔210H3、第四貫穿孔210H4及第五貫穿孔210H5的內壁上；配線晶片260，配置於框架210的第一貫穿孔210H1及第五貫穿孔210H5中；第一半導體晶片221及第二半導體晶片222，配置於框架210的第二貫穿孔210H2及第四貫穿孔210H4中，且具有上面配置有連接墊221P及連接墊222P的主動面以及配置於主動面的相對側上的非主動面；至少一個被動組件225，配置於框架的第三貫穿孔210H3中；包封體230，包封框架210、配線晶片260、第一半導體晶片221及第二半導體晶片222以及被動組件225的至少部分；連接構件240，配置於框架210、配線晶片260、第一半導體晶片221及第二半導體晶片222的主動面以及被動組件225 上；鈍化層250，配置於連接構件240上；電性連接結構270，配置於鈍化層250的開口上；以及背側配線結構290，配置於框架210的下部分上。
近來，隨著朝電子裝置的高效能趨勢，安裝於例如智慧型電話等行動裝置上的各種組件已在更高的頻率下使用，且其頻寬正在增加。特別是，在毫米(mm)波/5G天線模組的情形中，可能需要防止例如使用高頻率的半導體晶片等安裝組件之間的電磁干擾(EMI)的結構。
同時，當天線模組以一般系統級封裝(system-in-package，SIP)型模組方式來實施時，各種半導體晶片及被動組件分別藉由表面安裝技術(surface mount technology，SMT)安裝於天線基板的底表面上，且為了提供電磁波屏蔽，將覆蓋半導體晶片及被動組件的屏蔽件貼附至半導體晶片及被動組件，或者以環氧模製化合物(epoxy molding compound，EMC)來覆蓋半導體晶片及被動組件，且然後在環氧模製化合物的外表面上形成金屬層。
另一方面，在根據例示性實施例的天線模組500A中，可在天線基板100上安裝其中各種半導體晶片221及半導體晶片222以及被動組件225被封裝於一個封裝中的半導體封裝200A，且可以經囊封的配線晶片260的形式將在天線基板100與半導體封裝200A之間進行電性連接的貫通孔263與半導體晶片221及半導體晶片222以及被動組件225一起被封裝於半導體封裝200A中。配 線晶片260可被單獨地安裝於與安裝有半導體晶片221及半導體晶片222以及被動組件225的貫穿孔210H2、貫穿孔210H3及貫穿孔210H4分隔開的貫穿孔210H1及貫穿孔210H5中，以使得可增強電性屏蔽。具體而言，配線晶片260中的貫通孔263可電性連接至上部天線基板100以為高速資料或RF頻率訊號提供通路。因此，貫通孔263可以配線晶片260的形式位於單獨的貫穿孔210H1及貫穿孔210H5中，以使得可增強例如半導體晶片221及半導體晶片222以及被動組件225等電子組件與貫通孔263之間的屏蔽。
可在貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的側壁上配置金屬層215。金屬層215可完全形成於貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5中的每一者的壁表面上，以環繞配線晶片260、半導體晶片221及半導體晶片222以及被動組件225。因此，可增強電磁波屏蔽的效果，且可改善散熱特性。
另外，背側配線層292即背側配線結構290的一部分可配置於半導體晶片221及半導體晶片222的非主動面上，且半導體晶片221及半導體晶片222可被安裝成可在包括側表面及下表面在內的五個表面上配置屏蔽結構。在此種情形中，連接至背側金屬層292S的背側通孔293可為具有線形狀的線通孔。半導體晶片221及半導體晶片222的電磁波屏蔽可藉由背側金屬層292S及具有線形狀的背側通孔293而得到進一步增強。
在下文中，將更詳細闡述根據例示性實施例的天線模組500A中所包括的每一配置。
作為基板絕緣層111的材料，可使用如下絕緣材料：例如環氧樹脂等熱固性樹脂、例如聚醯亞胺等熱塑性樹脂、或包括例如無機填料等加強材料以及以上樹脂材料的材料(例如，味之素構成膜(Ajinomoto Build-up Film，ABF))。然而，本揭露並非僅限於此，且可使用感光成像介電質(PID)等。即使當基板絕緣層111的各層的材料相同時，基板絕緣層111之間的邊界亦可為清晰的。
基板配線層112可包括達成毫米波/5G天線的天線圖案，且可更包括接地圖案、饋電圖案(feed pattern)等。天線圖案可端視天線圖案的配置及形狀而為偶極天線、塊狀天線等。接地圖案可呈接地平面的形式。天線圖案的周邊可被配置於相同水平高度處的接地圖案環繞，但不限於此。基板配線層112可包括其他訊號圖案或電源圖案、電阻圖案等。基板配線層112可由以下導電材料形成，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金，但不限於此。
連接通孔層113可對形成於不同層上的基板配線層112進行電性連接，由此在天線基板100中提供電性通路。連接通孔層113可包括電性連接至及/或訊號連接至天線圖案的饋電通孔(feeding via)，且可更包括接地連接通孔等。連接通孔層113可包括其他訊號連接通孔、電源連接通孔等。接地連接通孔的一部 分可環繞饋電通孔的周邊。連接通孔層113可由以下導電材料形成，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。連接通孔層113中的每一者的連接通孔可利用導電材料完全填充，或者與圖式所示不同，導電材料可沿通孔孔洞中的每一者的壁形成。另外，連接通孔層中的每一者的連接通孔可具有所有任何已知的垂直剖面形狀，例如圓柱形狀、沙漏形狀、錐形形狀等。
根據例示性實施例，天線基板100可包括核心層，且其可為其中基板絕緣層111積層在基於核心層的兩側上的形式。可使用絕緣材料作為核心層的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；包含例如玻璃纖維(或玻璃布或玻璃纖維布)及/或無機填料等加強材料以及熱固性樹脂及熱塑性樹脂的材料，例如預浸體(prepreg)。然而，核心層的材料不限於所述樹脂，而是可為例如玻璃板或陶瓷板。
基板鈍化層122及基板鈍化層124可配置於天線基板100的上表面與下表面上，以保護天線基板100的內部組件。基板鈍化層122及基板鈍化層124亦可分別包括絕緣層，例如味之素構成膜等，但不限於此。
框架210可具有多個第一貫穿孔210H1、第二貫穿孔210H2、第三貫穿孔210H3、第四貫穿孔210H4及第五貫穿孔210H5。第一貫穿孔210H1、第二貫穿孔210H2、第三貫穿孔 210H3、第四貫穿孔210H4及第五貫穿孔210H5可被配置成物理地間隔開。配線晶片260、第一半導體晶片221及第二半導體晶片222以及被動組件225可分別以預定距離並排地配置。如圖10所示，配線晶片260、第一半導體晶片221及第二半導體晶片222以及被動組件225可被配置成與貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的壁表面間隔開預定距離，且可被貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的壁表面環繞，但不限於此。
框架210可包括：絕緣層211；配線層212，配置於絕緣層211的兩個表面上；以及金屬層215，配置於貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的內壁上。因此，配置於絕緣層211的兩個表面上的配線層212可經由金屬層215電性連接。由於框架210包括配線層212，因此可減少連接構件240的層的數目。另外，框架210可根據具體材料而進一步改善半導體封裝200A的剛性，且可執行確保包封體230等的厚度均勻性的功能。
可使用絕緣材料作為絕緣層211的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者浸漬以例如無機填料及/或玻璃纖維(或玻璃布或玻璃纖維布)等核心材料的絕緣材料，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等，但不限於此。舉例而言，作為絕緣層211的材料，可應 用玻璃或陶瓷系絕緣材料來獲得所需材料性質。
配線層212可執行對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線的功能。另外，當將半導體封裝200A電性連接至上部及下部的其他組件時，配線層可用作連接圖案。配線層212的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。
金屬層215可分別配置於貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的內壁上。金屬層215如圖10所示可被配置成分別環繞配線晶片260、被動組件225、半導體晶片221及半導體晶片222，且可在至少一個區域中連接至框架210的配線層212的至少一部分。金屬層215可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。金屬層215可藉由鍍覆製程形成，且可包括晶種層及導體層。金屬層215可用作接地，且在此種情形中，可電性連接至連接構件240的重佈線層242的接地。
配線晶片260可包括：本體部分261；多個貫通孔263，貫穿本體部分261；以及通孔配線層262，配置於本體部分261的上表面及下表面上且連接至貫通孔263。如圖10所示，所述多個貫通孔263可配置成列及行，且可被本體部分261包封或模製以便以晶片形式安裝於第一貫穿孔210H1及第五貫穿孔210H5中。 配線晶片260可配置於被動組件225外側半導體封裝200A的邊緣處，但不限於此。配線晶片260可在貫穿孔210H1及貫穿孔210H5中安裝成與半導體晶片221及半導體晶片222分隔開，且可被配置成使得其側表面被金屬層215環繞。因此，可增強對半導體晶片221及半導體晶片222的電磁波屏蔽。
本體部分261可包含以下絕緣材料：例如熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；液晶聚合物(liquid crystal polymer，LCP)樹脂；或包含例如無機填料等加強材料以及以上樹脂材料的樹脂，具體而言為味之素構成膜、FR-4、雙馬來醯亞胺三嗪、感光成像介電樹脂等。本體部分261可包含形成各種類型的封裝基板(包括例如印刷電路板(PCB)、剛性撓性印刷電路板(rigid flexible PCB，RFPCB))的絕緣材料，或者可由封裝基板的一部分構成。另外，本體部分261可使用例如環氧模製化合物等模製材料。
貫通孔263可貫穿本體部分261的上表面及下表面，且可在天線基板100與半導體晶片221及半導體晶片222之間形成電性通路。特別是，可經由貫通孔263傳送高頻訊號。貫通孔263的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。貫通孔263可利用導電材料完全填充，但不限於此。
可在貫通孔263的上表面及下表面上配置通孔配線層262，以連接至連接構件240的重佈線通孔243及背側配線結構290 的背側通孔293。根據例示性實施例，通孔配線層262可具有其中通孔配線層262的至少部分嵌入本體部分261中的形式。
半導體晶片221及半導體晶片222可包括執行不同功能的第一半導體晶片221及第二半導體晶片222。此時，第一半導體晶片221可為電源管理積體電路(power management integrated circuit，PMIC)，且第二半導體晶片222可為射頻積體電路(radio frequency integrated circuit，RFIC)，並且第一半導體晶片221與第二半導體晶片222可電性連接至彼此。第一半導體晶片221可安裝於第二貫穿孔210H2上，且半導體晶片222可安裝於被配置成與第二貫穿孔210H2間隔開的另一第四貫穿孔210H4上。
在半導體晶片221及半導體晶片222中，上面配置有連接墊221P及連接墊222P的表面可為主動面，且其相對的表面可為非主動面。半導體晶片221及半導體晶片222可基於主動晶圓而形成，且在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為基礎材料。連接墊221P及連接墊222P可用於電性連接半導體晶片221及半導體晶片222與其他組件。可使用例如鋁(Al)等導電材料作為連接墊221P及連接墊222P的材料，而無任何特別限制。半導體晶片221及半導體晶片222可經由連接墊221P及連接墊222P、連接構件240等電性連接至天線基板100及被動組件225。在例示性實施例中，安裝於半導體封裝200A中的半導體晶片221及半導體晶片222的數目及配置形式可進行各種變化。
被動組件225可配置於第三貫穿孔210H3中。被動組件 225可為電子組件，例如電容器、電感器等。作為不受限制的實例，被動組件225可為電容器，更具體而言為多層陶瓷電容器(MLCC)。被動組件225可經由連接構件240電性連接至半導體晶片221及半導體晶片222的連接墊221P及連接墊222P。在例示性實施例中，安裝於半導體封裝200A中的被動組件225的數目及配置形式可進行各種變化。舉例而言，根據例示性實施例，被動組件225可分別配置於多個不同的貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5中，或者可與半導體晶片221及半導體晶片222一同配置於配置有半導體晶片221及半導體晶片222的相同的貫穿孔210H2及貫穿孔210H4中。
包封體230可保護配線晶片260、半導體晶片221及半導體晶片222、被動組件225等，並提供絕緣區域。包封體230可填充貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的至少一部分，且包封配線晶片260、半導體晶片221及半導體晶片222以及被動組件225。包封形式可不受特別限制，且可為環繞配線晶片260、半導體晶片221及半導體晶片222以及被動組件225的至少一部分的形式。舉例而言，包封體230可覆蓋半導體晶片221及半導體晶片222中的每一者的側表面及非主動面，且可覆蓋配線晶片260及被動組件225的側表面及下表面。包封體230的具體材料可不受特別限制，且可使用例如味之素構成膜等絕緣材料。若需要，則可使用感光成像包封體 (Photo-Imageable encapsulant，PIE)。包封體230根據需要可由多個包封體構成，如包封被動組件225的第一包封體及包封半導體晶片221及半導體晶片222的第二包封體。
連接構件240可對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線。藉由連接構件240，可分別對半導體晶片221及半導體晶片222的具有各種功能的數十或數百個連接墊221P及連接墊222P進行重佈線。另外，連接構件240可將半導體晶片221及半導體晶片222的連接墊221P及連接墊222P電性連接至被動組件225。另外，連接構件240可提供至天線基板100的電性連接通路。連接構件240可包括重佈線絕緣層241；重佈線層242，配置於重佈線絕緣層241上；及重佈線通孔243，貫穿重佈線絕緣層241並連接至重佈線層242。連接構件240可由單個層構成，或可被設計成具有數目多於或小於圖式所示數目的多個層。
可使用絕緣材料作為重佈線絕緣層241的材料，且除上述絕緣材料外，可使用例如感光成像介電樹脂等感光性絕緣材料作為所述絕緣材料。重佈線絕緣層241可相應地為包含絕緣樹脂及無機填料的感光性絕緣層。
重佈線層242可執行實質上對連接墊221P及連接墊222P進行重佈線的功能，且重佈線層的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層242可根據層的設計而執行各種功 能。舉例而言，重佈線層可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層可包括通孔接墊等。重佈線層242可包括饋電圖案。
重佈線通孔243可對形成於不同層上的重佈線層242、連接墊221P及連接墊222P、被動組件225等進行電性連接，由此在天線基板100與其他配置之間形成電性通路。重佈線通孔243中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線通孔243中的每一者可利用導電材料完全填充，或者可沿著通孔的壁形成。另外，重佈線通孔243的形狀可具有與背側通孔293的方向相反的錐形形狀。重佈線通孔243可包括饋電通孔(feeding via)。
可在連接構件240的上表面上配置鈍化層250，鈍化層250具有暴露出重佈線層242的至少一部分的開口。鈍化層250可保護連接構件240不受外部物理及化學損害等。鈍化層250可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層可為味之素構成膜，但不限於此，且可為感光成像介電質、阻焊劑等。
可在鈍化層250的開口上配置電性連接至被暴露的重佈線層242的多個電性連接結構270。電性連接結構270可用於將半 導體封裝200A物理及/或電性連接至天線基板100。電性連接結構270可由低熔點金屬形成，例如錫(Sn)或含有錫(Sn)的合金，更具體而言為焊料等，但此僅為實例，而其材料不特別受限於此。電性連接結構270可為接腳、球或引腳等。電性連接結構270可由多層或單層形成。在多層式結構的情形中，其可包含銅柱及焊料，且在單層的情形中，其可包含錫-銀焊料或銅，但此亦僅為實例，而不限於此。電性連接結構270的數目、間隔、配置形式等無特別限制，且對典型工程師而言可根據設計規格而進行充分地修改。
電性連接結構270中的至少一者可配置於扇出區域中。所述扇出區域是指配置有半導體晶片221及半導體晶片222的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有減小的封裝厚度，且可具有價格競爭力。
包括背側配線層292及背側通孔293的背側配線結構290可配置於包封體230的下部分上。背側配線層292可經由貫穿包封體230的背側通孔293連接至框架210的配線層212及金屬層215。背側配線層292以及背側通孔293可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側配線層292可包括訊號圖案、訊號通孔 接墊等。背側金屬層292S可覆蓋半導體晶片221及半導體晶片222的非主動面，且可經由背側通孔293連接至框架210的配線層212，藉此達成優異的熱輻射效果及優異的電磁波屏蔽效果。背側金屬層292S亦可連接至框架210的配線層212的接地圖案以用作接地。根據例示性實施例，可在背側配線結構290中形成開口以暴露出背側配線層292的一部分。在此種情形中，可在開口中配置連接結構(例如電性連接結構270)，以將天線模組500A安裝於外部裝置(例如板)上。
圖11A至圖11E為示出形成圖9的天線模組的製程的實例的剖面示意圖。
參照圖11A，可製備框架210，可形成貫穿框架210的上表面及下表面的第一貫穿孔210H1、第二貫穿孔210H2、第三貫穿孔210H3、第四貫穿孔210H4及第五貫穿孔210H5，可在貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的內壁上形成金屬層215，且可在其上表面及下表面上形成配線層212。貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5可藉由機械鑽孔及/或雷射鑽孔形成。然而，本揭露不限於此，且貫穿孔可端視絕緣層211的材料而藉由使用顆粒來進行拋光的噴砂方法、使用電漿的乾式蝕刻方法等來執行。貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的尺寸、形狀等可根據待安裝的配線晶片260、半導體晶片221及半導體晶片222的尺寸、形狀、數目等 來設計。金屬層215可藉由鍍覆製程來形成，且可與框架210的配線層212一起形成。金屬層215可連接至框架210的上表面及下表面上的配線層212。可以解釋成配線層212的一部分形成金屬層215，且在此種情形中，金屬層215可具體是指配置於配線層212的貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5的內壁中的區域。
參照圖11B，可將黏合膜280貼附至框架210的一側，且可在貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5中配置配線晶片260、半導體晶片221及半導體晶片222以及被動組件225。配線晶片260可配置於第一貫穿孔210H1及第五貫穿孔210H5中，半導體晶片221及半導體晶片222可配置於第二貫穿孔210H2及第四貫穿孔210H4中，且被動組件225可配置於第三貫穿孔210H3中。可使用任何類型的黏合膜280，只要黏合膜280能夠固定框架210即可。作為不受限制的實例，可使用已知的膠帶作為黏合膜280。已知膠帶的實例可為黏合強度藉由熱處理而弱化的熱處理固化黏合膠帶、黏合強度藉由紫外線輻射而弱化的紫外線固化黏合膠帶等。配線晶片260、半導體晶片221及半導體晶片222以及被動組件225可例如藉由於貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5中將其貼附至黏合膜280的表面而配置。
參照圖11C，可使用包封體230來包封配線晶片260、半導體晶片221及半導體晶片222以及被動組件225，且可剝離黏合 膜280。包封體230可包封框架210、配線晶片260、半導體晶片221及半導體晶片222以及被動組件225的至少下表面，且可填充貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5中的空間。包封體230可藉由已知的方法來形成。舉例而言，包封體230可藉由層疊並固化包封體230的前驅物來形成，或者可藉由以包封體230塗佈黏合膜280的表面以包封配線晶片260、半導體晶片221及半導體晶片222以及被動組件225並進行固化來形成。藉由固化，配線晶片260、半導體晶片221及半導體晶片222以及被動組件225可得到固定。作為層疊方法，例如，可使用諸如熱壓製程等方法，其中在高溫下對物體施加壓力達特定時間段並接著降低壓力，在冷壓機中對物體進行冷卻以及將加工工具分離。作為塗佈方法，例如可使用利用刮板塗敷墨水的網版印刷方法、使墨水霧化並噴射經霧化的墨水的噴射印刷方法等。剝離黏合膜280的方法可不受特別限制，但可藉由已知方法來實施。舉例而言，在使用黏合強度藉由熱處理而弱化的熱處理固化黏合膠帶、黏合強度藉由紫外線輻射而弱化的紫外線固化黏合膠帶等的情形中，可在藉由對黏合膜280進行熱處理或者藉由對黏合膜280輻射紫外射線而使其黏合強度弱化之後形成黏合膜280的剝離。
參照圖11D，可在黏合膜280被移除的框架210、配線晶片260、被動組件225的上表面以及半導體晶片221及半導體晶片222的主動面上形成連接構件240。連接構件240可藉由以下方式 來形成：依序形成重佈線絕緣層241，且接著分別在對應的層中形成重佈線層242及重佈線通孔243。
參照圖11E，可形成包括背側配線層292及背側通孔293的背側配線結構290，且可在包封體230的下表面上形成覆蓋背側配線結構290的背側鈍化層255以及形成覆蓋連接構件240的鈍化層250。另外，可形成將重佈線層242的至少一部分暴露於鈍化層250的開口，且可在開口上形成電性連接結構270。背側通孔293可貫穿包封體230以連接背側配線層292與配線層212。背側配線層292及背側通孔293可藉由鍍覆製程來形成。鈍化層250可藉由層疊並固化鈍化層250的前驅物來形成，或者可藉由塗佈用於形成鈍化層250的材料並對經塗佈的材料進行固化來形成。背側鈍化層255可藉由與上述相同的方法來形成，且可與鈍化層250同時形成或藉由單獨的製程來形成。形成電性連接結構270的方法可不受特別限制，但可端視結構或形狀而藉由相應技術領域中眾所習知的方法來形成。電性連接結構270可藉由回焊來固定，並為了增強固定強度，電性連接結構270的一部分可嵌入鈍化層250中，且剩餘部分可被暴露至外部，進而提高可靠性。可在電性連接結構270的下部分上進一步配置單獨的凸塊下金屬層。可藉由上述製程而最終製造出半導體封裝200A。
接下來，參照圖9，半導體封裝200A與已製備的天線基板100可連接成上下堆疊。天線基板100可經由電性連接結構270連接至半導體封裝200A。電性連接結構270可連接至被基板鈍化 層124的開口暴露的基板配線層112。因此，最終可製造出圖9所示天線模組500A。
圖12為示出天線模組的另一實例的剖面示意圖。
參照圖12，在根據另一實例的天線模組500B中，可僅在第一貫穿孔210H1、第二貫穿孔210H2、第三貫穿孔210H3、第四貫穿孔210H4及第五貫穿孔210H5的一部分中配置半導體封裝200B的金屬層215。具體而言，可僅在配置有配線晶片260的第一貫穿孔210H1及第五貫穿孔210H5的內壁上配置金屬層215。亦即，金屬層215可不必配置於全部的貫穿孔210H1、貫穿孔210H2、貫穿孔210H3、貫穿孔210H4及貫穿孔210H5中，而是可僅配置於電磁波屏蔽特別重要的一些貫穿孔210H1及貫穿孔210H5中。根據例示性實施例，可在配置有半導體晶片221及半導體晶片222的第二貫穿孔210H2及第四貫穿孔210H4中進一步配置金屬層215。金屬層215可為電性浮動的，或者可用作接地，且在此種情形中，金屬層215可電性連接至重佈線層242的接地。對其他部分的說明實質上相同於對根據上述實例的天線模組500A的說明，因而將不再予以贅述。
圖13為示出天線模組的另一實例的剖面示意圖。
參照圖13，在根據另一實例的天線模組500C中，可更包括穿透半導體封裝200C的框架210的絕緣層221的通孔213。因此，配置於絕緣層211的兩個表面上的配線層212可經由通孔213以及金屬層215電性連接。在此種情形中，經由通孔213傳送 的電訊號的類型、功能及/或頻帶可不同於經由配線晶片260中的貫通孔263傳送的電訊號的類型、功能及/或頻帶。舉例而言，經由通孔213傳送的電訊號可為頻帶較經由貫通孔263傳送的電訊號低的訊號。作為形成通孔213的材料，可使用導電材料。通孔213可利用導電材料完全填充，或者導電材料可沿通孔孔洞的壁形成。另外，通孔可具有所有已知的形狀(例如圓柱形狀)，且可應用錐形形狀。對其他部分的說明實質上相同於對根據上述實例的天線模組500A的說明，因而將不再予以贅述。
圖14為示出半導體封裝的另一實例的剖面示意圖。
參照圖14，在根據另一實例的天線模組500D中，半導體封裝200D的框架210可包括：第一絕緣層211a，接觸連接構件240；第一配線層212a，接觸連接構件240並嵌入第一絕緣層211a中；第二配線層212b，被配置成與第一絕緣層211a的其中嵌有第一配線層212a的區域相對；第二絕緣層211b，配置於第一絕緣層211a上且覆蓋第二配線層212b；以及第三配線層212c，配置於第二絕緣層211b上。由於框架210包括更大數目的配線層212a、配線層212b以及配線層212c，因此連接構件240可被進一步簡化。因此，因形成連接構件240的製程中出現的缺陷而導致的良率下降問題可得到解決。同時，第一配線層212a、第二配線層212b以及第三配線層212c可電性連接至連接墊221P及連接墊222P。分別而言，第一配線層212a與第二配線層212b可經由貫穿第一絕緣層211a的第一通孔213a而電性連接，且第二配線層 212b與第三配線層212c可經由貫穿第二絕緣層211b的第二通孔213b而電性連接。
第一配線層212a可凹陷於第一絕緣層211a的內部。在其中如上第一配線層212a凹陷於第一絕緣層211a的內部、因而使得第一絕緣層211a的下表面與第一配線層212a的下表面具有台階式部分的情形中，可防止由包封體230的材料滲漏而造成對第一配線層212a的污染。框架210的配線層212a、配線層212b及配線層212c的厚度可大於連接構件240的重佈線層242的厚度。
當第一通孔213a的孔洞形成時，第一配線層212a的一些接墊可用作終止元件。因此就製程而言，可能有利的是將第一通孔213a配置成具有第一通孔213a的上表面的寬度大於下表面的寬度的錐形形狀。在此種情形中，第一通孔213a可與第二配線層212b的接墊圖案整合在一起。此外，當第二通孔213b的孔洞形成時，第二配線層212b的一些接墊可用作終止元件，且因此就製程而言，亦可能有利的是將第二通孔213b配置成具有第二通孔213b的上表面的寬度大於下表面的寬度的錐形形狀。在此種情形中，第二通孔213b可與第三配線層212c的接墊圖案整合在一起。
對其他部分的說明實質上相同於對根據上述實例的天線模組500A的說明，因而將不再予以贅述。
圖15為示出半導體封裝的另一實例的剖面示意圖。
參照圖15，在根據另一實例的天線模組500E中，半導體封裝200E的框架210可包括第一絕緣層211a；第一配線層212a 及第二配線層212b，配置於第一絕緣層211a的兩個表面上；第二絕緣層211b，配置於第一絕緣層211a上且覆蓋第一配線層212a；第三配線層212c，配置於第二絕緣層211b上；第三絕緣層211c，配置於第一絕緣層211a上且覆蓋第二配線層212b；以及第四配線層212d，配置於第三絕緣層211c上。第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d可電性連接至連接墊221P及連接墊222P。由於框架210包括更大數目的配線層212a、配線層212b、配線層212c及配線層212d，因此連接構件240可被進一步簡化。因此，因形成連接構件240的製程中出現的缺陷而導致的良率下降問題可得到解決。第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d可分別經由貫穿第一絕緣層211a、第二絕緣層211b及第三絕緣層211c的第一通孔213a、第二通孔213b及第三通孔213c而電性連接。
第一絕緣層211a的厚度可大於第二絕緣層211b及第三絕緣層211c的厚度。基本上，第一絕緣層211a可具有相對大的厚度以維持剛性，且第二絕緣層211b及第三絕緣層211c可被引入以形成更大數目的配線層212c及配線層212d。第一絕緣層211a可包含與第二絕緣層211b及第三絕緣層211c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層211a可例如為包括核心、填料及絕緣樹脂的預浸體，且第二絕緣層211b及第三絕緣層211c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電膜，但不限於此。類似地，貫穿第一絕緣層211a的第一通孔213a的直徑 可大於貫穿第二絕緣層211b及第三絕緣層211c的第二通孔213b及第三通孔213c的直徑。框架210的配線層212a、配線層212b、配線層212c及配線層212d的厚度可大於連接構件240的重佈線層242的厚度。對其他部分的說明實質上相同於對根據上述實例的天線模組500A的說明，因而將不再予以贅述。
如上所述，根據本揭露，可提供一種在貫通孔與半導體晶片之間具有改善的電性屏蔽的半導體封裝及包括其的天線模組。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧天線基板
111‧‧‧基板絕緣層
112‧‧‧基板配線層
113‧‧‧連接通孔層
122、124‧‧‧基板鈍化層
200A‧‧‧半導體封裝
210‧‧‧框架
210H1‧‧‧第一貫穿孔/貫穿孔
210H2‧‧‧第二貫穿孔/貫穿孔
210H3‧‧‧第三貫穿孔/貫穿孔
210H4‧‧‧第四貫穿孔/貫穿孔
210H5‧‧‧第五貫穿孔/貫穿孔
211‧‧‧絕緣層
212‧‧‧配線層
215‧‧‧金屬層
221‧‧‧第一半導體晶片/半導體晶片
221P、222P‧‧‧連接墊
222‧‧‧第二半導體晶片/半導體晶片
225‧‧‧被動組件
230‧‧‧包封體
240‧‧‧連接構件
241‧‧‧重佈線絕緣層
242‧‧‧重佈線層
243‧‧‧重佈線通孔
250‧‧‧鈍化層
255‧‧‧背側鈍化層
260‧‧‧配線晶片
261‧‧‧本體部分
262‧‧‧通孔配線層
263‧‧‧貫通孔
270‧‧‧電性連接結構
290‧‧‧背側配線結構
292‧‧‧背側配線層
292S‧‧‧背側金屬層
293‧‧‧背側通孔
500A‧‧‧天線模組
I-I'‧‧‧線

Claims (21)

  1. 一種半導體封裝，包括：框架，具有第一貫穿孔及第二貫穿孔；半導體晶片，配置於所述第一貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；配線晶片，配置於所述第二貫穿孔中，所述配線晶片包括本體部分及貫穿所述本體部分的多個貫通孔；包封體，包封所述半導體晶片及所述配線晶片的至少部分；以及連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊及所述多個貫通孔的重佈線層。
  2. 如申請專利範圍第1項所述的半導體封裝，更包括金屬層，所述金屬層配置於所述第二貫穿孔的內壁上以環繞所述配線晶片。
  3. 如申請專利範圍第1項所述的半導體封裝，更包括金屬層，所述金屬層配置於所述第一貫穿孔及所述第二貫穿孔的內壁上以環繞所述半導體晶片及所述配線晶片。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述框架更具有第三貫穿孔，所述半導體封裝更包括配置於所述框架的所述第三貫穿孔中的被動組件。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述配 線晶片配置於所述半導體晶片及所述被動組件之外。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述配線晶片更包括通孔配線層，所述通孔配線層配置於所述本體部分的上表面及下表面上且連接至所述多個貫通孔。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述多個貫通孔在所述配線晶片中配置成列及行。
  8. 如申請專利範圍第1項所述的半導體封裝，更包括：背側通孔，貫穿所述包封體以連接至所述框架的配線層；以及背側配線層，配置於所述背側通孔上。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述背側配線層的一部分被配置成覆蓋所述半導體晶片的所述非主動面。
  10. 如申請專利範圍第8項所述的半導體封裝，其中所述背側通孔具有在一個方向上延伸的線形狀。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述框架包括絕緣層、第一配線層、第二配線層及連接通孔，所述第一配線層配置於所述絕緣層的上表面上，所述第二配線層配置於所述絕緣層的下表面上，所述連接通孔貫穿所述絕緣層且電性連接所述第一配線層與所述第二配線層。
  12. 一種天線模組，包括：天線基板，包括天線圖案；以及半導體封裝，配置於所述天線基板的下表面上且電性連接至 所述天線基板，並且所述半導體封裝中嵌有至少一個半導體晶片及至少一個配線晶片，其中所述配線晶片包括本體部分及貫穿所述本體部分且電性連接所述天線基板與所述半導體晶片的多個貫通孔，且所述半導體封裝包括配置於所述半導體晶片與所述配線晶片之間的金屬層以屏蔽所述配線晶片。
  13. 如申請專利範圍第12項所述的天線模組，其中所述半導體封裝包括：框架，具有第一貫穿孔及第二貫穿孔；所述半導體晶片，配置於所述框架的所述第一貫穿孔中，且具有上面配置有連接墊的主動面及配置於所述主動面的相對側上的非主動面；所述配線晶片，配置於所述框架的所述第二貫穿孔中；包封體，包封所述半導體晶片及所述配線晶片的至少部分；以及連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊及所述配線晶片的所述貫通孔的重佈線層。
  14. 如申請專利範圍第13項所述的天線模組，其中所述金屬層配置於所述第二貫穿孔的內壁上以環繞所述配線晶片。
  15. 如申請專利範圍第13項所述的天線模組，其中所述框架更具有第三貫穿孔，所述天線模組更包括配置於所述框架的所述第三貫穿孔中的被動組件。
  16. 如申請專利範圍第12項所述的天線模組，其中所述半 導體封裝包括射頻積體電路及電源管理積體電路作為所述半導體晶片，且在所述半導體封裝中進一步嵌有至少一個被動組件。
  17. 一種天線模組，包括：半導體晶片，配置於框架的第一貫穿孔中，所述半導體晶片具有包括連接墊的主動面；配線晶片，配置於所述框架的第二貫穿孔中，所述第二貫穿孔配置於所述半導體晶片之外，所述配線晶片包括貫穿絕緣本體的導電貫通孔；天線基板，具有位於上表面上的天線圖案及配置於下表面上的配線層；以及連接構件，配置於所述主動面與所述配線層之間，且電性連接所述貫通孔、所述連接墊及所述配線層。
  18. 如申請專利範圍第17項所述的天線模組，其中在所述第一貫穿孔及所述第二貫穿孔的側壁上配置有金屬層。
  19. 如申請專利範圍第17項所述的天線模組，更包括包封體，所述包封體配置於所述第一貫穿孔的側壁與所述半導體晶片之間以及所述第二貫穿孔的側壁與所述配線晶片之間。
  20. 如申請專利範圍第17項所述的天線模組，更包括配置於所述框架的第三貫穿孔中的被動組件。
  21. 如申請專利範圍第17項所述的天線模組，其中所述天線圖案包括毫米波天線、接地圖案及饋電圖案。
TW108105512A 2018-07-27 2019-02-20 半導體封裝與包括其的天線模組 TWI707445B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180087760A KR102145219B1 (ko) 2018-07-27 2018-07-27 반도체 패키지 및 이를 포함하는 안테나 모듈
KR10-2018-0087760 2018-07-27

Publications (2)

Publication Number Publication Date
TW202008553A TW202008553A (zh) 2020-02-16
TWI707445B true TWI707445B (zh) 2020-10-11

Family

ID=69178671

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108105512A TWI707445B (zh) 2018-07-27 2019-02-20 半導體封裝與包括其的天線模組

Country Status (4)

Country Link
US (1) US10763217B2 (zh)
KR (1) KR102145219B1 (zh)
CN (1) CN110767613B (zh)
TW (1) TWI707445B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
KR102028714B1 (ko) * 2017-12-06 2019-10-07 삼성전자주식회사 안테나 모듈 및 안테나 모듈 제조 방법
US11069605B2 (en) * 2019-04-30 2021-07-20 Advanced Semiconductor Engineering, Inc. Wiring structure having low and high density stacked structures
WO2020250795A1 (ja) * 2019-06-10 2020-12-17 株式会社ライジングテクノロジーズ 電子回路装置
US11018083B2 (en) * 2019-07-17 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11004796B2 (en) * 2019-07-17 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package
US11569562B2 (en) * 2019-12-12 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
KR20210112600A (ko) * 2020-03-05 2021-09-15 동우 화인켐 주식회사 안테나 패키지 및 이를 포함하는 화상 표시 장치
KR20220021755A (ko) 2020-08-14 2022-02-22 삼성전자주식회사 안테나를 포함하는 반도체 패키지
US11817617B2 (en) * 2020-08-19 2023-11-14 Infineon Technologies Ag Antenna package with via structure and method of formation thereof
US11721603B2 (en) * 2020-10-15 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan out method utilizing a filler-free insulating material
KR20220144107A (ko) 2021-04-19 2022-10-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN113410181B (zh) * 2021-06-18 2022-09-23 广东工业大学 一种半导体封装结构
US20230036650A1 (en) * 2021-07-27 2023-02-02 Qualcomm Incorporated Sense lines for high-speed application packages
US11955417B2 (en) 2021-12-14 2024-04-09 Industrial Technology Research Institute Electronic device having substrate with electrically floating vias
CN117525811A (zh) * 2022-07-28 2024-02-06 中兴通讯股份有限公司 天线及通讯设备
KR20240052373A (ko) 2022-10-14 2024-04-23 주식회사 넥스웨이브 안테나 모듈
KR20240079753A (ko) 2022-11-29 2024-06-05 주식회사 넥스웨이브 안테나 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170309571A1 (en) * 2016-04-25 2017-10-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180145033A1 (en) * 2016-11-23 2018-05-24 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180191052A1 (en) * 2017-01-05 2018-07-05 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Wafer level package with integrated antennas and means for shielding

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423571B2 (en) * 1994-09-20 2002-07-23 Hitachi, Ltd. Method of making a semiconductor device having a stress relieving mechanism
WO1996009645A1 (fr) * 1994-09-20 1996-03-28 Hitachi, Ltd. Composant a semiconducteurs et sa structure de montage
JP4283523B2 (ja) * 2002-10-22 2009-06-24 太陽誘電株式会社 複合多層基板およびそれを用いたモジュール
US8222116B2 (en) * 2006-03-03 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7741687B2 (en) * 2006-03-10 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Microstructure, semiconductor device, and manufacturing method of the microstructure
JP5097096B2 (ja) * 2007-12-28 2012-12-12 パナソニック株式会社 半導体集積回路
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9066424B2 (en) * 2013-07-15 2015-06-23 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned hybrid substrate for radio frequency applications
US9576910B2 (en) * 2015-03-11 2017-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaging structure and manufacturing method thereof
US9806063B2 (en) * 2015-04-29 2017-10-31 Qualcomm Incorporated Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
US9373605B1 (en) 2015-07-16 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. DIE packages and methods of manufacture thereof
DE102016110862B4 (de) 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
CN107958896A (zh) * 2017-12-07 2018-04-24 中芯长电半导体（江阴）有限公司 具有天线结构的双面塑封扇出型封装结构及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170309571A1 (en) * 2016-04-25 2017-10-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180145033A1 (en) * 2016-11-23 2018-05-24 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180191052A1 (en) * 2017-01-05 2018-07-05 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Wafer level package with integrated antennas and means for shielding

Also Published As

Publication number Publication date
KR20200012440A (ko) 2020-02-05
KR102145219B1 (ko) 2020-08-18
US10763217B2 (en) 2020-09-01
CN110767613B (zh) 2023-12-22
TW202008553A (zh) 2020-02-16
CN110767613A (zh) 2020-02-07
US20200035607A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
TWI707445B (zh) 半導體封裝與包括其的天線模組
TWI681521B (zh) 扇出型半導體封裝
TWI809102B (zh) 天線模組
TWI660486B (zh) 扇出型半導體封裝
TWI705611B (zh) 天線基底以及包括其的天線模組
TWI699864B (zh) 天線模組
TWI667744B (zh) 扇出型半導體封裝模組
TWI695471B (zh) 扇出型半導體封裝模組
TWI772617B (zh) 扇出型半導體封裝
TW202044501A (zh) 半導體封裝以及包括其的天線模組
TWI712112B (zh) 半導體封裝
US10622322B2 (en) Fan-out semiconductor package and method of manufacturing the fan-out semiconductor
TW202018883A (zh) 半導體封裝
TW201929183A (zh) 扇出型半導體封裝
TW201926593A (zh) 扇出型半導體封裝
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
TW201911437A (zh) 半導體封裝的連接系統
TW202038392A (zh) 半導體封裝
TW202008871A (zh) 半導體封裝安裝板以及半導體封裝安裝基板
TWI734962B (zh) 半導體封裝與包括其的天線模組
TW202002196A (zh) 半導體封裝
US11646241B2 (en) Semiconductor package
TW202101700A (zh) 半導體封裝
TW202032736A (zh) 半導體封裝