TW202023005A - 半導體封裝 - Google Patents

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李尙鍾
金哲奎
徐允錫
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Abstract

一種半導體封裝包括：框架，具有開口且包括配線層以及一或多層連接通孔；半導體晶片，配置於開口中且具有主動面及與主動面相對的非主動面，主動面上配置有連接墊；包封體，覆蓋框架及半導體晶片且填充開口；連接結構，配置於框架以及半導體晶片的主動面上，且包括電性連接至連接墊及配線層的一或多個重佈線層；一或多個被動組件，配置於連接結構上；模製材料，覆蓋被動組件中的每一者；以及金屬層，覆蓋框架、連接結構及模製材料中的每一者的外表面。金屬層連接至框架的配線層中所包括的接地圖案。

Description

半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種扇出型半導體封裝。 [相關申請案的交叉參考]
本申請案主張2018年12月4日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0154750號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。
半導體封裝需要不斷地在形狀及重量方面薄化及變輕，且需要以系統級封裝（system in package，SiP）形式來實施，所述系統級封裝需要在功能方面具有複雜性及多功能性。為此，對將多個晶片及組件安裝於單一封裝中的技術的關注不斷增加。
同時，安裝所述多個組件的先前技術的實例可包括板上晶片（chip-on-board，COB）技術。板上晶片是一種使用表面安裝技術（surface mount technology，SMT）將個別的被動組件及半導體封裝安裝於印刷電路板上的方法。然而，組件之間的電磁干擾（electromagnetic interference，EMI）大，且電磁波會輻射至不存在金屬層的區域。
本揭露的態樣可提供一種製程可靠性及電磁干擾（EMI）阻擋效能得到改善的半導體封裝。
根據本揭露的態樣，一種半導體封裝可包括：框架，具有貫穿孔且包括多個配線層以及將所述多個配線層彼此電性連接的一或多層連接通孔；半導體晶片，配置於所述貫穿孔中且具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述框架及所述半導體晶片中的每一者的至少部分且填充所述貫穿孔的至少部分；連接結構，配置於所述框架以及所述半導體晶片的所述主動面上，具有面對所述框架的第一表面及與所述第一表面相對的第二表面，且包括電性連接至所述連接墊及所述配線層的一或多個重佈線層；一或多個被動組件，配置於所述連接結構的所述第二表面上且電性連接至所述重佈線層；模製材料，配置於所述連接結構的所述第二表面上且覆蓋所述被動組件中的每一者的至少部分；以及金屬層，覆蓋所述框架、所述連接結構及所述模製材料中的每一者的外表面的至少部分，其中所述金屬層連接至所述框架的所述多個配線層中的至少一者中所包括的接地圖案。
根據本揭露的另一態樣，一種半導體封裝可包括：框架，具有貫穿孔且包括一或多個配線層；半導體晶片，配置於所述貫穿孔中且具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述框架及所述半導體晶片中的每一者的至少部分，且填充所述貫穿孔的至少部分；連接結構，配置於所述框架以及所述半導體晶片的所述主動面上，且包括電性連接至所述配線層的一或多個重佈線層；一或多個被動組件，配置於所述連接結構上且電性連接至所述重佈線層；模製材料，覆蓋所述連接結構及所述被動組件中的每一者的至少部分；金屬層，覆蓋所述框架、所述連接結構及所述模製材料中的每一者的外表面的至少部分；以及多個金屬圖案層，所述多個金屬圖案層中的每一者包括沿所述框架及所述連接結構中的任一者的輪廓以一定間隔配置的多個金屬圖案，其中所述多個金屬圖案層中配置於不同水平高度上的金屬圖案層中所包括的所述多個金屬圖案被配置成在堆疊方向上彼此不對準。
根據本揭露的另一態樣，一種半導體封裝可包括：框架，具有開口且包括一或多個配線層；半導體晶片，配置於所述開口中且具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述半導體晶片的一部分且填充所述開口的一部分；連接結構，配置於所述框架以及所述半導體晶片的所述主動面上，且包括電性連接至所述電極接墊及所述一或多個配線層的一或多個重佈線層；金屬層，覆蓋所述框架及所述連接結構中的每一者的外表面的至少部分；第一金屬圖案，在所述金屬層與所述一或多個配線層或所述一或多個重佈線層中的一者的第一接地圖案之間延伸，所述第一金屬圖案藉由其之間的第一絕緣圖案彼此間隔開；以及第二金屬圖案，在所述一或多個配線層或所述一或多個重佈線層中的另一者的第二接地圖案與所述金屬層之間延伸，所述第二金屬圖案藉由其之間的第二絕緣圖案彼此間隔開。所述第一金屬圖案與所述第二金屬圖案在平面圖中沿所述連接結構與所述半導體晶片的堆疊方向交錯。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指相對於圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義在概念上包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。可以理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為闡述例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，印刷電路板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接至或電性連接至印刷電路板1110或可不物理連接至或不電性連接至印刷電路板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但不限於此。所述電子裝置不必受限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當半導體製成品，且可能因外部物理或化學影響而受損。因此，半導體晶片無法單獨使用，而是封裝於電子裝置等中並以封裝狀態在電子裝置等中使用。
需要半導體封裝的原因在於：半導體晶片與電子裝置的主板之間會存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：利用例如感光成像介電質（photoimagable dielectric，PID）等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接結構2202上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接結構2140可包括絕緣層2141；重佈線層2142，形成於絕緣層2141上；及通孔2143，將連接墊2122與重佈線層2142彼此電性連接。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的印刷電路板即可安置於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成具有較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型的形式更緊湊的形式實施，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其是與例如中介基板等印刷電路板（PCB）的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照圖式詳細地闡述本揭露中的各種例示性實施例。
圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖，圖10為圖9所示半導體封裝的區域「A」的放大剖面圖，圖11A及圖11B為示出圖10所示金屬圖案層的平面示意圖，且圖11C為示出圖10A及圖11B所示金屬圖案層的交疊平面示意圖。
參照圖9及圖10，根據本揭露中的例示性實施例的半導體封裝100A可包括：框架110，具有貫穿孔110H且包括一或多個配線層112；半導體晶片120，配置於貫穿孔100H中且具有主動面及與主動面相對的非主動面，所述主動面上配置有連接墊122；包封體130，覆蓋框架110及半導體晶片120中的每一者的至少部分且填充貫穿孔110H的至少部分；連接結構140，配置於框架110以及半導體晶片120的主動面上，且包括電性連接至連接墊122及一或多個配線層112的一或多個重佈線層142；一或多個電子組件150，配置於連接結構140上且電性連接至一或多個重佈線層142；模製材料160，配置於連接結構140上且覆蓋一或多個電子組件150的至少部分；金屬層170，覆蓋框架110、連接結構140及模製材料160中的每一者的外表面的至少部分；以及多個金屬圖案層180，多個金屬圖案層180中的每一者包括沿框架110及連接結構140中的至少一者的輪廓以一定間隔配置的多個金屬圖案。多個金屬圖案層180中配置於不同水平高度上的金屬圖案層180a、180b及180c中所包括的多個金屬圖案可被配置成在堆疊方向上彼此不對準。
在例示性實施例中，揭露一種半導體封裝，所述半導體封裝包括EMI阻擋結構以解決以下問題從而減少在切割製程中在半導體封裝的側壁上產生毛邊：當不沿半導體封裝的輪廓形成配線層時，不形成配線層的一部分會變成在安裝於半導體封裝中的電子組件中產生的電磁波的輻射通路。
詳言之，可沿半導體封裝的輪廓形成用於阻擋EMI的金屬圖案，且所述多個金屬圖案可以一定間隔配置，以顯著減少在切割製程中在半導體封裝的側壁上產生毛邊（burr）。此外，金屬圖案可被配置成與配置於堆疊方向上的其他水平高度上的金屬圖案不對準，以解決電磁波輻射至金屬圖案之間的空間的問題。
舉例而言，參照圖11A及圖11B，根據例示性實施例，第一金屬圖案層180a及第二金屬圖案層180b可沿框架110的輪廓配置作為在不同水平高度上配置的金屬圖案層180，但不限於此。此外，在圖11A及圖11B中僅示出第一金屬圖案層180a及第二金屬圖案層180b，以簡要地表示金屬圖案之間的不對準配置，但金屬圖案層180可包括第三金屬圖案層180c，且可包括更多金屬圖案層。進入第一金屬圖案層180a的第一金屬圖案180a1、180a2、180a3、180a4及180a5之間的空間（例如第一絕緣圖案181a）的電磁波E1可被輻射至外部，且進入第二金屬圖案層180b的第二金屬圖案180b1、180b2、180b3、180b4及180b5之間的空間（例如第二絕緣圖案181b）的電磁波E2亦可被輻射至外部。具有條紋形狀的第一金屬圖案180a1、180a2、180a3、180a4及180a5可在金屬層170與配線層112a的接地圖案之間延伸，且第一金屬圖案180a1、180a2、180a3、180a4及180a5可藉由其之間的第一絕緣圖案181a彼此間隔開。具有條紋形狀的第二金屬圖案180b1、180b2、180b3、180b4及180b5可在金屬層170與配線層112b的接地圖案之間延伸，且第二金屬圖案180b1、180b2、180b3、180b4及180b5可藉由其之間的第二絕緣圖案181b彼此間隔開。然而，參照圖11C，根據例示性實施例的第一金屬圖案層180a及第二金屬圖案層180b可分別包括彼此不對準的第一金屬圖案180a1、180a2、180a3、180a4及180a5與第二金屬圖案180b1、180b2、180b3、180b4及180b5，且因此會阻斷上述電磁波E1及E2的輻射通路。舉例而言，第一金屬圖案180a1、180a2、180a3、180a4及180a5與第二金屬圖案180b1、180b2、180b3、180b4及180b5可在平面圖中沿連接結構140與半導體晶片120的堆疊方向交錯，如圖11C所示。第一金屬圖案180a1、180a2、180a3、180a4及180a5可在平面圖中沿堆疊方向分別與第二絕緣圖案181b交疊或完全交疊，且第二金屬圖案180b1、180b2、180b3、180b4及180b5可在平面圖中沿堆疊方向分別與第一絕緣圖案181a交疊或完全交疊。因此，可顯著減少在切割製程中在半導體封裝的側壁上產生毛邊，且可有效地阻斷電磁波的輻射通路。
此外，在例示性實施例中，多層金屬圖案層180可將配線層112及重佈線層142中的至少一者電性連接至金屬層170，且具體而言，可將配線層112及重佈線層142中的至少一者的接地圖案電性連接至金屬層170。因此，可完成包括金屬層170、金屬圖案層180及配線層112或重佈線層142的EMI阻擋結構。
此外，在例示性實施例中，多個金屬圖案層180可僅包括沿框架110的輪廓配置的多個金屬圖案，且所述多個金屬圖案可不沿連接結構140的輪廓配置。在此種情形中，可沿連接結構140的輪廓確保不形成重佈線層142的區域，以使得可確保切割製程的可靠性。
此外，多個金屬圖案層180中配置於不同水平高度上的兩個金屬圖案層180a及180b中的每一者中所包括的所述多個金屬圖案可在堆疊方向上彼此不交疊。在此種情形中，配置於較低水平高度上的第二金屬圖案層180b的第二金屬圖案180b1、180b2、180b3、180b4及180b5可有效地阻擋在第一金屬圖案層180a中不連續地形成的第一金屬圖案180a1、180a2、180a3、180a4及180a5之間的空間，且可顯著減小金屬圖案的沿半導體封裝的輪廓且可能對切割製程具有影響的區域。舉例而言，當多個金屬圖案層180包括配置於不同水平高度上的包含第一金屬圖案180a1、180a2、180a3、180a4及180a5的第一金屬圖案層180a、包含第二金屬圖案180b1、180b2、180b3、180b4及180b5的第二金屬圖案層180b以及包含第三金屬圖案（圖中未示出）的第三金屬圖案層180c時，第一金屬圖案層180a的第一金屬圖案在堆疊方向上可不與第二金屬圖案層180b的第二金屬圖案交疊，第二金屬圖案層180b的第二金屬圖案在堆疊方向上可不與第三金屬圖案層180c的第三金屬圖案交疊，且第三金屬圖案層180c的第三金屬圖案在堆疊方向上可不與第一金屬圖案層180a的第一金屬圖案交疊。
此外，儘管為清楚地表示配線層、金屬圖案層及金屬層之間的關係，在圖9至圖11C中未示出，然而多層金屬圖案層180中的每一者（在堆疊方向上）的厚度可大於金屬層170的厚度。原因在於覆蓋半導體封裝的外表面的金屬層170是藉由濺鍍製程等薄化，同時連接至配線層112等的金屬圖案層180是藉由鍍覆製程形成。
同時，根據本揭露中的另一例示性實施例的半導體封裝可包括一或多個金屬圖案層180，所述一或多個金屬圖案層180沿框架110的輪廓以一定間隔配置，且所述一或多個金屬圖案層180中的每一者包括將配線層112電性連接至金屬層170的多個金屬圖案。在此種情形中，金屬圖案層180不沿連接結構140的輪廓形成，因而可進一步減少毛邊的產生，且可藉由將金屬圖案電性連接至配線層來完成包括金屬層170、金屬圖案層180及配線層112的EMI阻擋結構。
以下將在下文中更詳細地闡述根據例示性實施例的半導體封裝100A中所包括的各個組件。
框架110可端視特定材料而進一步改善半導體封裝100A的剛性，且用於確保包封體130的厚度均勻性。框架110可具有至少一個貫穿孔110H。貫穿孔110H可貫穿框架110，且半導體晶片120可配置於貫穿孔110H中。半導體晶片120可被配置成與貫穿孔110H的壁隔開預定距離，且可被貫穿孔110H的壁環繞。然而，此種形式僅為實例，且可經各式修改以具有其他形式，並且框架110可端視此種形式而執行另一功能。若需要，則可省略框架110，但使半導體封裝100A包括框架110可更有利於確保本揭露中所預期的板級可靠性。
由於框架110可包括大數目的配線層112a、112b及112c，因此連接結構140可被進一步簡化。因此，因形成連接結構140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。舉例而言，框架110可包括：第一絕緣層111a，接觸連接結構140；第一配線層112a，接觸連接結構140且嵌入第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的下表面，即第一絕緣層111a的與第一絕緣層111a的嵌有第一配線層112a的一個表面相對的另一表面上；第二絕緣層111b，配置於第一絕緣層111a的下表面上且覆蓋第二配線層112b；第三配線層112c，配置於第二絕緣層111b的下表面上；第一連接通孔113a，貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此連接；以及第二連接通孔113b，貫穿第二絕緣層111b且將第二配線層112b與第三配線層112c彼此連接。由於第一配線層112a嵌入第一絕緣層111a中，因此連接結構140的絕緣層141的絕緣距離可為實質上恆定的。
絕緣層111a及絕緣層111b中的每一者的材料不受特別限制。舉例而言，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或包含例如無機填料（例如，二氧化矽、氧化鋁等）等加強材料的樹脂，更具體而言為味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（PID）樹脂等。或者，可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料，例如預浸體等。在此種情形中，可維持半導體封裝100A的優異的剛性，以使框架110可用作一種支撐構件。第一絕緣層111a與第二絕緣層111b可包含相同的絕緣材料，且第一絕緣層111a與第二絕緣層111b之間的邊界可能不明顯。然而，第一絕緣層111a及第二絕緣層111b不限於此。
配線層112a、112b及112c可用於對半導體晶片120的連接墊122進行重佈線，且配線層112a、112b及112c中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。配線層112a、112b及112c可端視對應層的設計而執行各種功能。舉例而言，配線層112a、112b及112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、112b及112c可包括通孔接墊、連接端子墊等。作為非限制性實例，所有配線層112a、112b及112c可包括接地圖案。在此種情形中，可顯著減少在連接結構140的重佈線層142上形成的接地圖案的數目，且因此可提高配線設計的自由度。
可在配線層112a、112b及112c中配線層112c的經由形成於包封體130中的開口131而被暴露出的部分上進一步形成表面處理層（圖中未示出）。表面處理層（圖中未示出）不受特別限制，只要在先前技術中為已知即可，且表面處理層（圖中未示出）可藉由例如電解鍍金、無電鍍金、有機保焊劑（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等而形成。框架110的配線層112a、112b及112c的厚度可大於連接結構140的重佈線層142的厚度。原因在於框架110的厚度可相似於半導體晶片120的厚度，同時連接結構140需要薄化，且原因在於製作框架110及連接結構140的製程是彼此不同的。
連接通孔113a及313b可將形成於不同層上的配線層112a、112b及112c彼此電性連接，以在框架110中形成電性通路。連接通孔113a及113b中的每一者的材料可為導電材料。連接通孔113a及113b中的每一者可用導電材料完全填充，或者導電材料可沿連接通孔孔洞中的每一者的壁形成。另外，連接通孔113a及113b中的每一者可具有在先前技術中已知的任何形狀，例如錐形形狀、圓柱形狀等。同時，當形成第一連接通孔113a的孔洞時，第一配線層112a的一些接墊可用作終止元件，且當形成第二連接通孔113b的孔洞時，第二配線層112b的一些接墊可用作終止元件。因此，就使第一連接通孔113a及第二連接通孔113b中的每一者具有下表面的寬度大於上表面的寬度的錐形形狀的製程而言可為有利的。在此種情形中，第一連接通孔113a可與第二配線層112b的部分整合在一起，且第二連接通孔113b可與第三配線層112c的部分整合在一起。
半導體晶片120可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路（IC）。半導體晶片120可基於主動晶圓而形成。在此種情形中，半導體晶片120的本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）等導電材料。半導體晶片120的主動面是指半導體晶片120的上面配置有連接墊122的表面，且半導體晶片120的非主動面是指半導體晶片120的與主動面相對的表面。若需要，則可在本體121上形成覆蓋連接墊122的至少部分的鈍化層123。鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在其他需要的位置中進一步配置絕緣層（圖中未示出）等。半導體晶片120可為記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體）、非揮發性記憶體（例如，唯讀記憶體）、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等；以及邏輯晶片，例如ADC轉換器、ASIC等，但未必受限於此。
包封體130可填充貫穿孔110H的至少部分且包封半導體晶片120。包封體130的包封形式不受特別限制，且可為包封體130環繞半導體晶片120的至少部分的形式。舉例而言，包封體130可覆蓋框架110以及半導體晶片120的非主動面的至少部分，且填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間的至少部分。同時，包封體130可填充貫穿孔110H，藉以充當用於固定半導體晶片120的黏合劑並端視特定材料而減少半導體晶片120的彎曲（buckling）情況。包封體130可包含絕緣材料。在此種情形中，所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂及熱塑性樹脂中的加強材料（例如無機填料）的樹脂，例如ABF、FR-4、BT等。或者，可使用環氧模製化合物（epoxy molding compound，EMC）、感光成像包封體（photoimagable encapsulant，PIE）等作為所述絕緣材料。或者，亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入無機填料及/或例如玻璃纖維布等核心材料中的材料作為絕緣材料。
半導體晶片120的具有各種功能的數十至數百個連接墊122可藉由連接結構140進行重佈線，且可物理連接及/或電性連接至電子組件150。連接結構140可包括：第一絕緣層141，配置於框架110以及半導體晶片120的主動面上；第一重佈線層142，配置於第一絕緣層141上；第一重佈線通孔143，將第一重佈線層142與框架金屬層115（參見圖15）彼此連接或者連接第一重佈線層142與半導體晶片120的連接墊122；第二絕緣層141，配置於第一絕緣層141上；第二重佈線層142，配置於第二絕緣層141上；以及第二重佈線通孔143，貫穿第二絕緣層141且將第一重佈線層142與第二重佈線層142彼此連接。連接結構140可包括數目多於圖式所示數目的絕緣層、重佈線層及重佈線通孔。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光性絕緣材料作為絕緣材料。亦即，多個絕緣層141中的每一者可為感光性絕緣層。當絕緣層141具有感光性性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成重佈線通孔143的精密間距。絕緣層141中的每一者可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多個層時，絕緣層141的材料可為彼此相同，且若需要，則亦可為彼此不同。當絕緣層141為多個層時，絕緣層141可端視製程而彼此整合，進而使得絕緣層141之間的邊界亦可為不明顯。絕緣層的數目可多於圖式所示數目。
重佈線層142可實質上用於對連接墊122進行重佈線。重佈線層142中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。重佈線層142可端視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案層（圖中未示出），且可更包括電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）訊號、電源（PWR）訊號等以外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊圖案。儘管在圖式中沒有明顯地示出，然而重佈線層142的數目可大於或小於圖式所示數目。
重佈線通孔143可將形成於彼此不同的層上的重佈線層142、連接墊122、第一配線層112a等電性連接，以在半導體封裝100A中形成電性通路。重佈線通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。重佈線通孔143中的每一者可用導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。另外，重佈線通孔143中的每一者可具有先前技術中已知的任何形狀，例如錐形形狀、圓柱形狀等。
電子組件150可為各種主動組件及/或被動組件。亦即，電子組件150可為積體電路（IC），或可為例如電容器或電感器等被動組件。電子組件150可為相同種類的組件，或可為不同種類的組件。各電子組件150可藉由低熔點金屬151安裝於連接結構140上，且藉由低熔點金屬151電性連接至重佈線層142。低熔點金屬151是指熔點低於銅（Cu）的熔點的金屬（例如錫（Sn）），且可為例如焊料凸塊等。當在朝向半導體晶片120的主動面的方向上觀察時，電子組件150中的至少一者可配置於半導體晶片120的主動面中的區域中。亦即，電子組件150可安裝於連接結構140上的大部分區域中。另外，由於電子組件150直接安裝於連接結構140上，因此當安裝多個電子組件150時，可顯著減小電子組件150之間的間隔（例如，被動組件之間的間隔），以使得可提高安裝密度。同時，可在連接結構140與模製材料160之間配置底部填充樹脂（圖中未示出），以用於將連接結構140與模製材料160彼此結合，且底部填充樹脂中可嵌入低熔點金屬151，以用於更有效地將電子組件150安裝於連接結構140上並固定至連接結構140。
電子組件150可例如為如下被動組件：例如多層陶瓷電容器（MLCC）或低電感晶片電容器（inductance chip capacitor，LICC）等電容器、例如功率電感器等電感器、珠粒等。電子組件150可具有不同的尺寸及厚度。此外，電子組件150中的每一者的厚度可不同於半導體晶片120的厚度。電子組件150的數目不受特別限制，且可多於或少於圖式所示數目。
模製材料160可包封一或多個電子組件150以及連接結構140的上表面的至少部分。模製材料160的包封形式不受特別限制，且可為模製材料160環繞連接結構140上的被動組件150的至少部分的形式。模製材料160可覆蓋被動組件150的側表面以及上表面及下表面的至少部分。模製材料160可延伸至連接結構140上以配置於連接結構140上，且可接觸重佈線層142的與低熔點金屬151接觸的上表面。模製材料160可包括與包封體130的材料相同或不同的材料。
金屬層170可覆蓋模製材料160的上表面及側表面，且延伸至連接結構140及框架110的側表面。金屬層170可在未示出的接收自連接結構140施加的接地訊號的區域中連接至重佈線層142，且不限於此。半導體封裝100A的EMI阻擋功能可藉由金屬層170而被進一步改善。金屬層170可包含金屬材料。此處，金屬材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。
凸塊下金屬132可改善電性連接金屬190的連接可靠性，以改善半導體封裝100A的板級可靠性。凸塊下金屬132可藉由框架110的下表面上的包封體130的開口131連接至第二配線層112b。凸塊下金屬132可藉由金屬化方法，使用導電材料（例如金屬）形成於開口131中，但不限於此。
電子連接金屬190可外部物理連接或外部電性連接半導體封裝100A。舉例而言，半導體封裝100A可藉由電性連接金屬190安裝於電子裝置的主板上。電性連接金屬190中的每一者可由低熔點金屬（例如焊料，例如包含錫（Sn）的合金，更具體而言錫（Sn）-鋁（Al）-銅（Cu）合金等）形成。然而，此僅為實例，且電性連接金屬190中的每一者的材料不特別受限於此。電性連接金屬190中的每一者可為接腳（land）、球、引腳等。電性連接金屬190可形成為多層式結構或單層結構。當電性連接金屬190被形成為多層式結構時，電性連接金屬190可包含銅（Cu）柱及焊料。當電性連接金屬190被形成為單層結構時，電性連接金屬190可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接金屬190不限於此。電性連接金屬190的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接金屬190可被設置為數十至數千的數量，或可被設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接金屬190中的至少一者可配置於半導體晶片120的扇出區域中。所述扇出區域是指除配置有半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
圖12為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖，圖13為圖12所示半導體封裝的區域「B」的放大剖面圖，圖14A及圖14B為示出圖13所示金屬圖案層的平面示意圖，且圖14C為示出圖14A及圖14B所示金屬圖案層的交疊平面示意圖。
參照圖12及圖13，在根據另一例示性實施例的半導體封裝100B中，多個金屬圖案層180e及180d可僅包括沿連接結構140的輪廓配置的多個金屬圖案，且所述多個金屬圖案可不沿框架110的輪廓配置。在此種情形中，可沿框架110的輪廓確保形成配線層112a、112b及112c的區域，以使得可確保切割製程的可靠性。在此種情形中，如圖13所示，第四金屬圖案層180d可電性連接至第一重佈線層142a，且第五金屬圖案層180e可電性連接至第二重佈線層142b。重佈線層142的數目可多於圖式所示數目，且與重佈線層142對應的金屬圖案層180的數目亦可多於圖式所示數目。
參照圖14A及圖14B，根據另一例示性實施例，配置於不同水平高度上的第四金屬圖案層180d及第五金屬圖案層180e（即金屬圖案層180）可沿連接結構140的輪廓配置，但不限於此，且與第四金屬圖案層180d及第五金屬圖案層180e對應的重佈線層142可被分成第一重佈線層142a及第二重佈線層142b，以清楚地表示第四金屬圖案層180d與第五金屬圖案層180e之間的不對準配置。進入第五金屬圖案層180e的第五金屬圖案180e1、180e2、180e3、180e4及180e5之間的空間（例如第五絕緣圖案181e）的電磁波E1可被輻射至外部，且進入第四金屬圖案層180d的第四金屬圖案180d1、180d2、180d3、180d4及180d5之間的空間（例如第四絕緣圖案181d）的電磁波E2可被輻射至外部。具有條紋形狀的第五金屬圖案180e1、180e2、180e3、180e4及180e5可在金屬層170與第二重佈線層142b的接地圖案之間延伸，且第五金屬圖案180e1、180e2、180e3、180e4及180e5可藉由其之間的第五絕緣圖案181e彼此間隔開。具有條紋形狀的第四金屬圖案180d1、180d2、180d3、180d4及180d5可在金屬層170與第一配線層142a的接地圖案之間延伸，且第四金屬圖案180d1、180d2、180d3、180d4及180d5可藉由其之間的第四絕緣圖案181d彼此間隔開。然而，參照圖14C，第四金屬圖案層180d及第五金屬圖案層180e可分別包括被配置成彼此不對準的第四金屬圖案180d1、180d2、180d3、180d4及180d5與第五金屬圖案180e1、180e2、180e3、180e4及180e5，且因此會阻斷上述電磁波E1及E2的輻射通路。舉例而言，第五金屬圖案180e1、180e2、180e3、180e4及180e5與第四金屬圖案180d1、180d2、180d3、180d4及180d5可在平面圖中沿連接結構140與半導體晶片120的堆疊方向交錯，如圖14C所示。第五金屬圖案180e1、180e2、180e3、180e4及180e5可在平面圖中沿堆疊方向分別與第四絕緣圖案181d交疊或完全交疊，且第四金屬圖案180d1、180d2、180d3、180d4及180d5可在平面圖中沿堆疊方向分別與第五絕緣圖案181e交疊或完全交疊。其他配置的說明等與上述配置的說明重疊，且因此被省略。儘管圖中未示出，然而第四金屬圖案180d1、180d2、180d3、180d4及180d5以及其之間的第四絕緣圖案181d與第一金屬圖案180a1、180a2、180a3、180a4及180a5以及其之間的第一絕緣圖案181a可形成與圖11C或圖14C所示交疊圖相似的交疊圖，但本揭露不限於此。
圖15為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。
參照圖15，與圖9的半導體封裝100A不同，在根據另一例示性實施例的半導體封裝100C中，框架110的配線層112可分別形成於框架110的上表面及下表面上。舉例而言，框架110可包括：第一絕緣層111；第一配線層112a，配置於第一絕緣層111的上表面上；第二配線層112b，配置於第一絕緣層111的下表面上；第一連接通孔113，貫穿第一絕緣層111且將第一配線層112a與第二配線層112b彼此連接；以及框架金屬層115，配置於貫穿孔110H的內側壁上。
第一連接通孔113可貫穿絕緣層111且將第一配線層112a與第二配線層112b彼此電性連接。第一連接通孔113中的每一者的材料可為上述導電材料。第一連接通孔113中的每一者可用導電材料完全填充，或者導電材料可沿連接通孔孔洞中的每一者的壁形成。第一連接通孔113中的每一者可為完全貫穿絕緣層111的連接貫通孔（through-connection-via），且可具有圓柱形狀或沙漏形狀，但不限於此。
框架金屬層115可配置於第一絕緣層111的上表面及下表面以及貫穿孔110H的內側壁上。框架金屬層115可被配置成環繞半導體晶片120。框架金屬層115可被引入以改善EMI阻擋效果以及半導體晶片120的散熱效果。框架金屬層115可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。框架金屬層115可藉由鍍覆製程形成，且可包括晶種層及導體層。框架金屬層115可用作接地。在此種情形中，框架金屬層115可電性連接至連接結構140中的接地圖案。根據例示性實施例，在半導體封裝中可省略框架金屬層115。其他配置的說明等與上述配置的說明重疊，且因此被省略。
圖16為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。
參照圖16，與圖15的半導體封裝100C不同，在根據另一例示性實施例的半導體封裝100D中，框架110可包括更大數目的配線層112a、112b、112c及112d。舉例而言，框架110可更包括：第二絕緣層111b，配置於第一絕緣層111a的上表面上且覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a的下表面上且覆蓋第二配線層112b；第四配線層112d，配置於第三絕緣層111c上；第二連接通孔113b，貫穿第二絕緣層111b且將第一配線層112a與第三配線層112c彼此連接；以及第三連接通孔113c，貫穿第三絕緣層111c且將第二配線層112b與第四配線層112d彼此連接。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122、電子組件150等。由於框架110可包括大數目的配線層112a、112b、112c及112d，因此連接結構140可被進一步簡化。因此，因形成連接結構140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。
儘管圖式中未示出，然而第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c中的每一者的厚度。第一絕緣層111a可基本上為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的配線層112c及112d。第一絕緣層111a可包含與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料不限於此。類似地，貫穿第一絕緣層111a的第一連接通孔113a的直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二連接通孔113b及第三連接通孔113c的直徑。
框架110的第一配線層112a及第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。由於框架110可被形成為具有與半導體晶片120的厚度對應的厚度，因此形成於框架110中的第一配線層112a及第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。框架110的配線層112a、112b、112c及112d的厚度可大於連接結構140的重佈線層142的厚度。其他配置的說明與上述配置的說明重疊，且因此被省略。
如上所述，根據本揭露中的例示性實施例，可提供一種在切割半導體封裝的製程中出現的缺陷顯著減少，且EMI阻擋效果得到改善的半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100A、100B、100C、100D、1121:半導體封裝 110:框架 110H:貫穿孔 111、111a:第一絕緣層/絕緣層 111b:第二絕緣層/絕緣層 111c:第三絕緣層 112:配線層 112a:配線層/第一配線層 112b:配線層/第二配線層 112c:配線層/第三配線層 112d:配線層/第四配線層 113:第一連接通孔 113a:第一連接通孔/連接通孔 113b:第二連接通孔/連接通孔 113c:第三連接通孔 115:框架金屬層 120、2120、2220:半導體晶片 121、1101、2121、2221:本體 122、2122、2222:連接墊 123、2150、2223、2250:鈍化層 130、2130:包封體 131、2251:開口 132:凸塊下金屬 140、2140、2240:連接結構 141:絕緣層/第一絕緣層/第二絕緣層 142:重佈線層/第一重佈線層/第二重佈線層 142a:第一重佈線層 142b:第二重佈線層 143:第一重佈線通孔/第二重佈線通孔/重佈線通孔 150、1120:電子組件 151:低熔點金屬 160、2290:模製材料 170:金屬層 180:金屬圖案層 180a:金屬圖案層/第一金屬圖案層 180a1、180a2、180a3、180a4、180a5:第一金屬圖案 180b:金屬圖案層/第二金屬圖案層 180b1、180b2、180b3、180b4、180b5:第二金屬圖案 180c:金屬圖案層/第三金屬圖案層 180d:第四金屬圖案層/金屬圖案層 180d1、180d2、180d3、180d4、180d5:第四金屬圖案 180e:第五金屬圖案層/金屬圖案層 180e1、180e2、180e3、180a4、180e5:第五金屬圖案 181a:第一絕緣圖案 181b:第二絕緣圖案 181d:第四絕緣圖案 181e:第五絕緣圖案 190:電性連接金屬 1000:電子裝置 1010、2500:主板 1020:晶片相關組件 1030:網路相關組件 1040:其他組件 1050:照相機 1060:天線 1070:顯示器 1080:電池 1090:訊號線 1100:智慧型電話 1110:印刷電路板 1130:照相機模組 2100:扇出型半導體封裝 2141、2241:絕緣層 2142:重佈線層 2143、2243:通孔 2160、2260:凸塊下金屬層 2170、2270:焊球 2200:扇入型半導體封裝 2242:配線圖案 2243h:通孔孔洞 2280:底部填充樹脂 2301、2302:中介基板 A、B:區域 E1、E2:電磁波
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在所附圖式中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。 圖10為示出圖9所示半導體封裝的區域「A」的放大剖面圖。 圖11A及圖11B為示出圖10所示金屬圖案層的平面示意圖。 圖11C為示出圖10A及圖11B所示金屬圖案層的交疊平面示意圖。 圖12為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。 圖13為示出圖12所示半導體封裝的區域「B」的放大剖面圖。 圖14A及圖14B為示出圖13所示金屬圖案層的平面示意圖。 圖14C為示出圖14A及圖14B所示金屬圖案層的交疊平面示意圖。 圖15為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。 圖16為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。
100A:半導體封裝
110:框架
110H:貫穿孔
111a:第一絕緣層/絕緣層
111b:第二絕緣層/絕緣層
112a:配線層/第一配線層
112b:配線層/第二配線層
112c:配線層/第三配線層
113a:第一連接通孔/連接通孔
113b:第二連接通孔/連接通孔
120:半導體晶片
121:本體
122:連接墊
123:鈍化層
130:包封體
131:開口
132:凸塊下金屬
140:連接結構
141:絕緣層/第一絕緣層/第二絕緣層
142:重佈線層/第一重佈線層/第二重佈線層
143:第一重佈線通孔/第二重佈線通孔/重佈線通孔
150:電子組件
151:低熔點金屬
160:模製材料
170:金屬層
180:金屬圖案層
180a:金屬圖案層/第一金屬圖案層
180b:金屬圖案層/第二金屬圖案層
180c:金屬圖案層/第三金屬圖案層
190:電性連接金屬
A:區域

Claims (20)

  1. 一種半導體封裝，包括： 框架，具有貫穿孔且包括多個配線層以及將所述多個配線層彼此電性連接的一或多層連接通孔； 半導體晶片，配置於所述貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，覆蓋所述框架及所述半導體晶片中的每一者的至少部分且填充所述貫穿孔的至少部分； 連接結構，配置於所述框架以及所述半導體晶片的所述主動面上，所述連接結構具有面對所述框架的第一表面及與所述第一表面相對的第二表面，且所述連接結構包括電性連接至所述連接墊及所述配線層的一或多個重佈線層； 一或多個被動組件，配置於所述連接結構的所述第二表面上且電性連接至所述重佈線層； 模製材料，配置於所述連接結構的所述第二表面上且覆蓋所述被動組件中的每一者的至少部分；以及 金屬層，覆蓋所述框架、所述連接結構及所述模製材料中的每一者的外表面的至少部分， 其中所述金屬層連接至所述框架的所述多個配線層中的至少一者中所包括的接地圖案。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述金屬層連接至所述連接結構的所述一或多個重佈線層中的至少一者中所包括的接地圖案。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述框架包括：第一絕緣層，配置於所述連接結構的所述第一表面上；第一配線層，嵌入所述第一絕緣層中且部分地接觸所述連接結構的所述第一表面；第二配線層，配置於所述第一絕緣層的與所述第一絕緣層的嵌有所述第一配線層的一個表面相對的另一表面上；第二絕緣層，配置於所述第一絕緣層的與所述第一絕緣層的嵌有所述第一配線層的一個表面相對的所述另一表面上，且覆蓋所述第二配線層的至少部分；第三配線層，配置於所述第二絕緣層的與所述第二絕緣層的嵌有所述第二配線層的一個表面相對的另一表面上；第一連接通孔，貫穿所述第一絕緣層且將所述第一配線層與所述第二配線層彼此電性連接；以及第二連接通孔，貫穿所述第二絕緣層且將所述第二配線層與所述第三配線層彼此電性連接。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述第一配線層至所述第三配線層中的每一者包括接地圖案，且 所述金屬層連接至所述第一配線層至所述第三配線層中的每一者的所述接地圖案。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述模製材料覆蓋所述連接結構的所述第二表面的至少部分。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述連接結構更包括配置於所述框架以及所述半導體晶片的所述主動面上的一或多個絕緣層， 所述一或多個重佈線層分別配置於所述一或多個絕緣層上，且 所述一或多個重佈線層中與所述被動組件連接的最上重佈線層自所述一或多個絕緣層中的最上絕緣層的表面突出。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述被動組件包括第一被動組件及第二被動組件，所述第二被動組件的厚度小於所述第一被動組件的厚度。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述第一被動組件的厚度大於所述半導體晶片的厚度。
  9. 如申請專利範圍第7項所述的半導體封裝，其中所述第一被動組件配置於所述第二被動組件的外部。
  10. 如申請專利範圍第7項所述的半導體封裝，其中所述第二被動組件的至少一部分被配置成使得所述第二被動組件的至少部分在平面上與所述半導體晶片交疊。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述包封體與所述模製材料包含不同的材料。
  12. 如申請專利範圍第1項所述的半導體封裝，更包括電性連接金屬，所述電性連接金屬配置於所述包封體之下且電性連接至所述多個配線層中的最下配線層。
  13. 如申請專利範圍第1項所述的半導體封裝，更包括一或多個金屬圖案層，所述一或多個金屬圖案層中的每一者包括沿所述框架的輪廓以一定間隔配置的多個金屬圖案， 其中所述金屬層藉由所述金屬圖案層連接至所述框架的所述多個配線層中的至少一者中所包括的所述接地圖案。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述一或多個金屬圖案層中配置於不同水平高度上的金屬圖案層中所包括的所述多個金屬圖案在堆疊方向上彼此不交疊。
  15. 如申請專利範圍第13項所述的半導體封裝，其中所述一或多個金屬圖案層中的每一者的厚度大於所述金屬層的厚度。
  16. 一種半導體封裝，包括： 框架，具有貫穿孔且包括一或多個配線層； 半導體晶片，配置於所述貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，覆蓋所述框架及所述半導體晶片中的每一者的至少部分且填充所述貫穿孔的至少部分； 連接結構，配置於所述框架以及所述半導體晶片的所述主動面上，且所述連接結構包括電性連接至所述一或多個配線層的一或多個重佈線層； 一或多個被動組件，配置於所述連接結構上且電性連接至所述一或多個重佈線層； 模製材料，覆蓋所述連接結構以及所述一或多個被動組件中的每一者的至少部分； 金屬層，覆蓋所述框架、所述連接結構及所述模製材料中的每一者的外表面的至少部分；以及 多個金屬圖案層，所述多個金屬圖案層中的每一者包括沿所述框架及所述連接結構中的任一者的輪廓以一頂間隔配置的多個金屬圖案， 其中所述多個金屬圖案層中配置於不同水平高度上的金屬圖案層中所包括的所述多個金屬圖案被配置成在堆疊方向上彼此不對準。
  17. 一種半導體封裝，包括： 框架，具有開口且包括一或多個配線層； 半導體晶片，配置於所述開口中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，覆蓋所述半導體晶片的一部分，且填充所述開口的一部分；以及 連接結構，配置於所述框架以及所述半導體晶片的所述主動面上，且所述連接結構包括電性連接至所述電極接墊及所述一或多個配線層的一或多個重佈線層； 金屬層，覆蓋所述框架及所述連接結構中的每一者的外表面的至少部分； 第一金屬圖案，在所述金屬層與所述一或多個配線層或所述一或多個重佈線層中的一者的第一接地圖案之間延伸，所述第一金屬圖案藉由其之間的第一絕緣圖案彼此間隔開；以及 第二金屬圖案，在所述一或多個配線層或所述一或多個重佈線層中的另一者的第二接地圖案與所述金屬層之間延伸，所述第二金屬圖案藉由其之間的第二絕緣圖案彼此間隔開， 其中所述第一金屬圖案與所述第二金屬圖案在平面圖中沿所述連接結構與所述半導體晶片的堆疊方向交錯。
  18. 如申請專利範圍第17項所述的半導體封裝，其中所述第一金屬圖案在所述平面圖中沿所述堆疊方向分別與所述第二絕緣圖案交疊，且 所述第二金屬圖案在所述平面圖中沿所述堆疊方向分別與所述第一絕緣圖案交疊。
  19. 如申請專利範圍第17項所述的半導體封裝，其中所述第一金屬圖案在所述平面圖中沿所述堆疊方向分別與所述第二絕緣圖案完全交疊，且 所述第二金屬圖案在所述平面圖中沿所述堆疊方向分別與所述第一絕緣圖案完全交疊。
  20. 如申請專利範圍第17項所述的半導體封裝，更包括： 一或多個被動組件，配置於所述連接結構上且電性連接至所述一或多個重佈線層；以及 模製材料，覆蓋所述連接結構以及所述一或多個被動組件中的每一者的至少部分， 其中所述金屬層覆蓋所述模製材料的外表面的至少部分。
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