TW202021091A - 半導體封裝 - Google Patents

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朴大賢
李尙鍾
金哲奎
林裁賢
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Abstract

一種半導體封裝包括：框架，具有彼此相對的第一表面與第二表面，且包括貫穿孔及連接至第一表面及第二表面的配線結構；連接結構，設置於框架的第一表面上且包括重佈線層；半導體晶片，設置於貫穿孔中且包括連接至重佈線層的連接墊；包封體，包封半導體晶片且覆蓋框架的第二表面；以及多個電性連接金屬構件，設置於框架的第二表面上且連接至配線結構。配線結構包括環繞貫穿孔的屏蔽配線結構，且所述多個電性連接金屬構件包括連接至屏蔽配線結構的多個接地電性連接金屬構件。

Description

半導體封裝
本揭露是有關於一種半導體封裝。 [相關申請案的交叉參考]
本申請案主張2018年11月27日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0148326號的優先權的權益，所述韓國申請案的全部揭露內容併入本案供參考。
近年來，隨著用於行動裝置的顯示器模組的尺寸增加，對在此種行動裝置中使用的電池的容量的增加的需求亦不斷增加。然而，隨著電池容量的增加，電池所佔據的表面積必然增加，從而導致印刷電路板（printed circuit board，PCB）的尺寸減小，且因此導致在印刷電路板上安裝組件的表面積減小。因此，在此上下文中，組件的模組化已在封裝領域中獲得了越來越多的關注。
同時，用於安裝大量組件的傳統技術中的一種技術可為板上晶片（chip-on-board，COB）技術。板上晶片技術涉及使用表面安裝技術（surface mount technology，SMT）將個別的被動組件及半導體封裝安裝於印刷電路板上。然而，板上晶片技術往往需要相對大的表面積來安裝組件以維持組件之間的最小距離，導致組件之間引起不期望的高電磁干擾（electromagnetic interference，EMI），且導致由半導體晶片與被動組件之間的距離大而引起電性雜訊增加。
本揭露的態樣是提供一種具有高度可靠的EMI屏蔽結構的半導體封裝。
根據本揭露的態樣，一種半導體封裝包括：框架，具有彼此相對的第一表面與第二表面、貫穿孔及連接至所述第一表面及所述第二表面的配線結構；連接結構，設置於所述框架的所述第一表面上且包括重佈線層；半導體晶片，設置於所述貫穿孔中且包括連接至所述重佈線層的連接墊；包封體，包封所述半導體晶片且覆蓋所述框架的所述第二表面；以及多個電性連接金屬構件，設置於所述框架的所述第二表面上且連接至所述配線結構，其中所述配線結構包括環繞所述貫穿孔的屏蔽配線結構，且所述多個電性連接金屬構件包括連接至所述屏蔽配線結構的多個接地電性連接金屬構件。
根據本揭露的另一態樣，一種半導體封裝包括：框架，具有彼此相對的第一表面與第二表面、貫穿孔、多個絕緣層及連接至所述第一表面及所述第二表面的配線結構；連接結構，設置於所述框架的所述第一表面上且包括重佈線層；半導體晶片，設置於所述貫穿孔中且包括連接至所述重佈線層的連接墊；包封體，包封所述半導體晶片且覆蓋所述框架的所述第二表面；以及多個電性連接金屬構件，設置於所述框架的所述第二表面上且連接至所述配線結構，其中所述配線結構包括各自設置於所述多個絕緣層上的多個配線圖案，且包括各自穿過所述多個絕緣層以連接所述多個配線圖案的多個配線通孔，其中所述多個配線通孔包括被排列成環繞所述貫穿孔且設置於所述多個絕緣層上的多個屏蔽通孔，且所述多個配線圖案包括在半導體晶片的厚度方向上連接所述多個屏蔽通孔的多個屏蔽圖案，且其中所述多個電性連接金屬構件包括連接至所述多個屏蔽通孔或所述多個屏蔽圖案的多個接地電性連接金屬構件。
在下文中，將參照所附圖式闡述本揭露的例示性實施例。在所附圖式中，為清晰起見，可誇大或簡化組件的形狀、尺寸等。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））或快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）或應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括實施例如以下協定的組件：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不限於此，而是可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如，硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）或數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必受限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當半導體製成品，且可能因外部物理或化學影響而受損。因此，半導體晶片可能無法單獨使用，而是被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
通常利用半導體封裝的原因在於：一般半導體晶片與電子裝置的主板之間會存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且因此使用用於緩衝半導體與主板之間的電路寬度差異的封裝技術是有利的。
端視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的剖面示意圖，且圖4示出扇入型半導體封裝的封裝製程的一系列剖面示意圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，其包含矽（Si）、鍺（Ge）或砷化鎵（GaAs）等；連接墊2222，其形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（PCB）上以及電子裝置的主板等上。
因此，端視半導體晶片2220的尺寸而定，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重新分佈。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成通向連接墊2222的通孔孔洞2243h；並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，且可形成開口2251以具有延伸穿過其的凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以進行快速的訊號傳輸並同時具有小型的尺寸（compact size）。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子一般都需要設置於半導體晶片內，因此扇入型半導體封裝具有大的空間限制。因此，可能難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安置於電子裝置的主板上。
圖5為示出最終安裝於電子裝置的主板上的安裝於中介基板上的扇入型半導體封裝的剖面示意圖，且圖6為示出最終安裝於電子裝置的主板上的嵌入中介基板中的扇入型半導體封裝的剖面示意圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次進行重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可以包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次進行重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板（例如，2500）上直接安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板（即，2301或2302）上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在其中扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重新分佈。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，可在半導體晶片2120之外形成包封體2130之後形成連接構件2140。在此種情形中，執行用於形成連接構件2140的製程以形成將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及重佈線層2142，且因此通孔2143可具有朝向半導體晶片2120減小的寬度（參見放大區域）。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片2120上的連接構件2140朝半導體晶片2120之外進行設置並重新分佈的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子一般都需要設置於半導體晶片內（例如，設置於封裝上的半導體晶片的覆蓋區（footprint）內）。因此，當半導體晶片的尺寸減小時，一般需減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片2120的輸入/輸出端子藉由形成於半導體晶片上的連接構件2140朝半導體晶片2120之外（例如，朝半導體晶片的覆蓋區之外）設置並進行重新分佈的形式。因此，即使在半導體晶片2120的尺寸減小的情形中，標準化球佈局亦可照樣在扇出型半導體封裝中使用，進而使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的面積/覆蓋區之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成具有較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型的形式更小型的形式實施，且可解決由翹曲（warpage）現象出現而造成的問題。
同時，扇出型半導體封裝是指如上所述用於將半導體晶片安裝於電子裝置的主板等上，並保護半導體晶片免於外部影響的封裝技術。扇出型半導體封裝是與例如中介基板等印刷電路板（PCB）的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等並具有扇入型半導體封裝嵌入其中。
圖9為根據例示性實施例的半導體封裝的剖面示意圖，且圖10為示出圖9的半導體封裝的組件安裝表面的仰視圖。
參照圖9，根據本例示性實施例的半導體封裝100包括：框架110，具有彼此相對的第一表面110A與第二表面110B，且包括貫穿孔110H；連接結構140，設置於框架110的第一表面110A上且包括重佈線層142；半導體晶片120，設置於貫穿孔110H中且包括連接至重佈線層142的連接墊120P；以及第一包封體130，包封半導體晶片120且覆蓋框架110的第二表面110B。
框架110包括連接至第一表面110A及第二表面110B的配線結構115，且半導體封裝100可包括設置於框架110的第二表面110B上的多個電性連接金屬構件170。所述多個電性連接金屬構件170可連接至配線結構115（具體而言為第三配線圖案112c）。在本例示性實施例中，可在電性連接金屬構件170中的每一者與配線結構115之間另外設置凸塊下金屬（underbump metal，UBM）層160。
配線結構115可包括被設置成環繞貫穿孔110H的屏蔽配線結構115G。屏蔽配線結構115G可被佈置成實質上環繞半導體晶片120以阻擋電磁波的發射。此外，所述多個電性連接金屬構件170可包括連接至屏蔽配線結構115G的多個接地電性連接金屬構件170G。
由於在根據本例示性實施例的封裝結構中，半導體晶片120靠近半導體封裝100的安裝表面設置，因此可易於藉由借助於安裝表面之下的空間形成的通路而自半導體晶片120發射電磁波；然而，如圖10所示，屏蔽配線結構115G可與連接至其的所述多個接地電性連接金屬構件170G一起佈置以環繞貫穿孔110H，藉此有效地阻擋來自安裝表面的電磁干擾（EMI）。
框架110可包括多個絕緣層111a及111b堆疊於彼此頂部上的絕緣構件。配線結構115可包括：多個配線圖案112a、112b及112c，形成於所述多個絕緣層111a及111b上；以及多個配線通孔113a及113b，穿過所述多個絕緣層111a及111b以將所述多個配線圖案112a、112b及112c彼此連接。
更具體而言，在本例示性實施例中，如圖9所示，所述多個絕緣層包括分別提供第一表面110A及第二表面110B的第一絕緣層111a及第二絕緣層111b。所述多個配線圖案可包括：第一配線圖案112a，掩埋於第一絕緣層111a中且被設置成與連接結構140鄰接；第二配線圖案112b，設置於第一絕緣層111a的與第一絕緣層111a的掩埋有第一配線圖案112a的一個表面相對的另一表面上；以及第三配線圖案112c，設置於第二絕緣層111b的與第二絕緣層111b的設置有第二配線圖案112b的一個表面相對的另一表面上。此外，所述多個配線通孔可包括第一配線通孔113a，穿過第一絕緣層111a以將第一配線圖案112a與第二配線圖案112b彼此連接；以及第二配線通孔113b，穿過第二絕緣層111b以將第二配線圖案112b與第三配線圖案112c彼此連接。
在本例示性實施例中，第一配線圖案112a可凹陷於第一絕緣層111a內。如本例示性實施例所示，當第一配線圖案112a凹陷於第一絕緣層111a內時，第一絕緣層111a的下表面與第一配線圖案112a的下表面之間可形成有台階，且在此種情形中，此種台階可用於防止第一包封體130的材料滲出而污染第一配線圖案112a。
在本例示性實施例中，屏蔽配線結構115G可包括被排列成環繞貫穿孔110H的多個屏蔽通孔113G，且可包括在半導體晶片120的厚度方向上將所述多個屏蔽通孔113G彼此連接的多個屏蔽圖案112G。
所述多個屏蔽通孔113G是第一配線通孔113a及第二配線通孔113b的一部分，所述部分環繞貫穿孔110H，且所述多個屏蔽通孔113G可與第一配線通孔113a及第二配線通孔113b一起形成於同一水平高度上。同樣地，所述多個屏蔽圖案112G是第一配線圖案112a、第二配線圖案112b及第三配線圖案112c的一部分，所述部分環繞貫穿孔110H，且所述多個屏蔽圖案112G可與第一配線圖案112a、第二配線圖案112b及第三配線圖案112c一起形成於同一水平高度上。
如圖9所示，形成於第一絕緣層111a及第二絕緣層111b中的每一者上的所述多個屏蔽通孔113G可堆疊於彼此上，其中屏蔽圖案112G夾置於其之間。在本例示性實施例中採用的所述多個屏蔽通孔113G可被排列成使得在半導體封裝100的平面圖中在厚度方向上設置於不同水平高度上的鄰近的屏蔽通孔彼此交疊。舉例而言，設置於第一絕緣層111a及第二絕緣層111b上的屏蔽通孔113G可被排列成在平面圖中彼此交疊。
圖11示出多個屏蔽通孔113G排列於同一水平高度上。圖11所示區域對應於圖10的半導體封裝的區域「A」，且表示屏蔽通孔113G排列於與第二絕緣層111b對應的水平高度上。如圖11所示，在本例示性實施例中採用的屏蔽通孔113G可被排列成實質上接觸鄰近其的其他屏蔽通孔。由於屏蔽通孔113G不用作訊號線而是用作半導體晶片120的EMI屏蔽器件，因此屏蔽通孔113G可被如此緻密地排列成彼此實際上鄰接以用於改善EMI屏蔽效能的目的。然而，屏蔽通孔113G的排列不限於此，且作為另一選擇，在另一例示性實施例中，屏蔽通孔113G可彼此均勻地間隔開。
或者，如圖12所示，慮及EMI屏蔽效能，多個屏蔽通孔113G1及113G2可排列成二或更多列以環繞貫穿孔110H。圖12是與圖11對應的區域，且示出屏蔽通孔在與第二絕緣層111b對應的水平高度上的另一例示性排列。相較於圖11中的屏蔽通孔113G的單線排列而言，在半導體封裝100的平面圖中，第一列及第二列中的屏蔽通孔113G1及113G2可以鋸齒方式（zig-zag manner）更緻密地排列。多個屏蔽通孔可被排列成各種形式，以環繞貫穿孔。
根據本例示性實施例的半導體封裝100設置於連接結構140上，且可更包括連接至重佈線層142的多個被動組件125。
同樣地，半導體晶片120及多個被動組件125可分別設置於連接結構140的下表面及上表面上，且可各自電性連接至重佈線層142。連接結構140可包括半導體晶片120、設置於框架110的第一表面上的多個絕緣層141以及設置於所述多個絕緣層141上的重佈線層142及通孔143。在本例示性實施例中採用的重佈線層142被示出為兩層重佈線層；然而，在一些其他例示性實施例中，重佈線層142可包括單層重佈線層或者三或更多層重佈線層。所述多個被動組件125被示出為例如藉由表面安裝技術（SMT）安裝於連接結構140上，但不限於此。
如上所述，傳統封裝水平地排列電子組件（例如半導體晶片及被動組件）；然而，此種水平排列需要用於每一組件的裝設空間，因而導致封裝的尺寸、特別是其在平面上的表面積增大。此外，若被動組件是藉由第一包封體130與半導體晶片120一起被包封，則在除錯（debugging）時將難以更換被動組件，致使難以進行特性微調。
同時，根據本例示性實施例的半導體封裝100可將多個電子組件分佈至連接結構140的上表面及下表面上。更具體而言，被動組件125可安裝於連接結構140的與連接結構140的半導體晶片120所連接的下表面相對的上表面上，且被動組件125的至少一部分可被設置成在半導體封裝100的平面圖中與半導體晶片120交疊，由此減小半導體封裝100的尺寸。被動組件125可具有彼此不同的厚度。因此，半導體封裝100可有利地使得能夠首先用第一包封體130來密封半導體晶片120，然後安裝被動組件125，且對被動組件125執行測試或除錯（debugging）。
根據本例示性實施例的半導體封裝100可更包括包封多個被動組件125的第二包封體135及覆蓋第二包封體135的上表面及側表面的金屬層190。金屬層190覆蓋第二包封體135的上表面及側表面，且延伸至連接結構140及框架110的側表面上。金屬層190可在圖式中未示出的區域中連接至重佈線層142，由此自連接結構140接收接地訊號，但不限於此。半導體封裝100的EMI屏蔽功能可藉由金屬層190來改善。金屬層190含有金屬材料，且金屬材料的實例包括銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）及其合金。
在下文中，將更詳細地闡述根據本例示性實施例的半導體封裝100中所包括的組件。
框架110可用於端視構成絕緣層111a及111b的材料的類型而進一步改善半導體封裝100的剛性，且可用於確保第一包封體130的均勻的厚度。框架110可包括穿過絕緣層111a及111b的空腔110H。空腔110H中設置有半導體晶片120，且在本揭露的一些例示性實施例中，空腔110H中可進一步設置有被動組件。空腔110H的壁表面可具有環繞半導體晶片120的形狀，但不限於此。
在本例示性實施例中使用的框架110的配線結構115被示出為包括三層配線圖案112a、112b及112c以及連接配線圖案112a、112b及112c的配線通孔113a及113b，但可實施為不同的層數或/及各種其他結構（參見圖15）。
絕緣層111a及111b的材料不限於上述材料。舉例而言，絕緣層111a及111b可使用絕緣材料形成，且絕緣材料的實例包括熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂，例如味之素構成膜（Ajinomoto Build up Film，ABF）等。或者，可使用將上述樹脂中的一者與無機填料一起浸入例如玻璃纖維、玻璃布及玻璃纖維布等核心材料中的材料，例如預浸體。在本揭露的一些例示性實施例中，亦可使用感光成像介電（PID）樹脂。
如上所述，包括第一配線圖案112a、第二配線圖案112b及第三配線圖案112c以及第一配線通孔113a及第二配線通孔113b的配線結構115可提供半導體封裝100的垂直連接通路，且可用於對半導體晶片120的連接墊120P進行重新分佈。第一配線圖案112a、第二配線圖案112b及第三配線圖案112c可使用以下導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或者其合金。第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c可根據對應層的設計規範而提供各種功能。舉例而言，第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c可包括接地（GND）圖案、電源（PWR）圖案或訊號（S）圖案等。更具體而言，訊號（S）圖案包括除接地（GND）圖案、電源（PWR）圖案及訊號（S）圖案之外的各種訊號，例如資料訊號。此外，第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c包括通孔接墊、焊線接墊及用於電性連接金屬的接墊。第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c中的每一者可使用此項技術中已知的鍍覆製程形成，且可包括晶種層及導電層。第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c中的每一者的厚度可大於重佈線層142的厚度。
第一配線通孔113a及第二配線通孔113b將形成於不同層上的配線圖案112a、112b及112c彼此電性連接，因而在框架110內形成電性通路。第一配線通孔113a及第二配線通孔113b可使用以下導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或者其合金。第一配線通孔113a及第二配線通孔113b可各自為用導電材料填充的填充型通孔或導電材料沿通孔的壁形成的共形型通孔。此外，第一配線通孔113a及第二配線通孔113b中的每一者可具有錐形形狀。第一配線通孔113a及第二配線通孔113b可藉由鍍覆製程形成，且包括晶種層及導電層。
當形成第一配線通孔113a的孔洞時，第一配線圖案112a的一部分可用作終止元件。因此，就處理而言在第一配線通孔113a具有上端的寬度大於下端的寬度的錐形形狀時可為有利的。在此種情形中，第一配線通孔113a可與第二配線圖案112b整合在一起。此外，當形成第二配線通孔113b的孔洞時，第二配線通孔113b的一部分可用作終止元件。因此，以與針對第一配線通孔113a闡述的相似方式，就處理而言在第二配線通孔113b亦具有上端的寬度大於下端的寬度的錐形形狀時可為有利的。在此種情形中，第二配線通孔113b可與第三配線圖案112c整合在一起。此外，儘管圖式中未示出，然而在本揭露的一些例示性實施例中，可在框架110的空腔110H的壁表面上設置金屬層（未繪示），以用於屏蔽電磁波或散熱目的，且金屬層可環繞半導體晶片120。
半導體晶片120可為其中多於數百至數百萬個組件整合於單一晶片中的積體電路（IC）。舉例而言，積體電路可為處理器晶片，例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、場域可程式化閘陣列（field-programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等。更具體而言，半導體晶片120可為應用處理器（application processor，AP），但不限於此。半導體晶片120可為記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體）、非揮發性記憶體（例如，唯讀記憶體）、快閃記憶體等；邏輯晶片，例如類比-數位轉換器、應用專用積體電路（ASIC）等；或者其他類型的晶片，例如電源管理積體電路（PMIC）或其組合可用於半導體晶片120。
半導體晶片120可為處於裸露狀態的積體電路，其中不形成凸塊或配線層。然而，半導體晶片120不限於此，且可根據需要而為封裝型積體電路。積體電路可基於主動晶圓而形成。在此種情形中，形成半導體晶片120的本體部分的基礎材料（base material）可包含矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。本體部分中可形成有各種電路。連接墊120P被提供用於將半導體晶片120電性連接至其他組件，且可由例如鋁（Al）等導電材料形成，但不限於此。在本體部分上可能存在暴露出連接墊120P的鈍化層121，且鈍化層121可為氧化物層或氮化物層，或者可為包括氧化物層及氮化物層二者的雙層。可在其他合適的區域上進一步設置附加絕緣層（未繪示）等。同時，半導體晶片120的設置有連接墊120P的表面變為主動面，且半導體晶片120的另一表面變為非主動面。在鈍化層121形成於半導體晶片120的主動面上的情形中，藉由鈍化層121，連接墊120P的下表面可具有相對於第一包封體130的下表面的台階。因此，可防止第一包封體130滲出至連接墊120P的下表面。
第一包封體130包封框架110及半導體晶片120，且至少部分地填充空腔110H。第一包封體130是由絕緣材料形成，且絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或將熱固性樹脂或熱塑性樹脂與例如無機填料等硬化劑混合的樹脂。此種材料的實例包括ABF、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、樹脂等。此外，可使用例如EMC等模製材料或例如感光成像包封體（photo-imageable encapsulant，PIE）等感光性材料。在本揭露的一些例示性實施例中，第一包封體130可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸漬於無機填料及/或核心材料（例如玻璃纖維、玻璃布及玻璃纖維布）中的材料形成。
連接結構140可被設置成對半導體晶片120的連接墊120P進行重新分佈。藉由連接結構140，具有各種功能的數十至數百個半導體晶片120的連接墊120P可進行重新分佈，且藉由電性連接金屬構件170，可基於其功能而物理連接及/或電性連接至外部組件金屬構件。儘管連接結構140被示為包括兩個絕緣層141、兩個重佈線層142及兩個重佈線通孔143，然而連接結構140可包括單層或較圖式所示層更大數目的層。
絕緣層141可使用例如PID材料等絕緣材料形成。由於在此種情形中可藉由光通孔包含精密間距，因此數十至數百個半導體晶片120的連接墊120P可極為有效地進行重新分佈。
重佈線層142可對半導體晶片120的連接墊120P進行重新分佈，以將連接墊120P電性連接至電性連接金屬構件170。重佈線層142可使用以下導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可根據設計規範而提供各種功能。舉例而言，第一重佈線層142可包括GND圖案、PWR圖案或S圖案等。具體而言，S圖案包括除GND圖案、PWR圖案等之外的各種訊號，例如資料訊號。此外，第一重佈線層142可包括通孔接墊、用於電性連接金屬的接墊等。
重佈線通孔143可將形成於不同層上的重佈線層142彼此電性連接，且可用於提供半導體晶片120的連接墊120P與重佈線層142之間的電性連接。當半導體晶片120是裸露晶粒時，重佈線通孔143可物理接觸連接墊120P。重佈線通孔143可由以下導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。此外，重佈線通孔143可為用導電材料完全填充的通孔或者由沿通孔的壁形成的導電材料形成的通孔。此外，重佈線通孔143可具有錐形形狀。
另外，可在第一包封體130上設置鈍化層（未繪示）以作為用於保護半導體封裝免受外部物理及化學損害等的層。鈍化層可包含絕緣樹脂及無機填料，而不包含玻璃纖維。鈍化層可使用ABF形成，但不限於此。或者，鈍化層可使用PID形成。
UBM層160可用於改善電性連接金屬構件170的連接可靠性。更具體而言，UBM層160可提高本例示性實施例的半導體封裝100的板級可靠性。UBM層160可提供為數十至數十萬的數量。每一UBM層160可連接至配線結構115。UBM層160可藉由此項技術中已知的金屬化方法使用金屬來形成，但不限於此。
電性連接金屬構件170為被提供用於將半導體封裝100物理連接及/或電性連接至外部組件的設置。舉例而言，半導體封裝100可藉由電性連接金屬構件170安裝於電子裝置的主板上。電性連接金屬構件170可由低熔點金屬（例如錫（Sn）或包含錫（Sn）的合金）形成。更具體而言，電性連接金屬構件170可由焊料等形成，但此僅為實例，且電性連接金屬構件170不限於任何特定材料。電性連接金屬構件170中的每一者可為接腳（land）、球或引腳等。電性連接金屬構件170可被形成為多個層或單層。當形成為多個層時，電性連接金屬構件170可包含例如錫-銀焊料或銅，但不限於此。電性連接金屬構件170的數目、間隔及排列不受特別限制，而是可由熟習此項技術者端視設計規範而進行各種修改。舉例而言，電性連接金屬構件170的數目可端視連接墊120P的數目介於數十至數千範圍內，且可大於或小於上述範圍。
電性連接金屬構件170中的至少一者設置於扇出區域中。扇出區域是指不與設置有半導體晶片120的區域交疊的區域。扇出型封裝相較於扇入型封裝而言具有優異的可靠性，可實施大量輸入/輸出端子，且可有利於實施三維內連線（3D interconnection）。此外，扇出型封裝可被製作成較球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等更薄，且可具有更具競爭力的價格。
圖13為示出根據另一例示性實施例的半導體封裝的安裝表面的仰視圖。
參照圖13，在半導體封裝的安裝表面上排列有多個電性連接金屬構件170。電性連接金屬構件170在圖13中被示為排列成9 × 24矩陣，但電性連接金屬構件170的排列不限於此。
在本例示性實施例中採用的電性連接金屬構件170包括環繞貫穿孔110H的第一接地電性連接金屬構件170G1。第一接地電性連接金屬構件170G1排列成兩列，由此進一步改善EMI屏蔽效果。然而，第一接地電性連接金屬構件170G1不限於此，且在其他例示性實施例中可被排列成三或更多列。
所述多個電性連接金屬構件170包括鄰近框架110的第二表面的隅角設置的第二接地電性連接金屬構件170G2。第二接地電性連接金屬構件170G2可排列於半導體封裝100的輪廓上，更具體而言排列於半導體封裝100的安裝表面的外邊緣上。此外，圖9所示金屬層190可藉由重佈線層142及/或配線結構115的接地圖案連接至第二接地電性連接金屬構件170G2。
圖14為根據本揭露的例示性實施例的半導體封裝的剖面示意圖。
參照圖14，除了屏蔽配線結構115G'的形狀以外，根據本例示性實施例的半導體封裝100A可被理解為類似於圖9至圖11所示結構。除非另外闡明，否則可藉由參照對參照圖9至圖11闡述的半導體封裝100的相同或相似組件的說明來更佳地理解本例示性實施例的組件。
根據本例示性實施例的半導體封裝100A包括被排列成環繞框架110的貫穿孔110H的屏蔽配線結構115G'。屏蔽配線結構115G'包括多個屏蔽通孔113G'及多個屏蔽圖案112G'。形成於第一絕緣層111a及第二絕緣層111b上的所述多個屏蔽通孔113G'可堆疊於彼此頂部上，其中屏蔽圖案112G'設置於其之間。如圖14所示，在本例示性實施例中採用的所述多個屏蔽通孔113G'可被排列成使得一個屏蔽通孔113G'的中心軸線偏離另一屏蔽通孔113G'的中心軸線，所述另一屏蔽通孔113G'在半導體封裝100A的厚度方向上設置於鄰近水平高度上。舉例而言，所述多個屏蔽通孔113G'可被排列成使得在半導體封裝100A的平面圖中，存在設置於第一絕緣層111上的屏蔽通孔113G'的至少部分不與設置於第二絕緣層111b上的屏蔽通孔113G'交疊的情況。
圖15為示出根據本揭露的例示性實施例的半導體封裝的剖面示意圖。
參照圖15，除了框架110'的配線結構以外，根據本例示性實施例的半導體封裝100B可被理解為類似於圖9至圖11所示結構。除非另外闡明，否則可藉由參照對參照圖9至圖11闡述的半導體封裝100的相同或相似組件的說明來更佳地理解本例示性實施例中的組件。
在本例示性實施例中採用的框架110'可具有不同的結構，且可具有相應地進行修改的配線結構。更具體而言，框架110'包括：第一絕緣層111a；第一配線圖案112a，設置於第一絕緣層111a的一個表面上；第二配線圖案112b，設置於第一絕緣層111a的另一表面上；第二絕緣層111b，設置於第一絕緣層111a的一個表面上且覆蓋第一配線圖案112a的至少一部分；第三配線圖案112c，設置於第二絕緣層111b的與其中掩埋有第一配線圖案112a的一個表面相對的另一表面上；第三絕緣層111c，設置於第一絕緣層111a的另一表面上且覆蓋第二配線圖案112b的至少一部分；第四配線圖案112d，設置於第三絕緣層111c的與其中掩埋有第二配線圖案112b的一個表面相對的另一表面上；第一配線通孔113a，穿過第一絕緣層111a以將第一配線圖案112a與第二配線圖案112b彼此電性連接；第二配線通孔113b，穿過第二絕緣層111b以將第一配線圖案112a與第三配線圖案112c彼此電性連接；以及第三配線通孔113c，穿過第三絕緣層111c以將第二配線圖案112b與第四配線圖案112d彼此電性連接。由於包括相對大量的配線圖案112a、112b、112c及112d，因此在本例示性實施例中採用的框架110'可進一步簡化連接結構140的第一重佈線層142。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c中的每一者的厚度。第一絕緣層111a可為相對較厚的以維持基礎剛性，且可包括第二絕緣層111b及第三絕緣層111c以適應更大數目的配線圖案112c及112d。第一絕緣層111a可包含與第二絕緣層111b及第三絕緣層111c不同的絕緣材料。舉例而言，第一絕緣層111a可包含例如含有絕緣樹脂、無機填料及例如玻璃纖維等核心材料的預浸體，而第二絕緣層111b及第三絕緣層111c可各自為含有無機填料及絕緣樹脂的PID或ABF。然而，第一絕緣層111a、第二絕緣層111b及第三絕緣層111c不限於此。類似地，穿過第一絕緣層111a的第一配線通孔113a的直徑可大於分別穿過第二絕緣層111b及第三絕緣層111c的第二配線通孔113b及第三配線通孔113c中的每一者的直徑。此外，第一配線通孔113a可具有圓柱形狀或類似於沙漏的形狀，且第二配線通孔113b及第三配線通孔113c可具有為呈彼此相反方向的錐形形狀。第一配線圖案112a、第二配線圖案112b、第三配線圖案112c及第四配線圖案112d中的每一者的厚度可大於連接結構140的第一重佈線層142的厚度。
根據本例示性實施例的配線結構115'包括穿過第一絕緣層111a、第二絕緣層111b及第三絕緣層111c且環繞貫穿孔110H的屏蔽配線結構115G。屏蔽配線結構115G包括多個屏蔽通孔113G及多個屏蔽圖案112G。所述多個配線通孔113被排列成環繞貫穿孔110H，且包括形成於第一絕緣層111a、第二絕緣層111b及第三絕緣層111c中的每一者中的所述多個屏蔽通孔113G。所述多個配線圖案112包括所述多個屏蔽圖案112G，所述多個屏蔽圖案112G將一個層上的屏蔽通孔113G連接至在半導體晶片120的厚度方向上的鄰近層上的屏蔽通孔113G。此外，所述多個電性連接金屬構件170可包括連接至所述多個屏蔽通孔113G或屏蔽圖案112G的多個接地電性連接金屬構件170G，且所述多個接地電性連接金屬構件170G亦可被排列成環繞貫穿孔110H。
根據本文所揭露的例示性實施例，除其他配線結構以外，被設置成環繞半導體晶片120（或貫穿孔110H）的屏蔽配線結構115G及接地電性連接金屬構件170G可彼此連接，由此提供能夠有效地阻擋由設置於封裝下方的半導體晶片120產生的EMI的屏蔽結構。
在說明書通篇中，元件「連接至」或「耦合至」另一元件的陳述包括其中所述元件藉由黏合層等間接連接至或耦合至所述另一元件的情形以及其中所述元件直接連接至或耦合至所述另一元件的情形。此外，當元件「電性連接至」另一元件時，所述元件可與所述另一元件物理連接或可不與所述另一元件物理連接。此外，本文中所使用的用語「第一」、「第二」及其任何變型不表示元件的任何次序或重要性，而是用於區分各個元件的目的。舉例而言，在不背離本揭露的範圍的條件下，第一元件可被稱為第二元件，且類似地，第二元件可被稱為第一元件。本文中所使用的用語「例示性實施例」並不指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所闡述的例示性實施例可藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅用於說明例示性實施例而非限制本揭露的範圍。此外，除非另外具體闡明，否則單數的使用包括多數。
100、100A、100B:半導體封裝 110、110':框架 110A:第一表面 110B:第二表面 110H:貫穿孔/空腔 111a:絕緣層/第一絕緣層 111b:絕緣層/第二絕緣層 111c:第三絕緣層 112a:配線圖案/第一配線圖案 112b:配線圖案/第二配線圖案 112c:配線圖案/第三配線圖案 112d:配線圖案/第四配線圖案 112G、112G':屏蔽圖案 113a:配線通孔/第一配線通孔 113b:配線通孔/第二配線通孔 113c:第三配線通孔 113G、113G'、113G1、113G2:屏蔽通孔 115、115':配線結構 115G、115G':屏蔽配線結構 120、2120、2220:半導體晶片 120P、2122、2222:連接墊 121:鈍化層 125:被動組件 130:第一包封體 135:第二包封體 140:連接結構 141、2141、2241:絕緣層 142:重佈線層/第一重佈線層 143:通孔/重佈線通孔 160、2160、2260:凸塊下金屬層 170:電性連接金屬構件 170G:接地電性連接金屬構件 170G1:第一接地電性連接金屬構件 170G2:第二接地電性連接金屬構件 190:金屬層 1000:電子裝置 1010、2500:主板 1020:晶片相關組件 1030:網路相關組件 1040:其他組件 1050、1130:照相機模組 1060:天線 1070:顯示器裝置 1080:電池 1090:訊號線 1100:智慧型電話 1101、2121、2221:本體 1110:母板 1120:電子組件 2100:扇出型半導體封裝 2130、2290:包封體 2140、2240:連接構件 2142:重佈線層 2143、2243:通孔 2150、2223、2250:鈍化層 2170、2270:焊球 2200:扇入型半導體封裝 2242:配線圖案 2243h:通孔孔洞 2251:開口 2280:底部填充樹脂 2301、2302:中介基板 A:區域
藉由結合所附圖式閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣、特徵以及優點，在所附圖式中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的剖面示意圖。 圖4示出扇入型半導體封裝的封裝製程的一系列剖面示意圖。 圖5為示出最終安裝於電子裝置的主板上的安裝於中介基板上的扇入型半導體封裝的剖面示意圖。 圖6為示出最終安裝於電子裝置的主板上的嵌入中介基板中的扇入型半導體封裝的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。 圖9為根據本揭露的例示性實施例的半導體封裝的剖面示意圖。 圖10為圖9的半導體封裝的安裝表面的仰視圖。 圖11為示出圖10所示半導體封裝的區域「A」中的屏蔽通孔的排列的平面圖。 圖12為示出根據另一例示性實施例的半導體封裝的屏蔽通孔的排列的平面圖。 圖13為示出根據本揭露的另一例示性實施例的半導體封裝的安裝表面的仰視圖。 圖14及圖15為根據本揭露的各種例示性實施例的半導體封裝的剖面示意圖。
100:半導體封裝
110:框架
110A:第一表面
110B:第二表面
110H:貫穿孔/空腔
111a:絕緣層/第一絕緣層
111b:絕緣層/第二絕緣層
112a:配線圖案/第一配線圖案
112b:配線圖案/第二配線圖案
112c:配線圖案/第三配線圖案
112G:屏蔽圖案
113a:配線通孔/第一配線通孔
113b:配線通孔/第二配線通孔
113G:屏蔽通孔
115:配線結構
115G:屏蔽配線結構
120:半導體晶片
120P:連接墊
121:鈍化層
125:被動組件
130:第一包封體
135:第二包封體
140:連接結構
141:絕緣層
142:重佈線層/第一重佈線層
143:通孔/重佈線通孔
160:凸塊下金屬層
170:電性連接金屬構件
170G:接地電性連接金屬構件
190:金屬層

Claims (16)

  1. 一種半導體封裝，包括： 框架，具有彼此相對的第一表面與第二表面，且包括貫穿孔及配線結構，所述配線結構將所述第一表面與所述第二表面彼此連接； 連接結構，設置於所述框架的所述第一表面上且包括重佈線層； 半導體晶片，設置於所述貫穿孔中且包括連接至所述重佈線層的連接墊； 包封體，包封所述半導體晶片且覆蓋所述框架的所述第二表面；以及 多個電性連接金屬構件，設置於所述框架的所述第二表面上且連接至所述配線結構， 其中所述配線結構包括環繞所述貫穿孔的屏蔽配線結構，且所述多個電性連接金屬構件包括連接至所述屏蔽配線結構的多個接地電性連接金屬構件。
  2. 如申請專利範圍第1項所述的半導體封裝， 其中所述框架包括多個絕緣層， 其中所述配線結構包括分別設置於所述多個絕緣層上的多個配線圖案，且包括分別穿過所述多個絕緣層且將所述多個配線圖案彼此連接的多個配線通孔，且 其中所述屏蔽配線結構包括環繞所述貫穿孔並分別穿過所述多個絕緣層的多個屏蔽通孔，且更包括在所述半導體晶片的厚度方向上將所述多個屏蔽通孔彼此連接的多個屏蔽圖案。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述多個屏蔽通孔被排列成二或更多列以環繞所述貫穿孔。
  4. 如申請專利範圍第2項所述的半導體封裝，其中所述多個接地電性連接金屬構件被排列成二或更多列以環繞所述貫穿孔。
  5. 如申請專利範圍第2項所述的半導體封裝，其中所述多個屏蔽通孔被排列成使得在所述半導體封裝的平面圖中在所述厚度方向上設置於不同水平高度上的鄰近的屏蔽通孔彼此交疊。
  6. 如申請專利範圍第2項所述的半導體封裝，其中所述多個屏蔽通孔被排列成使得在所述厚度方向上設置於不同水平高度上的鄰近的屏蔽通孔的中心軸線彼此偏離。
  7. 如申請專利範圍第2項所述的半導體封裝， 其中所述多個絕緣層包括設置於所述框架的所述第一表面上的第一絕緣層及設置於所述框架的所述第二表面上的第二絕緣層， 其中所述配線圖案包括： 第一配線圖案，掩埋於所述第一絕緣層的一個表面中且連接至所述連接結構； 第二配線圖案，設置於所述第一絕緣層的與其中掩埋有所述第一配線圖案的所述一個表面相對的另一表面上；以及 第三配線圖案，設置於所述第二絕緣層的與其上掩埋有所述第二配線圖案的另一表面相對的一個表面上， 其中所述多個配線通孔包括第一配線通孔及第二配線通孔，所述第一配線通孔穿過所述第一絕緣層且將所述第一配線圖案與所述第二配線圖案彼此連接，所述第二配線通孔穿過所述第二絕緣層且將所述第二配線圖案與所述第三配線圖案彼此連接。
  8. 如申請專利範圍第2項所述的半導體封裝， 其中所述多個絕緣層包括第一絕緣層及設置於所述第一絕緣層的相對表面上的第二配線層及第三配線層， 其中所述配線結構包括設置於所述第一絕緣層的相對表面上的第一配線圖案及第二配線圖案、設置於所述第二絕緣層上的第三配線圖案以及設置於所述第三絕緣層上的第四配線圖案，且 其中所述多個配線通孔包括第一配線通孔、第二配線通孔及第三配線通孔，所述第一配線通孔穿過所述第一絕緣層且將所述第一配線圖案與所述第二配線圖案彼此連接，所述第二配線通孔穿過所述第二絕緣層且將所述第一配線圖案與所述第三配線圖案彼此連接，所述第三配線通孔穿過所述第三絕緣層且將所述第二配線圖案與所述第四配線圖案彼此連接。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述多個電性連接金屬構件更包括鄰近於所述框架的所述第二表面的隅角設置的附加接地電性連接金屬構件。
  10. 如申請專利範圍第1項所述的半導體封裝，更包括： 至少一個被動組件，設置於所述連接結構上且連接至所述重佈線層。
  11. 如申請專利範圍第10項所述的半導體封裝，更包括附加包封體及設置於所述附加包封體的表面上的金屬層，所述附加包封體設置於所述連接結構上且包封所述至少一個被動組件。
  12. 一種半導體封裝，包括： 框架，具有彼此相對的第一表面與第二表面，且包括貫穿孔、多個絕緣層及配線結構，所述配線結構將所述第一表面與所述第二表面彼此連接； 連接結構，設置於所述框架的所述第一表面上且包括重佈線層； 半導體晶片，設置於所述貫穿孔中且包括連接至所述重佈線層的連接墊； 包封體，包封所述半導體晶片且覆蓋所述框架的所述第二表面；以及 多個電性連接金屬構件，設置於所述框架的所述第二表面上且連接至所述配線結構， 其中所述配線結構包括分別設置於所述多個絕緣層上的多個配線圖案，且包括分別穿過所述多個絕緣層且將所述多個配線圖案彼此連接的多個配線通孔， 其中所述多個配線通孔包括多個屏蔽通孔，所述多個屏蔽通孔被排列成環繞所述貫穿孔且分別設置於所述多個絕緣層上， 其中所述多個配線圖案包括在所述半導體晶片的厚度方向上將所述多個屏蔽通孔彼此連接的多個屏蔽圖案，且 其中所述多個電性連接金屬構件包括連接至所述多個屏蔽通孔或所述多個屏蔽圖案的多個接地電性連接金屬構件。
  13. 如申請專利範圍第12項所述的半導體封裝，其中在所述半導體封裝的平面圖中，所述多個屏蔽通孔被排列成二或更多列以環繞所述貫穿孔，且所述多個屏蔽通孔以鋸齒方式排列。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述多個屏蔽通孔被排列成使得在所述厚度方向上設置於相同水平高度上的鄰近的屏蔽通孔彼此鄰接。
  15. 如申請專利範圍第12項所述的半導體封裝，其中所述多個屏蔽通孔被排列成使得在所述厚度方向上設置於不同水平高度上的鄰近的屏蔽通孔的中心軸線彼此偏離。
  16. 如申請專利範圍第12項所述的半導體封裝，更包括： 凸塊下金屬（UBM）層，設置於所述框架的所述第二表面上以將所述多個電性連接金屬構件與所述配線結構彼此連接。
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