CN110828391A - 扇出型半导体封装件 - Google Patents

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Abstract

本发明提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：框架，包括布线层，并具有通孔；半导体芯片，设置在所述通孔中并且包括连接焊盘；包封剂，覆盖所述框架和所述半导体芯片的无效表面中的每个的至少一部分，并且具有使所述布线层的至少一部分暴露的第一开口；绝缘层，设置在所述包封剂上，并具有形成在所述第一开口中以使所述布线层的至少一部分暴露的第二开口；导电图案层，设置在所述绝缘层上；导电过孔，设置在所述第二开口中；以及连接结构，设置在所述框架和所述半导体芯片的有效表面上，并包括一个或更多个重新分布层。所述导电图案层和所述重新分布层电连接到所述连接焊盘。

Description

扇出型半导体封装件
本申请要求于2018年8月7日在韩国知识产权局提交的第10-2018-0091938号韩国专利申请的优先权的权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体封装件，例如，涉及一种扇出型半导体封装件。
背景技术
与半导体芯片相关的技术开发中的重大的近期趋势已经是减小半导体芯片的尺寸。因此，在封装技术领域，根据对小尺寸半导体芯片等的需求的迅速增长，已经需求实现在包括多个引脚的同时具有紧凑尺寸的半导体封装件。提出的满足上述技术需求的一种封装技术是扇出型封装件。这种扇出型封装件具有紧凑的尺寸，并且可通过将连接端子重新分布到设置有半导体芯片的区域的外部来允许实现多个引脚。
此外，在近年来，已有必要在半导体封装件结构中形成背侧电路，以改善优质的智能电话产品的电特性并有效地利用空间。此外，根据对增强芯片特性和减小面积的需求，增加了对背侧电路的线路和空间的要求。
发明内容
本公开的一方面提供一种扇出型半导体封装件结构，该扇出型半导体封装件结构能够容易地在包封剂上形成导电图案层和导电过孔而不管包封剂的材料如何，并且具有优异的导电过孔的可靠性。
根据本公开的一方面，包封剂的开口填充有绝缘层，并且在包封剂的填充有绝缘层的开口中重新形成开口。在上述方法中，在包封剂上实现导电过孔的通路孔。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，包括布线层，并具有通孔；半导体芯片，设置在所述通孔中，并具有其上设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；包封剂，覆盖所述框架和所述半导体芯片的所述无效表面中的每个的至少一部分，并且具有暴露所述布线层的至少一部分的第一开口；绝缘层，设置在所述包封剂上，并具有形成在所述第一开口中以暴露所述布线层的至少一部分的第二开口；导电图案层，设置在所述绝缘层上；导电过孔，设置在所述第二开口中，并且将所述布线层电连接到所述导电图案层；以及连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括一个或更多个重新分布层。所述导电图案层和所述重新分布层电连接到所述连接焊盘。
根据本公开的一方面，一种扇出型半导体封装件包括：第一连接结构，包括一个或更多个重新分布层；第二连接结构，设置在所述第一连接结构上，并具有电连接到所述一个或更多个重新分布层的电连接构件；半导体芯片，设置在所述第一连接结构上，并具有电连接到所述重新分布层的连接焊盘；包封剂，设置在所述第一连接结构上，覆盖所述第二连接结构和所述半导体芯片中的每个的至少一部分，并具有暴露所述电连接构件的至少一部分的第一开口；以及绝缘层，设置在所述包封剂上，并具有形成在所述第一开口中以暴露所述电连接构件的至少一部分的第二开口。所述包封剂和所述绝缘层包括不同的材料。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示意性示出电子装置系统的示例的框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是沿图9的半导体封装件的线I-I′截取的示意性平面图；
图11A和图11B是示出形成用于图9的扇出型半导体封装件的导电过孔的第一开口和第二开口的工艺的示意性工艺图；
图12示出了扇出型半导体封装件的另一示例；
图13示出了扇出型半导体封装件的另一示例；
图14示出了扇出型半导体封装件的另一示例；
图15示出了扇出型半导体封装件的另一示例；以及
图16示出了扇出型半导体封装件的另一示例。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
然而，本公开可以以许多不同的形式进行例证，并且不应被解释为局限于这里所阐述的特定实施例。更确切的说，提供这些实施例以使本公开将是彻底的和完整的，并将要把本公开的范围充分地传达给本领域技术人员。
在整个说明书中，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于两者之间的其他元件。相比之下，当元件被称为“直接位于”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可能不存在介于两者之间的其他元件或层。同样的标号始终指示同样的元件。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和所有组合。
将显而易见的是，虽然可在这里使用“第一”、“第二”、“第三”等的术语来描述各种构件、组件、区域、层和/或部分，但是任何这样的构件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因而，在不脱离示例性实施例的教导的情况下，下面论述的第一构件、组件、区域、层或部分可被称为第二构件、组件、区域、层或部分。
为了易于描述，这里可使用诸如“上方”、“上面”、“下方”以及“下面”等的空间相关术语来描述如附图中所示的一个元件相对于其他元件的关系。将理解的是，空间相关术语意图包含除了附图中所描绘的方位以外装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则描述为相对于其他元件位于“上方”或“上面”的元件于是将相对于其他元件位于“下方”或“下面”。因而，术语“上方”可根据附图的具体方向而包括“上方”和“下方”两种方位。装置可以以其他方式(旋转90度或处于其他方位)定位，并且可对这里使用的空间相关描述符做出相应解释。
这里使用的术语仅用于描述具体实施例，本公开不受此限制。除非上下文另外清楚地指出，否则如在这里所使用的单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，列举存在所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组。
在下文中，将参照示出本公开的实施例的示意图描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可估计所示出的形状的变形。因此，本公开的实施例不应解释为局限于这里所示的区域的具体形状，以包括，例如，在制造时导致的形状的改变。下面的实施例也可单独构成、组合构成或部分组合构成。
下面描述的本公开的内容可具有各种构造并且在此仅提出所需的构造，但不限于此。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可容纳母板1010。母板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是能够处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如主板的印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如光可成像介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体封装件的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301重新分布，并且在扇入型半导体封装件2200安装在印刷电路板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌入在印刷电路板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属2160。焊球2170可进一步形成在凸块下金属2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；布线层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和布线层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与印刷电路板(PCB)(诸如具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件的印刷电路板等)的概念不同的概念。
在下文中，将参照附图描述其中包封剂的材料的选择是广泛的并且导电过孔的可靠性可得到改善的扇出型半导体封装件。
图9是示出半导体封装件的示例的示意性截面图。
图10是沿图9的半导体封装件的线I-I'截取的示意性平面图。
参照图9，根据示例的扇出型半导体封装件100A可包括：框架110，包括一个或更多个布线层112a、112b和112c并且具有通孔110H；半导体芯片120，设置在通孔110H中，并具有其上设置有连接焊盘122的有效表面和与有效表面相对的无效表面；包封剂130，覆盖框架110和半导体芯片120的无效表面中的每个的至少一部分并具有暴露最上布线层112c的至少一部分的第一开口130h；绝缘层180，设置在包封剂130上并具有设置在第一开口130h中并暴露最上布线层112c的至少一部分的第二开口180h；导电图案层132，设置在绝缘层180上；导电过孔133，设置在第二开口180h中，并且将最上布线层112c电连接到导电图案层132；以及连接结构140，设置在框架110和半导体芯片120的有效表面上并包括一个或更多个重新分布层142。导电图案层132、布线层112a、112b和112c以及重新分布层142电连接到连接焊盘122。如果需要，可在连接结构140上设置钝化层150，钝化层150具有暴露最下重新分布层142的至少一部分的第三开口150h，可在第三开口150h中设置凸块下金属160，并且凸块下金属160和电连接结构170可彼此连接。
近来，需要在半导体封装件结构中形成背侧电路，以改善优质的智能电话产品的电特性并有效地利用空间。此外，根据对增强芯片特性和减小面积的需求，增加了对背侧电路的线路和空间的要求。因此，已经提出了一种通过在密封半导体芯片的模制材料上进行镀覆形成背侧电路的技术。然而，在密封半导体芯片之后形成背侧电路的工艺中，已经被加热的模制材料连续硬化，因此会丧失初始的物理性质。因此，当形成背侧电路时，难以确保背侧电路和模制材料之间的粘合。此外，当实现微电路时，难以形成表面粗糙度。为了解决上述问题，可考虑在模制材料上另外堆叠绝缘层，并且在另外堆叠的绝缘层上形成背侧电路。在这种情况下，厚度会加厚。此外，如果使用具有薄的厚度的不同材料以减小厚度，则由于材料之间物理性质的差异而可能在背侧电路的通路孔的清除或形成的方法方面存在限制。
另一方面，在根据示例的扇出型半导体封装件100A中，在包封剂130上另外堆叠绝缘层180，在绝缘层180上形成导电图案层132和导电过孔133，并且多个开口130h和180h用于用来形成导电过孔133的通路孔。例如，第一开口130h和第二开口180h形成在包封剂130和绝缘层180中以形成双通路孔。换句话说，其中形成有导电过孔133的通路孔是第二开口180h，并且第二开口180h不穿过包封剂130，而是穿过填充第一开口130h的绝缘层180。因此，如上所述，即使当具有薄的厚度的绝缘层180利用与包封剂130的材料不同的材料形成时，也不会出现由于不同材料之间的物理性质的差异而导致的在通路孔的形成方面的限制。例如，即使当包封剂130是非感光绝缘层并且绝缘层180是感光绝缘层时，使用激光在包封剂130中形成第一开口130h，并且此后，使用光刻工艺在绝缘层180中形成第二开口180h。换句话说，第一开口130h和第二开口180h独立地形成，因此由于不同材料之间的物理性质的差异而导致的限制不显著。因此，包封剂130和/或绝缘层180的材料选择的自由度高。此外，由于绝缘层180(一种绝缘材料)设置在第一开口130h和第二开口180h之间，因此减少了水分或化学品的影响，因此可确保可靠性。
在下文中，将更详细地描述根据示例性实施例的扇出型半导体封装件100A中包括的各个组件。
框架110可根据绝缘层111a和111b的特定材料来改善扇出型半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。框架110可具有穿过绝缘层111a和111b的通孔110H。在通孔110H中，设置有半导体芯片120，并且根据需要，可一起设置无源组件(未示出)。通孔110H可具有围绕半导体芯片120的壁表面的形式，但不限于此。除了绝缘层111a和111b之外，框架110可包括布线层112a、112b和112c以及布线过孔113a和113b，并且因此可用作连接结构。在这种情况下，布线层112a、112b和112c以及布线过孔113a和113b可用作电连接构件。如果需要，可设置具有能够以不同形式提供上电连接路径/下电连接路径的电连接构件的连接结构而不是框架110。
框架110可包括：第一绝缘层111a，与连接结构140接触；第一布线层112a，与连接结构140接触并嵌入第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线层112a的一侧相对的一侧上；第二绝缘层111b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线层112a的一侧相对的一侧上并覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第二布线层112b的一侧相对的一侧上。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c可分别通过穿过第一绝缘层111a的第一布线过孔113a和穿过第二绝缘层111b的第二布线过孔113b彼此电连接。第一布线层112a、第二布线层112b和第三布线层112c可通过连接结构140的重新分布层142电连接至连接焊盘122。
第一绝缘层111a和第二绝缘层111b中的每个的材料没有具体限制。例如，绝缘材料可用作第一绝缘层111a和第二绝缘层111b中的每个的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto build-up film))等。可选地，绝缘材料可以是其中热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料(例如，半固化片)。可选地，PID树脂也可用作绝缘材料。
布线层112a、112b和112c可利用布线过孔113a和113b提供封装件的上电连接路径/下电连接路径，并且可用于重新分布连接焊盘122。布线层112a、112b和112c中的每个的材料可以是导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。布线层112a、112b和112c可根据相应层的设计执行各种功能。例如，布线层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。另外，布线层可包括过孔焊盘、布线焊盘、电连接结构焊盘等。布线层112a、112b和112c可使用已知的镀覆工艺形成，并且均可利用种子层和导体层形成。布线层112a、112b和112c中的每个的厚度可大于重新分布层142中的每个的厚度。
第一布线层112a可凹陷到第一绝缘层111a的内部。如上所述，当第一布线层112a凹陷到第一绝缘层111a的内部并且在第一绝缘层111a的下表面和第一布线层112a的下表面之间设置台阶时，可防止第一布线层112a被包封剂的形成材料的渗出而污染。
布线过孔113a和113b可将形成在不同层上的布线层112a、112b和112c彼此电连接，结果在框架110中形成电路径。布线过孔113a和113b中的每个的材料可以是导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。布线过孔113a和113b中的每个可以是填充有导电材料的填充型过孔，或者可以是导电材料沿通路孔的壁表面形成的共形型过孔。此外，布线过孔113a和113b可应用锥形形状。布线过孔113a和113b也可使用镀覆工艺形成，并且均可利用种子层和导体层形成。
当形成用于第一布线过孔113a的孔时，第一布线层112a的一些焊盘可用作阻挡件。在这方面，在第一布线过孔113a具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。当形成用于第二布线过孔113b的孔时，第二布线层112b的一些焊盘可用作阻挡件。在这方面，在第二布线过孔113b具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第二布线过孔113b可与第三布线层112c的焊盘图案一体化。
另外，尽管未在附图中示出，但如果需要，为了电磁屏蔽或用于散热的目的，金属层(未示出)可设置在框架110的通孔110H的壁表面上，并且金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是按照数百至数百万或更多的数量的元件集成在单个芯片中而提供的集成电路(IC)。在这种情况下，IC可以是例如应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等，但不限于此。这里，IC可以是电源管理IC(PMIC)、诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存的存储器芯片、模拟数字转换器、或诸如专用IC(ASIC)的逻辑芯片。
半导体芯片120可以是未设置单独的凸块或布线层的处于裸态的集成电路。然而，半导体芯片120不限于此，并且如果需要，半导体芯片120可以是封装型集成电路。可基于有效晶圆提供集成电路。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)等的导电材料。使连接焊盘122暴露的钝化层123可形成在主体121上，并且可以是氧化物层、氮化物层等，或者是氧化物层和氮化物层的双层。绝缘层(未示出)等也可进一步设置在其他所需的位置。此外，在半导体芯片120中，其上设置有连接焊盘122的侧面是有效表面，并且与有效表面相对的侧面是无效表面。在这种情况下，当钝化层123形成在半导体芯片120的有效表面上时，半导体芯片120的有效表面的位置关系基于钝化层123的最下表面被确定。
包封剂130可包封框架110和半导体芯片120。此外，包封剂可填充通孔110H的至少一部分。包封剂130可包括绝缘材料。绝缘材料可以是包含无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或诸如无机填料的增强剂包含在热固性树脂或热塑性树脂中的树脂(详细地，ABF(Ajinomoto build-up film)、FR-4树脂、双马来酰亚胺三嗪(BT)树脂)等。此外，可使用诸如EMC的模制材料，或者根据需要，可使用感光材料，例如，光可成像包封剂(PIE)。根据需要，可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸在诸如无机填料和/或玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料。
绝缘层180设置在包封剂130上，并且可覆盖包封剂130。绝缘层180可包括与包封剂130的材料不同的材料。例如，绝缘层180可包括具有与包封剂130的物理性质(诸如弹性模量或热膨胀系数)不同的物理性质的材料。绝缘层180可包括绝缘材料。在这种情况下，绝缘材料可以是感光绝缘材料，例如，PID。在这种情况下，可形成具有薄的厚度的绝缘层180。此外，当形成第二开口180h时，可提供精细的节距。另外，也容易地形成微电路，并且进一步减小了封装件的总厚度。然而，材料不限于PID，并且在材料选择方面没有限制。
第一开口130h穿过包封剂130的至少一部分，并使位于框架110的最上部的第三布线层112c的至少一部分暴露。第一开口130h的至少一部分填充有绝缘层180。第二开口180h形成在填充有绝缘层180的第一开口130h中。换句话说，第二开口180h穿过填充第一开口130h的绝缘层180，并且使位于框架110的最上部的第三布线层112c的至少一部分暴露。绝缘层180设置在第一开口130h和第二开口180h之间。换句话说，第一开口130h和第二开口180h分别独立地形成在包封剂130和绝缘层180中，因此可选择不同的材料以形成第一开口和第二开口。
导电图案层132可设置在绝缘层180上。导电图案层132也可包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。导电图案层132可根据设计执行各种功能。例如，导电图案层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。另外，导电图案层可包括过孔焊盘、布线焊盘、电连接结构焊盘等。导电图案层132可使用已知的镀覆工艺形成，并且均可利用种子层和导体层形成。
导电过孔133形成在第二开口180h中，以将导电图案层132电连接到第三布线层112c。导电过孔133也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。导电过孔133可以是填充有导电材料的填充型过孔，或者可以是导电材料沿通路孔的壁表面形成的共形型过孔。此外，导电过孔133可应用锥形形状。导电过孔133可使用镀覆工艺形成，并且均可利用种子层和导体层形成。
连接结构140可重新分布半导体芯片120的连接焊盘122。具有各种功能的半导体芯片120的数十到数百个连接焊盘122中的每个可通过连接结构140重新分布，并且可根据功能通过电连接结构170物理连接到外部或电连接到外部。连接结构140可包括设置为一个或更多个层的绝缘层141、设置为一个或更多个层的重新分布层142以及设置为一个或更多个层的连接过孔143，并且它们的数量可设置为大于或小于附图中所示的数量。
绝缘层141的材料可以是绝缘材料。在这种情况下，绝缘材料可以是光可成像介电(PID)材料。这里，可通过光刻过孔引入精细的节距，因此可显著有效地重新分布半导体芯片120的数十至数百万个连接焊盘122。
重新分布层142可重新分布半导体芯片120的连接焊盘122以电连接到电连接结构170。重新分布层142中的每个的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142还可根据其设计执行各种功能。例如，重新分布层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。另外，重新分布层可包括过孔焊盘、电连接结构焊盘等。
连接过孔143将形成在不同层中的重新分布层142彼此电连接，并将半导体芯片120的连接焊盘122电连接到重新分布层142。当半导体芯片120是裸芯片时，连接过孔143可与连接焊盘122物理接触。连接过孔143的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔143中的每个也可利用导电材料完全填充，或者导电材料可沿着通路孔中的每个的壁形成。此外，也可将锥形形状应用于连接过孔143的形状。
作为附加组件的钝化层150可保护连接结构140免受外部物理或化学损坏。钝化层150可包括绝缘树脂和无机填料，但可以不包括玻璃纤维。例如，钝化层150可以是ABF，但不限于此。钝化层150可具有使在最下部的重新分布层142的至少一部分暴露的第三开口150h。
作为附加组件的凸块下金属160可改善电连接结构170的连接可靠性，以改善扇出型半导体封装件100A的板级可靠性。凸块下金属160的数量可以是数十到数百万。凸块下金属160中的每个可通过穿过钝化层150的第三开口150h连接到重新分布层142。凸块下金属160可使用金属通过任何已知金属化方法形成，但不限于此。
电连接结构170将半导体封装件100A物理连接和/或电连接到外部电源。例如，半导体封装件100A可通过电连接结构170安装在电子装置的主板上。电连接结构170可利用低熔点金属(例如，锡(Sn)或包括锡(Sn)的合金)形成。更详细地，电连接结构170可利用焊料等形成。然而，这仅是示例，并且电连接结构170的材料不具体限制于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层或单层结构。当电连接结构170包括多个层时，电连接金属包括铜柱和焊料。当电连接结构170包括单层时，电连接金属包括锡-银焊料或铜。然而，电连接结构170仅是示例，并且本公开不限于此。电连接结构170的数量、间隔、设置形式等没有具体限制，而是可通过本领域技术人员根据设计细节进行充分修改。例如，根据连接焊盘122的数量，电连接结构170可以以数十至数千的数量设置，或者可以以数十至数千或更多或者数十至数千或更少的数量设置。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进于3D互连。另外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可具有价格竞争力。
如果需要，具有使导电图案层132的至少一部分暴露的第四开口190h的覆盖层190可设置在绝缘层180上。覆盖层190可包括ABF等，但不限于此。表面处理层132P可设置在导电图案层132的已经被覆盖层190中的第四开口190h暴露的表面上。表面处理层132P没有具体限制，只要它们在现有技术中已知即可，并且可通过例如电镀金、无电镀金、有机可焊性防腐剂(OSP)或无电镀锡、无电镀银、无电镀镍/替代镀金、直接浸金(DIG)镀覆、热空气焊锡均涂(HASL)等形成。
图11A和11B是示出形成用于图9的扇出型半导体封装件的导电过孔的第一开口和第二开口的工艺的示意性工艺图。
参照图11A，首先，在包封剂130中形成使框架110的第三布线层112c的至少一部分暴露的第一开口130h。可根据包封剂130的材料选择用于加工第一开口130h的方法。例如，当包封剂130是诸如ABF的非感光绝缘层时，可使用激光工艺形成第一开口，在该激光工艺中，第三布线层112c用作阻挡层。在形成第一开口130h之后，可根据包封剂130的材料执行清除。例如，当包封剂130是诸如ABF的非感光绝缘层时，可通过去污处理来执行清除。
然后，参照图11B，在包封剂130上形成绝缘层180。绝缘层180可形成为具有薄的厚度。可通过涂覆和硬化感光绝缘材料形成绝缘层180，或者可使用层压感光绝缘膜的方法形成绝缘层180。然后，在绝缘层180的填充第一开口130h的区域中形成使框架110的第三布线层112c的至少一部分暴露的第二开口180h。用于加工第二开口180h的方法可根据绝缘层180的材料进行选择。例如，当绝缘层180是诸如PID的感光绝缘层时，可使用光刻法形成第二开口，并且还可执行清除。然后，使用镀覆工艺，可在绝缘层180上和第二开口180h中形成导电图案层(未示出)和导电过孔(未示出)。
图12示出了扇出型半导体封装件的另一示例。
参照图12，与根据上述示例的扇出型半导体封装件100A相比，根据另一示例的扇出型半导体封装件100B还可包括：增强层136，设置在包封剂130和绝缘层180之间；以及树脂层138，设置在增强层136和绝缘层180之间。换句话说，根据另一示例的扇出型半导体封装件100B可具有包封剂130、增强层136、树脂层138和绝缘层180顺序地堆叠的形式。增强层136可通过引入以用于控制封装件的刚性。类似地，增强层136的弹性模量可大于包封剂130、绝缘层180和树脂层138中的每个的弹性模量。第一开口130h不仅可穿过包封剂130，而且还可穿过增强层136和树脂层138。换句话说，可引入树脂层138以在增强层136中形成第一开口130h。例如，当仅设置增强层136时，难以执行激光工艺。然而，由于还设置了树脂层138，因此容易执行激光工艺。因此，容易地设置穿过增强层136和树脂层138的第一开口130h。
增强层136的材料可以是能够保持刚性的材料。例如，该材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维的芯材料中的树脂(详细地，半固化片)。另一方面，树脂层138可以是包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂以及无机填料却不包括玻璃纤维的材料(例如，ABF)。在使用上述材料形成穿过增强层136和树脂层138的第一开口130h的工艺中，可使用去污方法执行用于清洁通路孔的工艺，并且如果需要，可使用蚀刻工艺在包括玻璃纤维的增强层136的一部分中执行清除。
另一方面，在根据另一示例的扇出型半导体封装件100B中，包封剂130和绝缘层180是非感光绝缘层。换句话说，作为示例，绝缘层180可以是包括绝缘树脂和无机填料的ABF。然而，绝缘层180和包封剂130的材料的具体组分可彼此不同。换句话说，绝缘层180和包封剂130的诸如弹性模量或热膨胀系数的物理性质可彼此不同。当绝缘层180是非感光绝缘层时，在形成第二开口180h的工艺中，可使用去污方法执行用于清洁通路孔的工艺。在这种情况下，可容易地形成表面粗糙度。因此，当形成诸如导电图案层132和导电过孔133的镀层时，可降低化学未镀铜的风险。其他内容与上面参照图9至图11B描述的其他内容重复，因此，省略了其详细描述。
图13示出了扇出型半导体封装件的另一示例。
参照图13，根据另一示例的扇出型半导体封装件100C可具有框架110，框架110具有与根据上述示例的扇出型半导体封装件100A的框架110的形状不同的形状。详细地，在根据另一示例的扇出型半导体封装件100C中，框架110可包括：第一绝缘层111a；第一布线层112a，设置在第一绝缘层111a的一侧上；第二布线层112b，设置在第一绝缘层111a的另一侧上；第二绝缘层111b，设置在第一绝缘层111a的一侧上并覆盖第一布线层112a的至少一部分；第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第一布线层112a的一侧相对的一侧；第三绝缘层111c，设置在第一绝缘层111a的另一侧上并覆盖第二布线层112b的至少一部分；第四布线层112d，设置在第三绝缘层111c的与第三绝缘层111c的嵌有第二布线层112b的一侧相对的一侧上；第一布线过孔113a，穿过第一绝缘层111a并将第一布线层112a电连接到第二布线层112b；第二布线过孔113b，穿过第二绝缘层111b并将第一布线层112a电连接到第三布线层113c；以及第三布线过孔113c，穿过第三绝缘层111c并将第二布线层112b电连接到第四布线层112d。第一开口130h和第二开口180h中的每个可暴露第四布线层112d的至少一部分。由于框架110可包括更多数量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括诸如玻璃纤维、无机填料的芯材料和绝缘树脂的半固化片，并且第二绝缘层111b和第三绝缘层111c可以是包括无机填料和绝缘树脂的ABF或PID。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，穿过第一绝缘层111a的第一布线过孔113a的直径可分别大于穿过第二绝缘层111b的第二布线过孔113b的直径和穿过第三绝缘层111c的第三布线过孔113c的直径。第一布线过孔113a可具有沙漏形状或圆柱形状，而第二布线过孔113b和第三布线过孔113c可具有方向彼此相反的锥形形状。布线层112a、112b、112c和112d中的每个的厚度可大于重新分布层142中的每个的厚度。包括第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d以及第一布线过孔113a、第二布线过孔113b和第三布线过孔113c的材料或作用的其他内容与上面参照图9至图12描述的其他内容重复，因此，省略了其详细描述。
图14示出了扇出型半导体封装件的另一示例。
参照图14，与根据上述示例的扇出型半导体封装件100C相比，根据另一示例的扇出型半导体封装件100D还可包括：增强层136，设置在包封剂130和绝缘层180之间；以及树脂层138，设置在增强层136和绝缘层180之间。换句话说，根据另一示例的扇出型半导体封装件100D可具有包封剂130、增强层136、树脂层138和绝缘层180顺序地堆叠的形式。其他内容与上面参照图9至图13描述的其他内容重复，因此，省略了其详细描述。
图15示出了扇出型半导体封装件的另一示例。
参照图15，与根据上述示例的扇出型半导体封装件100A相比，在根据另一示例的扇出型半导体封装件100E中，框架110具有多个通孔110H1和110H2，第一半导体芯片120a和第二半导体芯片120b可分别设置在通孔110H1和110H2中。第一半导体芯片120a和第二半导体芯片120b可以是集成电路(IC)芯片，并且第一半导体芯片120a包括主体121a、连接焊盘122a和钝化层123a，第二半导体芯片120b包括主体121b、连接焊盘122b和钝化层123b。作为没有限制的示例，第一半导体芯片120a可以是应用处理器(AP)，并且第二半导体芯片120b可以是电源管理集成电路(PMIC)，但不限于此。第一半导体芯片120a和第二半导体芯片120b可通过连接结构140的重新分布层142彼此电连接。其他内容与上面参照图9至图14描述的其他内容重复，因此，省略其的详细描述。
图16示出了扇出型半导体封装件的另一示例。
参照图16，与根据上述示例的扇出型半导体封装件100B相比，在根据另一示例的扇出型半导体封装件100F中，框架110具有多个通孔110H1和110H2，第一半导体芯片120a和第二半导体芯片120b可分别设置在通孔110H1和110H2中。其他内容与上面参照图9至图15描述的其他内容重复，因此，省略其详细描述。
如上所述，根据示例性实施例，可提供一种包封剂的材料的选择是广泛的并且减少了水分或化学品的影响以改善导电过孔的可靠性的扇出型半导体封装件。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本发明的由所附权利要求限定的范围的情况下做出修改和变型。

Claims (19)

1.一种扇出型半导体封装件，包括：
框架，包括布线层，并具有通孔；
半导体芯片，设置在所述通孔中，并具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；
包封剂，覆盖所述框架和所述半导体芯片的所述无效表面中的每个的至少一部分，并且具有使所述布线层的至少一部分暴露的第一开口；
绝缘层，设置在所述包封剂上，并具有形成在所述第一开口中以使所述布线层的至少一部分暴露的第二开口；
导电图案层，设置在所述绝缘层上；
导电过孔，设置在所述第二开口中，并且将所述布线层电连接到所述导电图案层；以及
连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括一个或更多个重新分布层，
其中，所述导电图案层和所述重新分布层电连接到所述连接焊盘。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述绝缘层填充所述第一开口和所述第二开口之间的至少一部分。
3.根据权利要求2所述的扇出型半导体封装件，其中，所述导电过孔通过填充所述第一开口的部分的所述绝缘层与所述包封剂间隔开。
4.根据权利要求1所述的扇出型半导体封装件，其中，所述包封剂和所述绝缘层具有不同的物理性质。
5.根据权利要求4所述的扇出型半导体封装件，其中，所述包封剂包括非感光绝缘材料，并且
所述绝缘层包括感光绝缘材料。
6.根据权利要求4所述的扇出型半导体封装件，其中，所述包封剂和所述绝缘层是具有不同物理性质的非感光绝缘层。
7.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：增强层，设置在所述包封剂和所述绝缘层之间，
其中，所述第一开口穿过所述增强层，并且
所述增强层的弹性模量大于所述包封剂和所述绝缘层中的每个的弹性模量。
8.根据权利要求7所述的扇出型半导体封装件，其中，所述导电过孔通过填充所述第一开口的部分的所述绝缘层与所述增强层间隔开。
9.根据权利要求7所述的扇出型半导体封装件，其中，所述增强层包括玻璃纤维、无机填料和绝缘树脂。
10.根据权利要求7所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：树脂层，设置在所述增强层和所述绝缘层之间，
其中，所述第一开口穿过所述树脂层，并且所述增强层的弹性模量大于所述树脂层的弹性模量。
11.根据权利要求10所述的扇出型半导体封装件，其中，所述导电过孔通过填充所述第一开口的部分的所述绝缘层与所述树脂层间隔开。
12.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：覆盖层，设置在所述绝缘层上，并且具有使所述导电图案层的至少一部分暴露的第三开口。
13.根据权利要求12所述的扇出型半导体封装件，其中，在所述导电图案层的通过所述覆盖层的所述第三开口暴露的表面上设置有表面处理层。
14.根据权利要求1所述的扇出型半导体封装件，其中，所述框架包括：第一绝缘层，与所述连接结构接触；第一布线层，与所述连接结构接触并嵌入所述第一绝缘层中；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一布线层的一侧相对的一侧上；第二绝缘层，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一布线层的一侧相对的一侧上并覆盖所述第二布线层的至少一部分；第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌有所述第二布线层的一侧相对的一侧上；第一布线过孔，穿过所述第一绝缘层并将所述第一布线层电连接到所述第二布线层；以及第二布线过孔，穿过所述第二绝缘层并将所述第二布线层电连接到所述第三布线层。
15.根据权利要求14所述的扇出型半导体封装件，其中，通过所述第一开口和所述第二开口暴露的所述布线层是所述第三布线层的一部分。
16.根据权利要求1所述的扇出型半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的一侧上；第二布线层，设置在所述第一绝缘层的另一侧上；第二绝缘层，设置在所述第一绝缘层的一侧上并覆盖所述第一布线层的至少一部分；第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌有所述第一布线层的一侧相对的一侧上；第三绝缘层，设置在所述第一绝缘层的另一侧上并覆盖所述第二布线层的至少一部分；第四布线层，设置在所述第三绝缘层的与所述第三绝缘层的嵌有所述第二布线层的一侧相对的一侧上；第一布线过孔，穿过所述第一绝缘层并将所述第一布线层电连接到所述第二布线层；第二布线过孔，穿过所述第二绝缘层并将所述第一布线层电连接到所述第三布线层；以及第三布线过孔，穿过所述第三绝缘层并将所述第二布线层电连接到所述第四布线层。
17.根据权利要求16所述的扇出型半导体封装件，其中，通过所述第一开口和所述第二开口暴露的所述布线层是所述第四布线层的一部分。
18.一种扇出型半导体封装件，包括：
第一连接结构，包括一个或更多个重新分布层；
第二连接结构，设置在所述第一连接结构上，并具有电连接到所述重新分布层的电连接构件；
半导体芯片，设置在所述第一连接结构上，并具有电连接到所述一个或更多个重新分布层的连接焊盘；
包封剂，设置在所述第一连接结构上，覆盖所述第二连接结构和所述半导体芯片中的每个的至少一部分，并具有使所述电连接构件的至少一部分暴露的第一开口；以及
绝缘层，设置在所述包封剂上，并具有形成在所述第一开口中以使所述电连接构件的至少一部分暴露的第二开口，
其中，所述包封剂和所述绝缘层包括不同的材料。
19.根据权利要求18所述的扇出型半导体封装件，其中，所述绝缘层覆盖所述第一开口的壁表面。
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